具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

现有集成电路技术中，一个晶体管只能实现单个栅极的开关控制，从而实现一个字节的运算(0和1)。而实际应用中，往往需要实现多个输入的运算功能并输出一个结果，需要多个晶体管的串并联以实现多字节的运算功能，这就要求一个芯片内晶体管的数量越来越多。若能在一个晶体管内实现多字节的运算功能，就可以大幅降低同一功能芯片对晶体管数量的要求，从而显著降低芯片的尺寸及功耗。

如图1～图6所示，本实施例提供一种基于内嵌空腔105SOI衬底的多栅MOS器件的制备方法，所述制备方法包括步骤：

如图1所示，首先进行步骤1)，制备内嵌空腔105SOI衬底，所述内嵌空腔105SOI衬底包括依次层叠的硅衬底101、绝缘层102及顶层硅103，所述绝缘层102中形成有沿器件的源漏方向间隔排布的多个空腔105，多个所述空腔105的顶部与所述顶层硅103相接，所述空腔105上方的顶层硅103中形成有沟道区104。

在本实施例中，所述空腔105下方保留有所述绝缘层102，且所述空腔105下方保留的所述绝缘层102的厚度为大于或等于20纳米。本实施例通过空腔105下方保留一定厚度绝缘层102，可以保证硅衬底101与后续制备的栅极层107的绝缘性，且减小耦合电容，提高器件的电学稳定性。

在本实施例中，所述空腔105的宽度小于或等于100纳米，相邻两空腔105之间的间隔小于或等于50纳米，本实施例通过设置空腔105的宽度和间隔，在保证工艺稳定性的前提下，可以提高单个多栅MOS器件中的全包围栅极结构的密度。

在一个具体的实施例中，制备内嵌空腔105SOI衬底包括步骤：

1-1)提供一硅衬底101，于所述硅衬底101表面形成一定厚度的绝缘层102，例如，可以采用如热氧化工艺或等离子体增强化学气相沉积工艺于所述硅衬底101形成二氧化硅层，作为绝缘层102，所述绝缘层102的厚度可以为50纳米～100纳米，但并不限于此范围。

1-2)通过光刻工艺及刻蚀工艺于所述绝缘层102中形成沿器件的源漏方向间隔排布的多个凹槽，所述凹槽的深度可以为30纳米～50纳米，底部保留有不小于20纳米的绝缘层102。

1-3)提供一硅片，将所述硅片通过键合工艺与所述绝缘层102键合，以将所述凹槽封闭为空腔105，并对所述硅片进行减薄，形成顶层硅103；所述减薄的工艺可以为研磨工艺，如化学机械抛光工艺CMP，或离子剥离工艺ion-cut等。

1-4)通过光刻工艺及刻蚀工艺对所述顶层硅103进行图形化，以在所述空腔105上方的顶层硅103中形成有沟道区104，所述沟道区104例如可以为硅纳米线或具有一定宽度的带状硅，所述沟道区104的两侧优选为显露所述空腔105，以利于后续栅介质层106和栅极层107的沉积。

在本实施例中，还包括对所述顶层硅103进行整体掺杂的步骤。所述掺杂可以为N型掺杂或P型掺杂。在本实施例中，所述多栅MOS器件的源区、漏区和未被全包围栅极结构包围的多个间隔部110的掺杂类型相同，同时，所述多栅MOS器件的源区、漏区和未被全包围栅极结构包围的多个间隔部110的掺杂浓度相同，以降低器件电阻。

如图2～图5所示，其中，图4显示为图3中A-A’处的截面结构示意图，然后进行步骤2)，在多个所述空腔105上方的沟道区104四周形成多个全包围栅极结构，所述全包围栅极结构包括全包围栅介质层106和全包围栅极层107，且多个所述全包围栅极结构间隔排布，以使得所述沟道区104包括被多个全包围栅极结构包围的多个控制部109和未被所述全包围栅极结构包围的多个间隔部110。

作为示例，所述沟道区104对应的空腔105个数为2～10个，与其对应设置的全包围栅极结构的个数为2～10个。在本实施例中，所述沟道区104对应的空腔105个数为3个，与其对应设置的全包围栅极结构的个数为3个。

作为示例，所述栅介质层106包括SiO₂、HfO₂、HfLaO₂及Al₂O₃中的一种，所述栅极层107包括多晶硅、TiN、TaN及TiAl中的一种。在一具体实施过程中，所述栅介质层106为SiO₂，所述栅极层107为多晶硅，在另一具体实施过程中，所述栅介质层106为HfO₂，所述栅极层107为TiN。

如图5所示，在本实施例中，在制备所述全包围栅极结构后，还包括在所述全包围栅极结构侧壁形成栅极侧墙108的步骤，以进一步提高栅极结构的结构强度以及多个全包围栅极结构之间的绝缘性。

如图6所示，最后进行步骤3)，在所述沟道区104两端的源区和漏区上分别形成源电极111和漏电极112。

在本实施例中，多个所述控制部109为独立控制，以使所述多栅MOS器件实现两位以上的字节运算。

例如，在本实施例中，以一个所述多栅MOS器件包含3个全包围栅极结构Gate1、Gate2、Gate3为例，各控制部109为独立控制，对不同的控制部109施加不同的输入信号后，所获得的输出结果图7示。可以看出，本发明制备的多个全包围栅极结构可以实现相应沟道区104域的独立控制，可以在一个MOS管内实现大于或等于两位的字节运算。

如图6所示，本实施例还提供一种基于内嵌空腔105SOI衬底的多栅MOS器件，所述多栅MOS器件包括：内嵌空腔105SOI衬底，所述内嵌空腔105SOI衬底包括依次层叠的硅衬底101、绝缘层102及顶层硅103，所述绝缘层102中形成有沿器件的源漏方向间隔排布的多个空腔105，多个所述空腔105的顶部与所述顶层硅103相接，所述空腔105上方的顶层硅103中形成有沟道区104；多个全包围栅极结构，分别形成在多个所述空腔105上方的沟道区104四周，所述全包围栅极结构包括全包围栅介质层106和全包围栅极层107，且多个所述全包围栅极结构间隔排布，以使得所述沟道区104包括被多个全包围栅极结构包围的多个控制部109和未被所述全包围栅极结构包围的多个间隔部110；源电极111和漏电极112，分别形成在所述沟道区104两端的源区和漏区上。

作为示例，所述沟道区104例如可以为硅纳米线或具有一定宽度的带状硅。

作为示例，所述空腔105下方保留有所述绝缘层102，且所述空腔105下方保留的所述绝缘层102的厚度为大于或等于20纳米，所述空腔105的宽度小于或等于100纳米，相邻两空腔105之间的间隔小于或等于50纳米。实施例通过空腔105下方保留一定厚度绝缘层102，可以保证硅衬底101与后续制备的栅极层107的绝缘性，且减小耦合电容，提高器件的电学稳定性。同时，本实施例通过设置空腔105的宽度和间隔，在保证工艺稳定性的前提下，可以提高单个多栅MOS器件中的全包围栅极结构的密度。

作为示例，所述沟道区104对应的空腔105个数为2～10个，与其对应设置的全包围栅极结构的个数为2～10个。在本实施例中，所述沟道区104对应的空腔105个数为3个，与其对应设置的全包围栅极结构的个数为3个。

作为示例，多个所述控制部109为独立控制，以使所述多栅MOS器件实现两位以上的字节运算。例如，在本实施例中，以一个所述多栅MOS器件包含3个全包围栅极结构Gate1、Gate2、Gate3为例，各控制部109为独立控制，对不同的控制部109施加不同的输入信号后，所获得的输出结果output图7示。可以看出，本发明制备的多个全包围栅极结构可以实现相应沟道区104域的独立控制，可以在一个MOS管内实现大于或等于两位的字节运算。

作为示例，所述栅介质层106包括SiO₂、HfO₂、HfLaO₂及Al₂O₃中的一种，所述栅极层107包括多晶硅、TiN、TaN及TiAl中的一种。在一具体实施过程中，所述栅介质层106为SiO₂，所述栅极层107为多晶硅，在另一具体实施过程中，所述栅介质层106为HfO₂，所述栅极层107为TiN。

作为示例，所述源区、漏区和未被全包围栅极结构包围的多个间隔部110的掺杂类型相同，所述源区、漏区和未被全包围栅极结构包围的多个间隔部110的掺杂浓度相同。

在本实施例中，所述多栅MOS器件还包括位于所述全包围栅极结构侧壁的栅极侧墙108，以进一步提高栅极结构的结构强度以及多个全包围栅极结构之间的绝缘性。

如上所述，本发明的基于内嵌空腔105SOI衬底的多栅MOS器件及其制备方法，具有以下有益效果：

本发明将内嵌多个空腔105的SOI衬底引入到多栅器件制备工艺中，实现同一器件的多个全包围器件结构。本发明的多栅MOS器件未被全包围栅极结构包围的多个间隔部110与源漏区域采用相同类型的高浓度掺杂以降低电阻，实现同一MOS器件内多字节的运算功能。同时，本发明在显著降低MOS器件多个全包围栅结构制备工艺难度和成本的同时，还能显著降低器件的功耗和优化器件的开关特性。

本发明制备的多个全包围栅极结构可以实现相应沟道区104域的独立控制，从而在一个MOS管内实现大于或等于两位的字节运算，例如可以在同一MOS管内可以实现多个字节的“AND”运算功能。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。