具体实施方式

现在将参照附图更全面地描述本发明构思的示例实施方式，附图中示出示例实施方式。

图1是示意性地示出根据本发明构思的一实施方式的三维半导体存储器件的单元阵列的电路图。

参照图1，三维半导体存储器件的单元阵列可以包括公共源极线CSL、多条位线BL0-BL2以及提供在公共源极线CSL和位线BL0-BL2之间的多个单元串CSTR。

单元串CSTR可以在彼此不平行的第一方向D1和第二方向D2上二维地布置。在一实施方式中，第二方向D2可以垂直于第一方向D1。每个单元串CSTR可以在第三方向D3上延伸。在一实施方式中，第三方向D3可以垂直于第一方向D1和第二方向D2两者。位线BL0-BL2可以在第一方向D1上彼此间隔开。位线BL0-BL2中的每条可以在第二方向D2上延伸。

多个单元串CSTR可以并联连接到位线BL0-BL2中的每条。单元串CSTR可以共同地连接到公共源极线CSL。也就是，多个单元串CSTR可以提供在位线BL0-BL2和单条公共源极线CSL之间。在一实施方式中，公共源极线CSL可以提供为多条。公共源极线CSL可以被二维地排列。公共源极线CSL可以被施加相同的电压或者可以具有被独立控制的电状态。

在一实施方式中，每个单元串CSTR可以包括彼此串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2、彼此串联连接的存储单元晶体管MCT、接地选择晶体管GST和擦除控制晶体管ECT。每个存储单元晶体管MCT可以包括数据存储元件。

作为一示例，每个单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，并且第二串选择晶体管SST2可以联接到位线BL0-BL2中的一条。作为另一示例，每个单元串CSTR可以包括一个串选择晶体管。作为另一示例，在每个单元串CSTR中，类似于第一串选择晶体管SST1和第二串选择晶体管SST2，接地选择晶体管GST可以由串联连接的多个金属氧化物半导体(MOS)晶体管构成。

每个单元串CSTR可以包括位于与公共源极线CSL不同的高度处的多个存储单元晶体管MCT。存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1和接地选择晶体管GST之间。擦除控制晶体管ECT可以提供在接地选择晶体管GST和公共源极线CSL之间并且连接到接地选择晶体管GST和公共源极线CSL。此外，每个单元串CSTR可以包括虚设单元晶体管DMC，虚设单元晶体管DMC提供在第一串选择晶体管SST1和存储单元晶体管MCT中的最上面的一个之间并且连接到它们，以及提供在接地选择晶体管GST和存储单元晶体管MCT中的最下面的一个之间并且连接到它们。

在一实施方式中，第一串选择晶体管SST1可以由第一串选择线SSL1-1、SSL1-2和SSL1-3中的一条控制，第二串选择晶体管SST2可以由第二串选择线SSL2-1、SSL2-2和SSL2-3中的一条控制。存储单元晶体管MCT可以分别由多条字线WL0-WLn控制，并且虚设单元晶体管DMC可以由虚设字线DWL控制。接地选择晶体管GST可以由接地选择线GSL0、GSL1和GSL2中的一条控制，并且擦除控制晶体管ECT可以由擦除控制线ECL控制。在一实施方式中，擦除控制晶体管ECT可以提供为多个。公共源极线CSL可以共同地连接到擦除控制晶体管ECT的源极。

位于从公共源极线CSL起的基本上相同的高度处的存储单元晶体管MCT的栅电极可以共同地连接到字线WL0-WLn中的一条并可以处于等电位状态。可选地，即使当存储单元晶体管MCT的栅电极位于从公共源极线CSL起的基本上相同的高度处时，构成不同行或列的栅电极也可以被独立地控制。

接地选择线GSL0-GSL2、第一串选择线SSL1-1、SSL1-2和SSL1-3以及第二串选择线SSL2-1、SSL2-2和SSL2-3可以在第一方向D1上延伸并在第二方向D2上彼此间隔开。位于从公共源极线CSL起的基本上相同的高度处的接地选择线GSL0-GSL2、第一串选择线SSL1-1、SSL1-2和SSL1-3以及第二串选择线SSL2-1、SSL2-2和SSL2-3可以彼此电分离。此外，包括在所述单元串CSTR中的不同单元串中的擦除控制晶体管ECT可以由擦除控制线ECL共同地控制。在存储单元阵列的擦除操作期间，擦除控制晶体管ECT可以引起栅极诱导漏极泄漏(GIDL)。在一实施方式中，在存储单元阵列的擦除操作期间，擦除电压可以被施加到位线BL0-BL2和/或公共源极线CSL，并且在这种情况下，可以在串选择晶体管SST1和SST2和/或擦除控制晶体管ECT处产生栅极诱导泄漏电流。

图2A是示出根据本发明构思的一实施方式的三维半导体存储器件的平面图。图2B和图2C是示出根据本发明构思的一实施方式的三维半导体存储器件的分别沿着图2A的线I-I'和II-II'截取的剖视图。

参照图2A、图2B和图2C，基板10可以包括单元阵列区域CAR、连接区域CNR、虚设区域DMY和外围电路区域PCR。连接区域CNR可以位于单元阵列区域CAR和外围电路区域PCR之间。虚设区域DMY可以在平行于基板10的顶表面的第一方向D1上与单元阵列区域CAR相邻。虚设区域DMY可以位于单元阵列区域CAR和连接区域CNR之间。外围电路区域PCR可以在第一方向D1上与连接区域CNR相邻。外围电路区域PCR可以包括第一外围电路区域PCR1和第二外围电路区域PCR2，并且在一实施方式中，第一外围电路区域PCR1可以比第二外围电路区域PCR2更靠近单元阵列区域CAR。然而，本发明构思不限于此示例，并且在一实施方式中，基板10还可以包括在外围电路区域PCR和连接区域CNR之间的边界区域。

基板10可以是硅基板、硅锗基板、锗基板、或在单晶硅基板上生长的单晶外延层。器件隔离层13可以提供在基板10的外围电路区域PCR中以限定外围有源区域PACT。用于在存储单元中写入数据和从存储单元读取数据的外围逻辑电路可以提供在基板10的外围电路区域PCR上。外围逻辑电路可以包括行解码器和列解码器、页缓冲器和控制电路。外围逻辑电路可以包括例如高电压或低电压晶体管、电阻器和电容器。在一实施方式中，高电压晶体管可以提供在基板10的第一外围电路区域PCR1上，低电压晶体管可以提供在基板10的第二外围电路区域PCR2上。高电压晶体管可以比低电压晶体管更靠近单元阵列区域CAR。

第一外围栅极堆叠PGS1可以提供在第一外围电路区域PCR1上，第二外围栅极堆叠PGS2可以提供在第二外围电路区域PCR2上。第一外围栅极堆叠PGS1和第二外围栅极堆叠PGS2中的每个可以被提供为与外围有源区域PACT中的对应一个交叉。第一外围栅极堆叠PGS1和第二外围栅极堆叠PGS2中的每个可以包括顺序地堆叠在基板10上的栅极导电图案PCP、栅极金属图案PMP和外围硬掩模图案HMP，如图2B所示。此外，第一外围栅极堆叠PGS1和第二外围栅极堆叠PGS2中的每个还可以包括栅极间隔物PSP，其覆盖栅极导电图案PCP的两个侧表面、栅极金属图案PMP的两个侧表面和外围硬掩模图案HMP的两个侧表面，如图2B所示。栅极绝缘层15可以提供在外围电路区域PCR的基板10与第一外围栅极堆叠PGS1和第二外围栅极堆叠PGS2之间，如图2B所示。此外，源极/漏极杂质区域可以提供在外围有源区域PACT中且在第一外围栅极堆叠PGS1的两侧和第二外围栅极堆叠PGS2的两侧。外围电路绝缘层110可以提供在外围电路区域PCR上以覆盖基板10的顶表面，如图2B所示。外围电路绝缘层110可以由硅氧化物和硅氮氧化物中的至少一种形成，或包括硅氧化物和硅氮氧化物中的至少一种。外围电路绝缘层110可以具有基本上平坦的顶表面。

电极结构ST可以设置在基板10的单元阵列区域CAR、虚设区域DMY和连接区域CNR上，如图2A-图2C所示。电极结构ST可以从单元阵列区域CAR延伸到连接区域CNR或在第一方向D1上延伸。电极结构ST可以在第二方向D2上彼此间隔开。电极结构ST可以包括在垂直于基板10的顶表面的第三方向D3上交替堆叠的电极EL和ELt以及层间绝缘层ILDa和ILDb，如图2B和图2C所示。每个电极结构ST可以在单元阵列区域CAR和虚设区域DMY上具有基本上平坦的顶表面。也就是，在每个电极结构ST中，最上面的层间绝缘层ILDb的顶表面ILDbt可以平行于基板10的顶表面，如图2C所示。电极结构ST可以被提供为在连接区域CNR上具有阶梯结构，如图2B和图2C所示。电极结构ST的电极EL和ELt在第一方向D1上的长度可以随着与基板10的距离的增大而减小，并且电极结构ST的高度可以随着与单元阵列区域CAR的距离的增大而减小。

电极EL和ELt可以具有侧表面，当在平面图中观看时所述侧表面在第一方向D1上彼此均匀地间隔开特定的距离。在电极EL和ELt当中，最上面的电极ELt可以具有在第一方向D1上的最短长度以及在第三方向D3上距基板10的最大距离，如图2B和图2C所示。在一实施方式中，电极EL和ELt可以在第三方向D3上具有基本上相同的厚度。电极EL和ELt可以由例如掺杂的半导体材料(例如掺杂的硅等)、金属(例如钨、铜、铝等)、导电的金属氮化物(例如钛氮化物、钽氮化物等)和过渡金属(例如钛、钽等)中的至少一种形成，或者包括例如掺杂的半导体材料(例如掺杂的硅等)、金属(例如钨、铜、铝等)、导电的金属氮化物(例如钛氮化物、钽氮化物等)和过渡金属(例如钛、钽等)中的至少一种。返回参照图1，电极EL和ELt可以用作接地选择线GSL0-GSL2、字线WL0-WLn和DWL、第一串选择线SSL1-1、SSL1-2和SSL1-3以及第二串选择线SSL2-1、SSL2-2和SSL2-3。

层间绝缘层ILDa和ILDb可以从单元阵列区域CAR延伸到外围电路区域PCR，并可以分别覆盖电极EL和ELt，如图2B所示。最上面的层间绝缘层ILDb可以提供在最上面的电极ELt上。当在第三方向D3上测量时，最上面的层间绝缘层ILDb可以比每个层间绝缘层ILDa厚。层间绝缘层ILDa和ILDb可以由彼此基本上相同的绝缘材料或彼此不同的绝缘材料形成，或者包括彼此基本上相同的绝缘材料或彼此不同的绝缘材料。例如，层间绝缘层ILDa和ILDb可以由高密度等离子体(HDP)氧化物或原硅酸四乙酯(TEOS)形成，或者包括高密度等离子体(HDP)氧化物或原硅酸四乙酯。

当在平面图中观看时，公共源极插塞CSP可以提供在电极结构ST之间，并且每个公共源极插塞CSP可以被绝缘间隔物SP围绕。每个公共源极插塞CSP可以具有在第一方向D1和第三方向D3上延伸的板状结构。公共源极插塞CSP可以在第一方向D1上从单元阵列区域CAR延伸到连接区域CNR。公共源极插塞CSP可以在第二方向D2上彼此间隔开。公共源极插塞CSP可以连接到形成在基板10中的公共源极区域。公共源极区域可以用作图1的公共源极线CSL。

源极结构SC可以插设在电极结构ST和基板10之间。源极结构SC可以平行于电极结构ST且在第一方向D1上延伸。源极结构SC可以包括顺序地堆叠在基板10上的第一源极导电图案SCP1和第二源极导电图案SCP2。第一源极导电图案SCP1在第三方向D3上的厚度可以大于第二源极导电图案SCP2在第三方向D3上的厚度。第一源极导电图案SCP1可以与基板10接触，第二源极导电图案SCP2可以与第一源极导电图案SCP1直接接触。第二源极导电图案SCP2可以提供在第一源极导电图案SCP1与电极结构ST的层间绝缘层ILDa和ILDb中的最下面的一个之间。第一源极导电图案SCP1和第二源极导电图案SCP2可以由掺杂的半导体材料形成或者包括掺杂的半导体材料。在一实施方式中，掺杂浓度可以在第一源极导电图案SCP1中比在第二源极导电图案SCP2中高。

平坦化绝缘层130可以提供在基板10上以覆盖电极结构ST和外围电路绝缘层110。平坦化绝缘层130的顶表面130t(图2C)可以是基本上平坦的。平坦化绝缘层130的顶表面130t可以与最上面的层间绝缘层ILDb的顶表面ILDbt基本上共面。在连接区域CNR上，在第三方向D3上测量的平坦化绝缘层130的厚度可以在第一方向D1上增大。在第三方向D3上测量的平坦化绝缘层130的厚度可以在外围电路区域PCR上具有最大值。平坦化绝缘层130可以由与层间绝缘层ILDa和ILDb不同的绝缘材料形成，或者包括与层间绝缘层ILDa和ILDb不同的绝缘材料。在一实施方式中，层间绝缘层ILDa和ILDb可以由高密度等离子体氧化物形成或者包括高密度等离子体氧化物，平坦化绝缘层130可以由TEOS形成或者包括TEOS。

第一水平绝缘层IMP1可以提供在最上面的层间绝缘层ILDb中，并可以沿着电极EL和ELt在第一方向D1上延伸。第一水平绝缘层IMP1可以延伸到平坦化绝缘层130中。参照图4A和图4B，第一水平绝缘层IMP1的顶表面IMP1t可以位于比最上面的层间绝缘层ILDb的顶表面ILDbt低的水平处。第一水平绝缘层IMP1的底表面可以位于比最上面的电极ELt的顶表面高的水平处。换句话说，第一水平绝缘层IMP1可以提供在最上面的电极ELt的顶表面和最上面的层间绝缘层ILDb的顶表面ILDbt之间。例如，从最上面的层间绝缘层ILDb的顶表面ILDbt到第一水平绝缘层IMP1的顶表面IMP1t的距离可以在和之间。第一水平绝缘层IMP1可以由其耐蚀刻性能比最上面的层间绝缘层ILDb和平坦化绝缘层130的耐蚀刻性能更好的材料形成或者包括所述材料(也就是，第一水平绝缘层IMP1的材料具有比最上面的层间绝缘层ILDb和平坦化绝缘层130的材料的耐蚀刻性高的耐蚀刻性)。这里，耐蚀刻性能可以表示对用于湿蚀刻工艺或干蚀刻工艺的蚀刻剂的抵抗性能。在一实施方式中，第一水平绝缘层IMP1可以具有比最上面的层间绝缘层ILDb和平坦化绝缘层130更高的密度。在一实施方式中，除了氧之外的非金属元素的浓度可以在第一水平绝缘层IMP1中比在最上面的层间绝缘层ILDb和平坦化绝缘层130中高。在一实施方式中，所述非金属元素的浓度可以在第一水平绝缘层IMP1和最上面的层间绝缘层ILDb之间的边界以及在第一水平绝缘层IMP1和平坦化绝缘层130之间的边界处连续变化。例如，第一水平绝缘层IMP1可以包括从氮(N)、碳(C)、硼(B)、磷(P)、氦(He)和氩(Ar)中选择的至少一种非金属元素。可以对最上面的层间绝缘层ILDb和平坦化绝缘层130执行离子注入工艺以形成第一水平绝缘层IMP1。在一实施方式中，可以在离子注入工艺之后进一步执行热处理工艺。在一实施方式中，热处理工艺可以是快速热退火(RTP)工艺。如果在大的离子注入量的条件下执行离子注入工艺，则第一水平绝缘层IMP1可以具有改善的耐蚀刻性能。

在一实施方式中，可以提供多个第一水平绝缘层IMP1。参照图4B，至少两个第一水平绝缘层IMP1a可以提供在最上面的电极ELt的顶表面和最上面的层间绝缘层ILDb的顶表面ILDbt之间。第一水平绝缘层IMP1a可以在第三方向D3上彼此间隔开。在一实施方式中，第一水平绝缘层IMP1a可以由彼此不同的材料形成或包括彼此不同的材料。第一水平绝缘层IMP1a可以通过对最上面的层间绝缘层ILDb和平坦化绝缘层130执行离子注入工艺至少两次来形成。该离子注入工艺可以使用不同元素的离子来执行。此外，该离子注入工艺可以在离子注入能量或离子注入量彼此不同的工艺条件下执行。在一实施方式中，在离子注入工艺之后，可以进一步执行热处理工艺。第一水平绝缘层IMP1a的位置可以通过调整离子注入工艺中的离子注入能量以及热处理工艺中的加热方法而改变。

多个第一垂直结构VS1可以提供在单元阵列区域CAR和虚设区域DMY上以穿透电极结构ST、源极结构SC以及基板10的部分。第一垂直结构VS1可以穿透最上面的层间绝缘层ILDb和提供在最上面的层间绝缘层ILDb中的第一水平绝缘层IMP1。返回参照图1，第一垂直结构VS1可以用作擦除控制晶体管ECT的沟道区域、第一串选择晶体管SST1和第二串选择晶体管SST2的沟道区域、接地选择晶体管GST的沟道区域以及存储单元晶体管MCT的沟道区域。

每个第一垂直结构VS1可以包括数据存储图案DSP、第一垂直半导体图案VSP1和第一导电垫PAD1。参照图4A、图4B和图5，数据存储图案DSP可以包括顺序地堆叠的阻挡绝缘层BLK、电荷存储层CIL和隧道绝缘层TIL。每个第一垂直结构VS1还可以包括掩埋绝缘图案VI，掩埋绝缘图案VI被第一垂直半导体图案VSP1和第一导电垫PAD1围绕。第一水平绝缘层IMP1的顶表面IMP1t可以位于比第一导电垫PAD1的底表面PAD1b低的高度处，如图4A所示。然而，在一实施方式中，与图4A所示的不同，第一水平绝缘层IMP1的顶表面IMP1t可以与第一导电垫PAD1的底表面PAD1b基本上共面。

第一垂直半导体图案VSP1可以被数据存储图案DSP围绕。第一垂直半导体图案VSP1的侧表面的一部分可以与源极结构SC接触。例如，第一垂直半导体图案VSP1可以与源极结构SC的第一源极导电图案SCP1接触并可以与第二源极导电图案SCP2间隔开。每个第一垂直结构VS1还可以包括下部数据存储图案DSPr。下部数据存储图案DSPr可以具有基本上“U”形截面。下部数据存储图案DSPr可以与数据存储图案DSP间隔开，并且与第一垂直半导体图案VSP1接触的第一源极导电图案SCP1可以插设在下部数据存储图案DSPr和数据存储图案DSP之间。下部数据存储图案DSPr可以提供在基板10的顶表面下面。第一导电垫PAD1可以连接到第一垂直半导体图案VSP1的顶部。第一导电垫PAD1的顶表面可以与数据存储图案DSP的顶表面和第一垂直半导体图案VSP1的顶表面基本上共面，如图4A所示。第一导电垫PAD1可以由掺杂的半导体材料或导电材料形成，或者包括掺杂的半导体材料或导电材料。

数据存储图案DSP和第一垂直半导体图案VSP1可以通过蚀刻电极结构ST、使用化学气相沉积(CVD)或原子层沉积(ALD)方法沉积绝缘材料或半导体材料以及执行平坦化工艺以暴露电极结构ST的顶表面来形成。

多个第二垂直结构VS2可以提供在连接区域CNR上以穿透平坦化绝缘层130、电极结构ST、源极结构SC以及基板10的部分。第二垂直结构VS2可以穿透电极结构ST的阶梯结构，如图2C所示。第二垂直结构VS2可以穿透提供在平坦化绝缘层130中的第一水平绝缘层IMP1，如图2C所示。每个第二垂直结构VS2可以包括数据存储图案DSP、第二垂直半导体图案VSP2和第二导电垫PAD2。每个第二垂直结构VS2可以具有与第一垂直结构VS1基本上相同的结构并可以通过与用于第一垂直结构VS1的方法基本上相同的方法形成。

当在平面图中观看时，第一垂直结构VS1和第二垂直结构VS2可以布置为之字形。在第一垂直结构VS1和第二垂直结构VS2的每个中，数据存储图案DSP可以具有中空管形状或通心粉形状。第一垂直结构VS1和第二垂直结构VS2的第一垂直半导体图案VSP1和第二垂直半导体图案VSP2可以具有底部封闭的管形或通心粉形状。第一垂直半导体图案VSP1和第二垂直半导体图案VSP2可以由半导体材料(例如硅(Si)和锗(Ge))中的至少一种形成，或者包括半导体材料(例如硅(Si)和锗(Ge))中的至少一种。在一实施方式中，第一垂直半导体图案VSP1和第二垂直半导体图案VSP2可以由掺杂的半导体材料、本征半导体材料或多晶半导体材料形成，或者包括掺杂的半导体材料、本征半导体材料或多晶半导体材料。例如，第一垂直结构VS1的顶表面和第二垂直结构VS2的顶表面可以具有圆形、椭圆形或条形。在一实施方式中，第二垂直结构VS2的宽度可以大于第一垂直结构VS1的宽度。在一实施方式中，第一垂直结构VS1和第二垂直结构VS2可以在第三方向D3上具有基本上相同的长度。第一垂直结构VS1的底表面和第二垂直结构VS2的底表面可以位于比基板10的顶表面低的高度处。例如，第一垂直结构VS1和第二垂直结构VS2可以连接到基板10。第一垂直结构VS1和第二垂直结构VS2中的至少一个可以是包括虚设数据存储图案DSPd的虚设垂直结构。

如图2B和图2C所示，上绝缘层150可以提供在电极结构ST和平坦化绝缘层130上。上绝缘层150可以覆盖最上面的层间绝缘层ILDb的顶表面ILDbt和平坦化绝缘层130的顶表面130t。上绝缘层150可以被提供为在单元阵列区域CAR、连接区域CNR和外围电路区域PCR上具有在第三方向D3上的基本上相同的厚度。在一实施方式中，上绝缘层150可以由与平坦化绝缘层130基本上相同的绝缘材料形成，或者包括与平坦化绝缘层130基本上相同的绝缘材料。作为一示例，上绝缘层150可以由与最上面的层间绝缘层ILDb不同的绝缘材料形成，或包括与最上面的层间绝缘层ILDb不同的绝缘材料。

第二水平绝缘层IMP2可以提供在上绝缘层150中并可以在第一方向D1上沿着电极EL和ELt延伸。参照图3A和图3B，第二水平绝缘层IMP2的顶表面IMP2t可以位于比上绝缘层150的顶表面150t低的高度处。第二水平绝缘层IMP2的底表面可以位于比平坦化绝缘层130的顶表面130t高的高度处。换句话说，第二水平绝缘层IMP2可以提供在平坦化绝缘层130的顶表面130t和上绝缘层150的顶表面150t之间。例如，从上绝缘层150的顶表面150t到第二水平绝缘层IMP2的顶表面IMP2t的距离可以在和之间。第二水平绝缘层IMP2可以由其耐蚀刻性能比上绝缘层150的耐蚀刻性能更好的材料形成，或者包括其耐蚀刻性能比上绝缘层150的耐蚀刻性能更好的材料。耐蚀刻性能可以表示对用于干蚀刻工艺的蚀刻剂的抵抗性能。在一实施方式中，第二水平绝缘层IMP2可以具有比上绝缘层150更高的密度。在一实施方式中，除了氧之外的非金属元素的浓度可以在第二水平绝缘层IMP2中比在上绝缘层150中更高。在一实施方式中，所述非金属元素的浓度可以在第二水平绝缘层IMP2和上绝缘层150之间的边界处连续变化。例如，第二水平绝缘层IMP2可以包括从氮(N)、碳(C)、硼(B)、磷(P)、氦(He)和氩(Ar)中选择的至少一种非金属元素。在一实施方式中，第二水平绝缘层IMP2可以具有与第一水平绝缘层IMP1基本上相同的化学成分。在某些实施方式中，第二水平绝缘层IMP2可以包含第一水平绝缘层IMP1中不包含的非金属元素。第二水平绝缘层IMP2可以通过对上绝缘层150执行离子注入工艺来形成。在一实施方式中，在离子注入工艺之后可以进一步执行热处理工艺。形成第二水平绝缘层IMP2的方法可以与用于第一水平绝缘层IMP1的方法基本上相同。

在一实施方式中，可以提供多个第二水平绝缘层IMP2。参照图3B，可以在平坦化绝缘层130的顶表面130t与上绝缘层150的顶表面150t之间提供至少两个第二水平绝缘层IMP2a。第二水平绝缘层IMP2a可以在第三方向D3上彼此间隔开。在一实施方式中，第二水平绝缘层IMP2a可以由彼此不同的材料形成或者包括彼此不同的材料。第二水平绝缘层IMP2a可以通过对上绝缘层150执行离子注入工艺两次来形成。第二水平绝缘层IMP2a的位置可以通过调整离子注入工艺中的离子注入能量和热处理工艺中的加热方法而改变。形成第二水平绝缘层IMP2a的方法可以与参照图4B描述的形成第一水平绝缘层IMP1a的方法基本上相同。

多条位线BL可以提供在单元阵列区域CAR上，可以在第二方向D2上延伸，并可以在第一方向D1上彼此间隔开。返回参照图1，图2A至图2C的位线BL可以用作图1的位线BL0-BL2。位线BL可以提供在上绝缘层150上。位线BL可以通过位线接触插塞BPLG分别连接到第一垂直结构VS1。位线接触插塞BPLG可以被提供为穿透上绝缘层150和第二水平绝缘层IMP2。位线BL和位线接触插塞BPLG可以由导电材料中的至少一种形成，或者包括导电材料中的至少一种。

多条导电线CL可以提供在连接区域CNR和外围电路区域PCR上，并且在一实施方式中，导电线CL可以在第二方向D2上延伸并可以在第一方向D1上彼此隔开。导电线CL可以提供在上绝缘层150上。连接区域CNR上的导电线CL可以通过单元接触插塞CPLG分别连接到电极结构ST的电极EL。单元接触插塞CPLG可以被提供为穿透上绝缘层150、第二水平绝缘层IMP2、平坦化绝缘层130、第一水平绝缘层IMP1和电极结构ST的层间绝缘层ILDa。外围电路区域PCR上的导电线CL可以通过外围接触插塞PPLG分别连接到第一外围栅极堆叠PGS1和第二外围栅极堆叠PGS2。具体地，每个外围接触插塞PPLG可以与栅极金属图案PMP接触。外围接触插塞PPLG可以被提供为穿透上绝缘层150、第二水平绝缘层IMP2、平坦化绝缘层130、第一水平绝缘层IMP1、外围电路绝缘层110和外围硬掩模图案HMP。

图3A和图3B是示出根据本发明构思的一实施方式的三维半导体存储器件的一部分(例如图2B的A)的放大剖视图。

将参照图3A描述单元接触插塞CPLG中的一个，但是其余单元接触插塞CPLG以及在外围电路区域PCR上的外围接触插塞PPLG也可以具有与这里将描述的单元接触插塞CPLG基本上相同的特征。如上所述，每个单元接触插塞CPLG可以被提供为穿透上绝缘层150、第二水平绝缘层IMP2和平坦化绝缘层130。

在第一方向D1上测量的单元接触插塞CPLG的宽度可以从上绝缘层150的顶表面150t到第二水平绝缘层IMP2的顶表面IMP2t增大，并可以从第二水平绝缘层IMP2的底表面到基板10(例如见图2B)减小。具体地，单元接触插塞CPLG可以具有比单元接触插塞CPLG的在其顶表面CPLGt处的宽度W1大的最大宽度W1m。此外，单元接触插塞CPLG的最大宽度W1m可以大于单元接触插塞CPLG的在第二水平绝缘层IMP2的顶部高度和底部高度处的宽度W1t和W1b。单元接触插塞CPLG的最大宽度W1m可以在从约至约的范围内。在一实施方式中，单元接触插塞CPLG可以在第二水平绝缘层IMP2的沿第三方向D3的中间高度处具有最大宽度W1m。从单元接触插塞CPLG的顶表面CPLGt到具有最大宽度W1m的部分的第一距离L1可以在从约至约的范围内。

由于第二水平绝缘层IMP2提供在上绝缘层150中，所以可以减小单元接触插塞CPLG的最大宽度W1m。单元接触插塞CPLG的最大宽度W1m的减小可以是由于第二水平绝缘层IMP2的耐蚀刻性能比上绝缘层150的耐蚀刻性能更好的事实。由于单元接触插塞CPLG的最大宽度W1m的减小，可以防止在单元接触插塞CPLG中的相邻单元接触插塞之间形成短路。此外，通过控制离子注入工艺中的工艺条件(例如离子注入能量和离子注入量)，可以控制单元接触插塞CPLG的最大宽度W1m以及从单元接触插塞CPLG的顶表面CPLGt到具有最大宽度W1m的部分的第一距离L1。

下面的表1示出在关于离子注入能量和离子注入量的不同条件下形成的单元接触插塞CPLG的最大宽度W1m。

[表1]

参照表1，在没有提供第二水平绝缘层IMP2(即没有执行离子注入工艺)的情况(Ref)下，单元接触插塞CPLG的最大宽度W1m为约此外，在通过离子注入工艺形成第二水平绝缘层IMP2的情况下，单元接触插塞CPLG的最大宽度W1m减小。与其中没有进行离子注入工艺的情况(Ref)相比，单元接触插塞CPLG的最大宽度W1m减小了约5％-6％。在这种情况下，防止在单元接触插塞CPLG中的相邻单元接触插塞之间形成短路。参照图3B，可以在上绝缘层150中提供多个第二水平绝缘层IMP2a。在一实施方式中，当在第三方向D3上测量时，第二水平绝缘层IMP2a可以具有不同的厚度T1a。具体地，第二水平绝缘层IMP2a之间在厚度T1a上的差异可以通过调整至少两个离子注入工艺中的工艺条件(例如离子注入能量和离子注入量)来实现。由于第二水平绝缘层IMP2a提供在上绝缘层150中，所以单元接触插塞CPLG的最大宽度W1m可以小于图3A中的最大宽度。

图4A和图4B是示出根据本发明构思的一实施方式的三维半导体存储器件的一部分(例如图2B的B)的放大剖视图。

将参照图4A描述第一垂直结构VS1中的一个，但是其余第一垂直结构VS1以及在连接区域CNR上的第二垂直结构VS2也可以具有与这里将描述的第一垂直结构VS1基本上相同的特征。如上所述，第一垂直结构VS1可以被提供为穿透最上面的层间绝缘层ILDb、第一水平绝缘层IMP1和最上面的电极ELt。

在第一方向D1上测量的第一垂直结构VS1的宽度可以从最上面的层间绝缘层ILDb的顶表面ILDbt到第一水平绝缘层IMP1的顶表面IMP1t增大，并可以从第一水平绝缘层IMP1的底表面到基板10(例如见图2B)减小。具体地，第一垂直结构VS1可以具有比第一垂直结构VS1的在其顶表面VS1t处的宽度W2大的最大宽度W2m。此外，第一垂直结构VS1的最大宽度W2m可以大于第一垂直结构VS1的在第一水平绝缘层IMP1的顶部水平和底部水平处的宽度W2t和W2b。第一垂直结构VS1的最大宽度W2m可以在从约至约的范围内。在一实施方式中，第一垂直结构VS1可以在第一水平绝缘层IMP1的沿第三方向D3的中间高度处具有最大宽度W2m。从第一垂直结构VS1的顶表面VS1t到具有最大宽度W2m的部分的第二距离L2可以在从约至约的范围内。

由于第一水平绝缘层IMP1提供在最上面的层间绝缘层ILDb中，所以可以减小第一垂直结构VS1的最大宽度W2m。第一垂直结构VS1的最大宽度W2m的减小可以是由于第一水平绝缘层IMP1的耐蚀刻性能比最上面的层间绝缘层ILDb的耐蚀刻性能更好的事实。由于第一垂直结构VS1的最大宽度W2m的减小，可以防止在第一垂直结构VS1中的相邻的第一垂直结构之间形成短路。此外，通过控制离子注入工艺中的离子注入能量和离子注入量，可以控制第一垂直结构VS1的最大宽度W2m以及从第一垂直结构VS1的顶表面VS1t到具有最大宽度W2m的部分的第二距离L2。

参照图4B，可以在最上面的层间绝缘层ILDb中提供多个第一水平绝缘层IMP1a。当在第三方向D3上测量时，第一水平绝缘层IMP1a可以具有不同的厚度T2a。具体地，第一水平绝缘层IMP1a之间在厚度T2a上的差异可以通过调整至少两个离子注入工艺中的工艺条件(例如离子注入能量和离子注入量)来实现。由于提供多个第一水平绝缘层IMP1a，所以第一垂直结构VS1的最大宽度W2m可以小于图4A中的最大宽度。

图5是示出根据本发明构思的一实施方式的三维半导体存储器件的一部分(例如图2B的C)的放大剖视图。

将参照图5描述源极结构SC以及第一垂直结构VS1中的一个，但是其余的第一垂直结构VS1也可以具有与这里将描述的那些基本上相同的特征。如上所述，源极结构SC可以包括第一源极导电图案SCP1和第二源极导电图案SCP2，并且每个第一垂直结构VS1可以包括数据存储图案DSP、第一垂直半导体图案VSP1、掩埋绝缘图案VI和下部数据存储图案DSPr。

源极结构SC的第一源极导电图案SCP1可以与第一垂直半导体图案VSP1接触，第二源极导电图案SCP2可以与第一垂直半导体图案VSP1间隔开而使数据存储图案DSP插设在它们之间。第一源极导电图案SCP1可以与掩埋绝缘图案VI间隔开而使第一垂直半导体图案VSP1插设在它们之间。

具体地，第一源极导电图案SCP1可以包括突出部分SCP1bt，突出部分SCP1bt位于比第二源极导电图案SCP2的底表面SCP2b高的高度处或位于比第一源极导电图案SCP1的底表面SCP1b低的高度处。然而，突出部分SCP1bt可以位于比第二源极导电图案SCP2的顶表面SCP2a低的高度处。突出部分SCP1bt的例如与数据存储图案DSP或下部数据存储图案DSPr接触的表面可以具有弯曲的形状。

图6A是示出根据本发明构思的一实施方式的三维半导体存储器件的平面图。图6B和图6C是示出根据本发明构思的一实施方式的三维半导体存储器件的沿着图6A的线I-I′和II-II′截取的剖视图。为了简明的描述，之前参照图2A至图5描述的元件可以由相同的附图标记标识，而不重复其重复的描述。

参照图6A、图6B和图6C，三维半导体存储器件可以包括外围电路结构PS和在外围电路结构PS上的单元阵列结构CS。

外围电路结构PS可以包括第一基板10、集成在第一基板10的顶表面上的外围电路PTR以及覆盖外围电路PTR的外围绝缘层30。第一基板10可以是硅基板、硅锗基板、锗基板、或在单晶硅基板上生长的单晶外延层。第一基板10可以具有由器件隔离层11限定的有源区域。

外围电路PTR可以包括例如行解码器和列解码器、页缓冲器、控制电路等。具体地，每个外围电路PTR可以包括外围栅电极21、外围栅极绝缘层23、外围覆盖图案25、外围栅极间隔物27和外围源极/漏极区域29。外围栅极绝缘层23可以提供在外围栅电极21和第一基板10之间。外围覆盖图案25可以提供在外围栅电极21上。外围栅极间隔物27可以覆盖外围栅电极21的侧表面、外围栅极绝缘层23的侧表面和外围覆盖图案25的侧表面。外围源极/漏极区域29可以提供在基板10的位于外围栅电极21的两侧的部分中。外围电路线33可以通过外围接触插塞31电连接到外围电路PTR。作为一示例，外围接触插塞31和外围电路线33可以连接到第一基板10上的晶体管。例如，第一基板10上的晶体管可以包括NMOS、PMOS或环绕栅极晶体管。外围绝缘层30可以提供在第一基板10的顶表面上。在一实施方式中，外围绝缘层30可以提供在第一基板10上以覆盖外围电路PTR、外围接触插塞31和外围电路线33。外围绝缘层30可以包括堆叠在基板10上的多个绝缘层。例如，外围绝缘层30可以由硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种形成，或者包括硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种。

单元阵列结构CS可以提供在外围绝缘层30上，并且在一实施方式中，单元阵列结构CS可以包括第二基板100、在第二基板100上的电极结构ST、提供在第二基板100上以覆盖电极结构ST的平坦化绝缘层130以及覆盖电极结构ST和平坦化绝缘层130的上绝缘层150。单元阵列结构CS还可以包括：第一水平绝缘层IMP1，提供在电极结构ST的最上面的层间绝缘层ILDb中并沿着电极EL和ELt延伸；和第二水平绝缘层IMP2，提供在上绝缘层150中并沿着电极EL和ELt延伸。

连接结构ICS可以被提供为将单元阵列结构CS连接到外围电路结构PS。连接结构ICS可以包括在上绝缘层150上的导电线CL之一、单元接触插塞CPLG和贯穿插塞TPLG。贯穿插塞TPLG可以被提供为穿透上绝缘层150、平坦化绝缘层130、第一水平绝缘层IMP1和第二水平绝缘层IMP2、第二基板100以及外围绝缘层30的一部分。贯穿插塞TPLG可以连接到外围电路线33中的至少一条。尽管没有示出，但是多个贯穿插塞TPLG可以被提供并可以分别连接到外围电路线33。

图7是示出根据本发明构思的一实施方式的三维半导体存储器件的沿着图6A的线I-I'截取的剖视图。为了简洁的描述，之前参照图2A至图6C描述的元件可以由相同的附图标记标识，而不重复其重复的描述。

参照图7，每个电极结构ST可以包括第一电极结构ST1和第二电极结构ST2。第一电极结构ST1可以包括顺序地堆叠在基板10上的第一电极EL1以及提供在第一电极EL1之间的第一层间绝缘层ILD1a。第二电极结构ST2可以包括顺序地堆叠在基板10上的第二电极EL2以及提供在第二电极EL2之间的第二层间绝缘层ILD2a和ILD2b。第一电极结构ST1可以提供在源极结构SC上，第二电极结构ST2可以提供在第一电极结构ST1上。具体地，第二电极结构ST2可以提供在第一电极结构ST1的第一层间绝缘层ILD1a中的最上面一个的顶表面上。因此，第二电极结构ST2的第二层间绝缘层ILD2a和ILD2b中的最下面的一个可以与第一电极结构ST1的第一层间绝缘层ILD1a中的最上面的一个接触。

第一垂直沟道CH1可以被提供为穿透第一电极结构ST1并暴露第二基板100的一部分。第二垂直沟道CH2可以被提供为穿透第二电极结构ST2并暴露第一垂直沟道CH1。第一垂直沟道CH1和第二垂直沟道CH2可以彼此连接。第二垂直沟道CH2的下部直径可以小于第一垂直沟道CH1的上部直径。第一垂直结构VS1可以提供在第一垂直沟道CH1和第二垂直沟道CH2中。每个第一垂直结构VS1可以包括数据存储图案DSP、第一垂直半导体图案VSP1和第一导电垫PAD1。数据存储图案DSP可以被提供为共形地覆盖第一垂直沟道CH1的侧表面和第二垂直沟道CH2的侧表面。

图8A和图9A是示出根据本发明构思的一实施方式的三维半导体存储器件的沿着图2A的线I-I'截取的剖视图。图8B和图9B是示出根据本发明构思的一实施方式的三维半导体存储器件的沿着图2A的线II-II'截取的剖视图。为了简明的描述，之前参照图2A至图5描述的元件可以由相同的附图标记标识，而不重复其重复的描述。

参照图8A和图8B，三维半导体存储器件可以包括上绝缘层150，该上绝缘层150包括第二水平绝缘层IMP2，而没有第一水平绝缘层IMP1。参照图9A和图9B，三维半导体存储器件可以包括最上面的层间绝缘层ILDb，该最上面的层间绝缘层ILDb包括第一水平绝缘层IMP1，而没有第二水平绝缘层IMP2。第一水平绝缘层IMP1可以从最上面的层间绝缘层ILDb延伸到平坦化绝缘层130中。换句话说，图2B和图2C的第一水平绝缘层IMP1和第二水平绝缘层IMP2中的一个可以被省略，并且另一个可以被提供。

根据本发明构思的实施方式，三维半导体存储器件可以包括绝缘层，该绝缘层通过离子注入工艺形成为具有耐蚀刻性能被改善的部分，这使得可以减小具有高的高宽比的接触的最大宽度。因此，可以防止在接触之间形成短路并改善三维半导体存储器件的电特性。

尽管已经具体示出和描述了本发明构思的示例实施方式，但是本领域的普通技术人员将理解，在不脱离所附权利要求的范围的情况下，可以在其中进行形式和细节上的变化。

本专利申请要求于2019年11月28日在韩国知识产权局提交的韩国专利申请第10-2019-0155598号的优先权，其全部内容通过引用结合于此。