混合信号电路的数字化建模方法和装置
阅读说明：本技术 混合信号电路的数字化建模方法和装置 (Digital modeling method and device for mixed signal circuit ) 是由 叶佐昌 王燕 冷洋洋 于 2021-03-05 设计创作，主要内容包括：本申请提出一种混合信号电路的数字化建模方法和装置。其中,方法包括：获取电路的网表文件,文件用于描述需要仿真的电路的拓扑结构、外部激励信号以及仿真参数；为电路的网表文件生成激励信号,并基于激励信号对网表文件进行仿真,将所有激励产生的数据进行组合,得到关于电路的全覆盖输入输出数据和电路的输入输出的完备关系；根据电路系统的特点,采用动态模态分解的方法从全覆盖输入输出数据中提取电路特征；根据提取得到的电路特征和电路的输入输出的完备关系,基于机器学习方法构建电路的数字化模型；通过硬件描述语言将数学模型转换为Verilog/Verilog-AMS电路模型,该电路模型能够通用于其他的数字电路。(The application provides a digital modeling method and device of a mixed signal circuit. The method comprises the following steps: obtaining a netlist file of the circuit, wherein the file is used for describing a topological structure, an external excitation signal and simulation parameters of the circuit to be simulated; generating an excitation signal for a netlist file of the circuit, simulating the netlist file based on the excitation signal, and combining data generated by excitation to obtain a complete relation between full-coverage input and output data of the circuit and input and output of the circuit; according to the characteristics of a circuit system, extracting circuit characteristics from full-coverage input and output data by adopting a dynamic modal decomposition method; according to the extracted circuit characteristics and the complete relation between the input and the output of the circuit, a digital model of the circuit is constructed based on a machine learning method; the mathematical model is converted into a Verilog/Verilog-AMS circuit model through a hardware description language, and the circuit model can be universally used for other digital circuits.)
技术领域
本申请属于集成电路设计技术领域，尤其涉及一种混合信号电路的数字化建模方法和装置。
背景技术
电子设计自动化(Electronic design automation，英文简称：EDA)是以软件为载体的用于在设计阶段分析预测集成电路性能的方法。针对电路仿真的仿真器有HSPICE、Spectre、Verilog-AMS、Verilog等，其中，HSPICE仿真器需要求解电路节点的电路方程，所需的仿真量随电路节点数呈指数级增长。模拟混合信号(AMS)仿真器是基于spice型仿真器和事件驱动仿真器并行运行的，二者只在电路的模拟-数字信号边界相互作用，并且当大部分系统用硬件描述语言(Hardware Description Language，英文简称：HDL)描述时它表现良好，但是如果不能将模型抽象到不再需要模拟解算器的水平，那么在模拟复杂电路时，模型仍然会显示出模拟解算器的所有局限性。一个纯粹的事件驱动的仿真器不需要求解电路方程，克服了模拟解算器固有的慢速度所带来的限制，是实现快速策略的最佳工具。
随着集成电路技术的进步和发展，混合信号系统得到了广泛的应用。在芯片设计中，通常需要大量的测试向量来进行全芯片功能验证仿真，然而HSPICE晶体管级模拟电路的仿真速度较慢，在电路验证中需要大量的开销。为了缩短整个芯片设计的周期，缩短芯片上市时间，需要缩短验证时间，即缩短电路的仿真时间。将混合信号电路转换成数字电路就能在最大程度上缩短仿真时间。因此，如何将混合信号电路转换成数字电路，已经成为亟待解决的问题。
发明内容
本申请旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本申请的第一个目的在于提出一种混合信号电路的数字化建模方法，实现将混合信号电路转换成数字电路，将混合信号仿真转换成纯数字的仿真，从而缩短电路验证过程的时间，缩短电路产品的上市时间。
本申请的第二个目的在于提出一种混合信号电路的数字化建模装置。
为达上述目的，本申请第一方面实施例提出了一种混合信号电路的数字化建模方法，包括：
获取电路的网表文件，所述文件用于描述需要仿真的所述电路的拓扑结构、外部激励信号以及仿真参数；
为所述电路的网表文件生成激励信号，并基于所述激励信号对所述网表文件进行仿真，并将所有激励产生的数据进行组合，得到关于所述电路的全覆盖输入输出数据和所述电路的输入输出的完备关系；
根据电路系统的特点，采用动态模态分解的方法从所述全覆盖输入输出数据中提取电路特征；
根据提取得到的所述电路特征和所述电路的输入输出的完备关系，基于机器学习方法构建所述电路的数字化模型；
将所述电路的数字化模型转换成Verilog描述语言，获得对应的数字电路模型。
为达上述目的，本申请第二方面实施例提出了一种混合信号电路的数字化建模装置，包括：
第一获取模块，用于获取电路的网表文件，所述文件用于描述需要仿真的所述电路的拓扑结构、外部激励信号以及仿真参数；
第二获取模块，用于为所述电路的网表文件生成激励信号，并基于所述激励信号对所述网表文件进行仿真，并将所有激励产生的数据进行组合，得到关于所述电路的全覆盖输入输出数据和所述电路的输入输出的完备关系；
提取模块，用于根据电路系统的特点，采用动态模态分解的方法从所述全覆盖输入输出数据中提取电路特征；
建模模块，用于根据提取得到的所述电路特征和所述电路的输入输出的完备关系，基于机器学习方法构建所述电路的数字化模型；
转换模块，用于将所述电路的数字化模型转换成Verilog描述语言，获得对应的数字电路模型。
根据本申请实施例的技术方案，给定一个电路的网表文件，根据具体电路要求给定全覆盖的输入，结合网表文件得到一个电路仿真文件，该文件包含电路拓扑结构、激励信号以及仿真参数，利用HSPICE仿真器进行仿真，得到电路各节点的数据；利用动态模态分解的方法，从仿真数据中，结合输入数据轨迹和输出数据轨迹，得到输入输出数据集；利用机器学习方法应对电路的非线性，得到电路输入输出的关系，即得到该系统；将该系统用Verilog描述语言转换为数字电路，实现混合电路转换为纯数字电路。由此可见，本申请可以实现数模混合电路转换成数字电路的自动化，能够提高数字化的效率，从而大大缩短芯片测试过程中的仿真时间，加快芯片产品的上市速度。
本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例所提供的一种混合信号电路的数字化建模方法的流程示意图；
图2为本申请实施例的模-数转换器的拓扑结构的示例图；
图3为本申请实施例从原始数据集构建符合条件的新的数据集的过程的示例图；
图4为本申请实施例的对异或电路产生的Verilog行为模型电路文件的示例图；
图5(a)为逐次逼近型(Successive Approximation Register，英文简称：SAR)模数转换器(Analog-to-Digital Converter，英文简称：ADC)整体的建模结果与实际结果的对比图；
图5(b)为部分子模块的建模结果与实际结果的对比图；
图5(c)为建模生成的子模块数字电路连接组成的更大电路结果与实际结果的对比图；
图6为本申请实施例所提出的一种混合信号电路的数字化建模装置的结构框图。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。
下面参考附图描述本申请实施例的混合信号电路的数字化建模方法和装置。
图1为本申请实施例所提供的一种混合信号电路的数字化建模方法的流程示意图。需要说明的是，本申请实施例的混合信号电路的数字化建模方法可应用于本申请实施例的混合信号电路的数字化建模装置。如图1所示，本申请实施例的混合信号电路的数字化建模方法可包括以下步骤。
在步骤101中，获取电路的网表文件，文件用于描述需要仿真的电路的拓扑结构、外部激励信号以及仿真参数。
在步骤102中，为电路的网表文件生成激励信号，并基于激励信号对网表文件进行仿真，并将所有激励产生的数据进行组合，得到关于电路的全覆盖输入输出数据和电路的输入输出的完备关系。
在步骤103中，根据电路系统的特点，采用动态模态分解的方法从全覆盖输入输出数据中提取电路特征。
在步骤104中，根据提取得到的电路特征和电路的输入输出的完备关系，基于机器学习方法构建电路的数字化模型。
可选地，在本申请实施例中，可将提取得到的所述电路特征作为输入，将所述电路的输入输出的完备关系作为输出，利用机器学习方法构建电路的数字化模型。
在步骤105中，通过硬件描述语言将电路的数字化模型转换为Verilog/Verilog-AMS电路模型。
举例而言，可以给定一个电路的网表文件，该文件用于描述需要仿真的电路的拓扑结构、外部激励信号以及仿真参数(通常此类文件采用电路网单的方式，但不限于此种形式)；其中，电路的拓扑结构是所需要分析的电路本身，外部激励信号是用于模拟该电路在某个特定输入下响应的激励波形，仿真参数是计算中的诸如初始时间，终止时间，以及仿真精度等参数。该文件描述了一个实例的模-数转换器电路的拓扑结构，电源及外部激励信号和仿真参数等信息。如图2所示，为模-数转换器的拓扑结构的示例图，该图描述的使一个逐次逼近寄存器型模数转换器，SARADC是一种非常典型的数模混合电路，SARADC电路主要由DAC、比较器和SAR逻辑三部分组成。
在本申请中，在获得电路的网表文件时，可为电路网表生成激励信号，激励信号是全覆盖的，对给定激励的电路网表文件进行仿真，并将所有激励产生的数据组合起来，得到一个关于电路的全覆盖输入输出数据，得到电路的输入输出的完备关系。例如，如图3所示，根据电路的具体数据，使用动态模态分解的方法，从原始数据集中提取符合要求的数据集X、Y，对于当前的输出yt对应的输入[xt-k,xt-k+1,…,xt-1,xt,yt-k,yt-k+1,…,yt-1]，即当前电路的输出与当前电路的输入以及之前电路的输入输出有关。
需要说明的是，动态模态分解(Dynamic Mode Decomposition,英文简称：DMD)最初是一种数据驱动的非定常流场模态分析方法，用于重构或预测流场动力学，目前已应用于除流体动力学以外的各个领域。电路系统包含输入数据流及输出数据流，显然是该方法可以应用的领域。动态模态分解的前提是线性系统，如果系统是非线性的,有必要构建一组足够丰富可见通过某些映射,如内核法和多项式法,以确保当前系统满足动态模态分解方法的基本假设。映射方法的选择是根据系统的先验知识，根据目标的动态特性选择合适的功能字典或核函数。其中，可使用多层感知器和代价函数可以避免手动选择映射方法，减少人工操作。在本申请实施例中，可选择包含多层感知机的机器学习的各种方法，主要包括决策树、随机森林和人工神经网络以及贝叶斯学习研究等，对不同的电路可采用不同方法进行回归建模。回归方法是基于仿真数据，将每个输入数据集及其对应的输出组合成一个训练数据集，然后将其作为建模方法的输入，根据训练数据集获得电路输入输出模型。本申请的目标是创建一个精确的模型，它可以快速估计任何给定的新输入的输出。
也就是说，可通过机器学习的方法学习电路输入输出之间的关系。数字电路的输入和输出可以用真值表来表示，其输入和输出的逻辑关系与决策树方法非常一致，因此数字电路选择决策树方法。模拟电路的输入输出关系一般为简单的线性和非线性，线性模型一般能满足拟合要求，更复杂的电路也可使用神经网络等方法。在得到机器学习模型时，可将机器学习模型转换成硬件描述语言Verilog行为级模型，也就是说，可通过硬件描述语言将电路的数字化模型转换为Verilog/Verilog-AMS电路模型，该电路模型能够通用于其他的数字电路，如图4所示，为对异或电路产生的Verilog行为模型电路文件的示例图，以保证模型能够在电路中通用，得到的Verilog模型可以在测试台中测试，也可以作为子模块与其他子模块组成新的更复杂的电路。
在本申请实施例中，在得到混合信号电路的数字化模型电路时，以SARADC电路的整体以及其子电路进行测试，如图5(a)所示，展示了整体SARADC电路的数字化建模结果，如图5(b)所示，展示了SARADC中的SC_GEN模块的数字化建模结果，如图5(c)所示，展示了生成的数字子模块连接后结果，与从图5(a)-图5(c)中可以看出模型电路结果与实际结果基本一致，说明采用本申请得到的数字化模型电路能够较好的模拟实际电路的功能，本申请的建模自动化大大提高数字化建模速度，很好的实现混合信号电路的数字化，大大减少电路测试的时间。
综上所述，本申请实施例的特点在于实现数字化建模的自动化，只需要知道目标电路的网表文件，就能够得到一定参数设置下的相对应的数字电路，不需要很深的电路知识，该数字电路能够较好的实现目标电路的功能。本申请实施例的方法的有益效果在于，数模混合电路数字化能够极大的提高电路的仿真速度，自动化的数字化建模方法能够提高数字化的效率，且该建模方法是通用的，对于不同的电路只需要修改参数就能够自动得到数字电路模型。
为了实现上述实施例，本申请还提出了一种混合信号电路的数字化建模装置。
图6为本申请实施例所提出的一种混合信号电路的数字化建模装置的结构框图。如图6所示，该混合信号电路的数字化建模装置600可以包括：第一获取模块601、第二获取模块602、提取模块603、建模模块604和转换模块605。
具体地，第一获取模块601用于获取电路的网表文件，文件用于描述需要仿真的电路的拓扑结构、外部激励信号以及仿真参数。
第二获取模块602用于为电路的网表文件生成激励信号，并基于激励信号对网表文件进行仿真，并将所有激励产生的数据进行组合，得到关于电路的全覆盖输入输出数据和电路的输入输出的完备关系。
提取模块603用于根据电路系统的特点，采用动态模态分解的方法从全覆盖输入输出数据中提取电路特征。
建模模块604用于根据提取得到的电路特征和电路的输入输出的完备关系，基于机器学习方法构建电路的数字化模型。可选地，建模模块604将提取得到的电路特征作为输入，将电路的输入输出的完备关系作为输出，利用机器学习方法构建电路的数字化模型。作为一种示例，机器学习方法可包括但不限于：决策树方法、随机森林方法和人工神经网络方法等中的任意一种。
转换模块605用于将电路的数字化模型转换成Verilog描述语言，获得对应的数字电路模型。
根据本申请实施例的混合信号电路的数字化建模装置，给定一个电路的网表文件，根据具体电路要求给定全覆盖的输入，结合网表文件得到一个电路仿真文件，该文件包含电路拓扑结构、激励信号以及仿真参数，利用HSPICE仿真器进行仿真，得到电路各节点的数据；利用动态模态分解的方法，从仿真数据中，结合输入数据轨迹和输出数据轨迹，得到输入输出数据集；利用机器学习方法应对电路的非线性，得到电路输入输出的关系，即得到该系统；将该系统用Verilog描述语言转换为数字电路，实现混合电路转换为纯数字电路。由此可见，本申请可以实现数模混合电路转换成数字电路的自动化，能够提高数字化的效率，从而大大缩短芯片测试过程中的仿真时间，加快芯片产品的上市速度。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本申请的实施例所属技术领域的技术人员所理解。
尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。