具体实施方式

现在将详细参考本发明的示例性实施方式，其在附图中示出。只要有可能，相同的附图标记将遍及附图用于指代相同或相似的部件。

本公开内容提供了局部字线驱动器件、存储器件和制造方法。局部字线驱动器件包括衬底和在衬底上形成的晶体管结构的阵列。晶体管结构被配置在行和列中。衬底包括多个第一场区和多个第二场区，每个第一场区在晶体管结构的相邻行之间，以及每个第二场区在晶体管结构的相邻列之间。深沟槽隔离结构在衬底的多个第一场区或多个第二场区中的至少一个场区中形成。

图1示出了根据本公开内容的各种实施方式的存储器件的示例性局部字线驱动器(LWLD)器件100的一部分。图2示出了根据本公开内容的各种实施方式的图1的LWLD器件100的沿着y-y’方向的示例性晶体管结构的横截面视图。

如图1-2所示，示例性LWLD器件100可以包括衬底110、在衬底110上形成的晶体管结构101的阵列和在衬底110中形成的至少一个深沟槽隔离(DTI)结构140。可选地和另外地，一个或多个p阱抽头180可以在衬底110中形成。

在一个实施方式中，在阵列中的晶体管结构101可以是N型晶体管。在各种实施方式中，晶体管结构101也可以被称为高电压NMOS(HVN)结构。晶体管结构101可以包括单个晶体管或背靠背晶体管。例如，晶体管结构101可以包括具有共享/公共漏极区的晶体管。在阵列中的晶体管结构可以用作传输晶体管，用于将全局字线连接到在高密度存储器件中的局部字线。晶体管的源极/漏极电极中的一者可以连接到存储器件的字线。字线可以耦合到多个存储器单元。

如图2所示，晶体管结构可以在示例性三阱结构中形成以支持施加到局部字线的高电压。例如，晶体管结构101或传输晶体管可以在衬底110(诸如p型衬底)中形成。衬底110可以由材料(包括硅、锗、SiGe、SiC、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、III-V族化合物(例如，GaN、GaAs、InAs等)或任何其它适当的半导体材料)制成。在一个实施方式中，衬底110是硅衬底。

N阱112(诸如深n阱(DNW))可以在p型衬底中形成。N阱112可以被掺杂有n型离子，包括P离子、As离子、Sb离子等。P阱114(诸如高电压p阱(HVPW))可以在n阱112中形成。P阱114可以被掺杂有p型离子，包括B离子、Ga离子、In离子等。三阱结构提供传输晶体管的沟道区与接地结构的隔离。

栅极结构可以包括在栅极电介质层163上形成的栅极电极165。栅极结构可以在衬底110上形成。源极/漏极区150可以在栅极结构的每侧上在衬底110中形成。源极/漏极区150可以是例如掺杂n区。这样的掺杂n区可以是高电压n型(HVN)区。源极/漏极电极155可以在源极/漏极区150上形成。导电插塞或其它夹层连接可以电连接到源极/漏极电极。

参考图1，可以沿着X方向(例如，行方向)和Y方向(例如，列方向)布置在阵列中的晶体管结构101。例如，阵列可以包括晶体管结构101的行和列。在一个实施方式中，Y方向可以是与在晶体管的源极区和漏极区之间的沟道长度平行的方向。X方向可以实质上垂直于Y方向。

LWLD器件100还可以包括在任何相邻晶体管结构101之间具有尺寸或提供间距的场区190。场区190可以包括在Y方向上在相邻晶体管结构101之间(例如，在晶体管结构101的相邻行之间)的第一场区190a以及在X方向上在相邻晶体管结构101之间(例如，在晶体管结构101的相邻列之间)的第二场区190b。

至少一个DTI结构140可以在晶体管结构101的任何相邻行和/或列之间的衬底110的第一和/或第二场区190a-b中形成。例如，如图1所示，LWLD器件100可以包括在晶体管结构的相邻行之间的第一场区190a中形成的一个DTI结构140，以及在晶体管结构的相邻列之间的第二场区190b中形成的一个DTI结构140。

DTI结构140可以由电介质材料(包括氧化硅、氮化硅、氮氧化硅或任何其它适当的材料)制成。在一个实施方式中，DTI结构140是氧化硅。DTI结构可以具有小于大约0.5微米的一个尺寸。

根据衬底110的厚度，可以控制DTI结构140的厚度。例如，可以穿过衬底110的整个厚度形成DTI结构140。

在一个实施方式中，LWLD器件100还可以包括在衬底110上的在与晶体管结构101的阵列相对的侧面处的电介质层190。在这种情况下，可以穿过衬底110和电介质层190中的每一者的整个厚度形成DTI结构140。因此，可以进一步控制DTI结构140的厚度，这取决于衬底110和电介质层190中的每一者的厚度。

返回参考图1，除了至少一个DTI结构140以外，阱抽头(诸如p阱抽头180或p+抽头)可以在晶体管结构101的相邻行或列之间的一个或多个剩余的第一和第二场区190a-b中形成。例如，如图1所示，p阱抽头180可以在晶体管结构101的相应的相邻列之间的第二场区190b中的一个第二场区190b中形成。在一些实施方式中，p阱抽头也可以被称为p型高电压(PHV)棒。

在一个实施方式中，一个p阱抽头180和一个DTI结构140可以在位于晶体管结构101的列中的一个列的两侧上的第二场区190b上形成。在特定的示例中，p阱抽头180和DTI结构140可以交替地在晶体管结构101的列之间的第二场区190b上形成。在一些实施方式中，晶体管结构101的一列由p阱抽头180和DTI结构140夹在中间。

在常规存储器件中，p型场注入物可以在n型晶体管结构的相邻列之间的场区中形成以抑制穿通。然而，场注入物需要与在衬底中的相同类型的离子的注入，这可能使晶体管结构的漏极-源极击穿电压(BVDss)变得更坏。此外，在制造期间，可以形成需要另外的掩模和工艺的场注入物，这增加制造工艺的成本和复杂性。

相反，场注入物从所公开的LWLD器件被消除。替代地，在LWLD器件中形成DTI结构可以有效地解决穿通问题，且也可以降低制造工艺的成本和复杂性。此外，与在传统上使用的场注入物和p+阱区相比，DTI结构提供更可控的尺寸。例如，DTI结构的形成可以提供在晶体管结构的相邻行和列之间的场区的减小的表面面积(或减小的间距)。甚至进一步地，DTI结构可以基于在晶体管结构之间的隔离结构来形成(例如，与隔离结构对齐且在隔离结构上形成)而不占据衬底的额外的场区。实际上，由于DTI结构的形成，相邻于隔离结构而定位的在传统上形成的p+阱可以因此被消除以为所公开的器件节省更多的间距。这允许所得到的LWLD器件的显著缩小并显著提高所得到的存储器件的存储密度。

根据各种实施方式，LWLD器件可以包括各种配置，其包括至少一个DTI结构。例如，DTI结构可以在晶体管结构的相邻行和列之间的第一和第二场区中的全部中形成。在另一示例中，DTI结构和p阱抽头的任何组合可以被包括在所公开的LWLD器件中。图3-4示出了符合本公开内容中的各种所公开的实施方式的其它示例性局部字线驱动器件。

参考图3，在示例性LWLD器件300中，DTI结构340可以在晶体管结构301的所有相邻列之间的所有第二场区390b上形成，以及p阱抽头380可以在晶体管结构301的所有相邻行之间的所有第一场区390a上形成。在这种情况下，在相邻列之间的场区或间距的尺寸可以显著地减小。可以例如在存储器件的三指块方案中使用这样的配置。

当然，可选地在另一示例性LWLD器件中，DTI结构可以在所有第一场区上形成，以及p阱抽头可以在所有第二场区上形成。在这种情况下，在相邻行之间的场区或间距的尺寸可以显著地减小。

参考图4，在示例性LWLD器件400中，DTI结构440可以包括在晶体管结构401的所有相邻行之间的所有第一场区490a中形成的第一多个DTI结构，以及可以包括在晶体管结构401的相应的相邻列之间的一些第二场区490b中形成的第二多个DTI结构。此外，一个或多个p阱抽头480可以在晶体管结构401的相应的相邻列之间的一些第二场区490b中形成。例如，如图4所示，DTI结构440和p阱抽头480可以在第二场区490b中交替地形成。可以例如在存储器件的三指块方案中使用这样的配置。

各种实施方式也可以提供包括所公开的LWLD器件的存储器件。例如，存储器件可以包括存储器阵列，其包括存储器单元的块。存储器单元的块可以包括多个NAND串。多个NAND串可以共享字线组。行解码器可以耦合到沿着存储器阵列中的行布置的多个字线。行解码器可以包括LWLD器件，其包括驱动在存储器单元的块中的该字线组中的相应字线的局部字线(LWL)组驱动器。

各种实施方式还提供了用于形成字线驱动器(LWLD)器件的方法和包括LWLD器件的存储器件。图5示出了符合本公开内容中的各种所公开的实施方式的用于形成示例性存储器件的示例性方法。图6-10示出了在示例性形成工艺的某些阶段的半导体结构的示意图。

参考图5，在制造工艺的开始，提供第一晶圆(S502)。第一晶圆可以包括在行和列中配置并在第一衬底上形成的晶体管结构的阵列、在第一衬底中和在相邻晶体管结构之间形成的隔离结构，以及在晶体管结构的阵列上形成的第一电介质层。图6示出了相应的半导体结构的示意性横截面视图。

在图6中，提供第一晶圆600。第一晶圆600可以包括第一衬底610和在第一衬底610上形成的晶体管结构601的阵列。

晶体管结构601可以在三阱结构中形成以支持施加到局部字线的高电压和负电压。例如，第一衬底610可以是p型衬底；n阱612(诸如深n阱(DNW))可以在第一衬底610中形成；以及p阱614(诸如高电压p阱(HVPW))可以在n阱612中形成。任何适当的衬底可以用于衬底610。衬底610可以与图1-2中的衬底110相同或不同。

在晶体管结构601中，栅极结构可以在第一衬底610上形成。源极/漏极区可以在晶体管结构的栅极结构的每侧上的p阱614中形成。晶体管结构601可以包括被用作传输晶体管的任何晶体管。传输晶体管可以用于将全局字线连接到在高密度存储器件中的局部字线。

任何适当的晶体管结构可以在第一晶圆601中形成。例如，虽然未在图6中示出，晶体管结构601还可以包括如图1-4所示的晶体管结构101、200、301和401连同它们的相应配置。例如，在阵列中的晶体管结构601可以沿着X方向(例如，行方向)和Y方向(例如，列方向)布置。阵列可以包括在第一衬底610上形成的晶体管结构601的行和列。

隔离结构670可以在第一衬底610中和在晶体管结构601之间形成。隔离结构670可以包括由电介质材料形成的浅沟槽隔离结构。

第一电介质层680可以在第一衬底610上形成。第一电介质层680可以包括夹层电介质层。导电互连685可以在第一电介质层680中形成。导电互连685可以电连接到每个晶体管结构601的栅极结构和源极/漏极区。

在各种实施方式中，第一晶圆600可以可选地包括单个p阱抽头或多个p阱抽头，包括在适当的场区中形成的在图1和3-4中所示的那些抽头。在p阱抽头被包括在所形成的存储器件中的情况下，p阱抽头可以在第一晶圆与第二晶圆(例如，存储器阵列晶圆)键合之前和/或在深沟槽隔离结构形成之前被预制造。

返回参考图5，第二晶圆可以被提供并与第一晶圆键合(S504)。第二晶圆可以包括第二衬底和在第二衬底上的第二电介质层。第二晶圆的第二电介质层可以与第一晶圆的第一电介质层键合。图7示出了相应的半导体结构的示意性横截面视图。

在图7中，第二晶圆700可以包括第二衬底706和在第二衬底706上的第二电介质层708。第二晶圆700的第二电介质层708可以与第一晶圆600的第一电介质层680键合，使得第一和第二晶圆键合在一起。

例如，当键合第二晶圆700与第一晶圆600时，第二电介质层708可以附着到第一电介质层680。在各种实施方式中，第二晶圆700可以是包括存储器件的存储器阵列的存储器阵列晶圆。用于电介质层和存储器阵列晶圆的衬底的任何适当的材料和工艺可以用于所公开的第二衬底706和第二电介质层708并为本公开内容所包含。

返回参考图5，第一晶圆的第一衬底可以减薄以提供经减薄的第一衬底，以及第三电介质层可以在经减薄的第一衬底上形成(S506)。图8示出了相应的半导体结构的示意性横截面视图。

在图8中，可以从第一晶圆600的背侧执行减薄工艺。减薄工艺可以包括化学机械抛光工艺(CMP)、湿蚀刻工艺或干蚀刻工艺中的一者或多者。可以使第一衬底610减薄以形成经减薄的第一衬底610a。在一个实施方式中，在减薄之后，可以(或可以不)暴露n阱612。

可选地，第三电介质层810可以沉积在经减薄的第一衬底610a上。例如，第三电介质层810可以包括任何适当的电介质材料，并可以通过化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)的工艺来沉积。

返回参考图5，可以穿过可选的第三电介质层和/或经减薄的第一衬底形成背侧深沟槽，背侧深沟槽连接到隔离结构(S508)。图9示出了相应的半导体结构的示意性横截面视图。

在图9中，背侧深沟槽910(例如，通孔)可以穿过第三电介质层810和/或经减薄的第一衬底610a并在晶体管结构601之间形成。可以形成连接到相应的隔离结构670的背侧深沟槽910。

为了形成背侧深沟槽910，图案化层(未示出)可以在第三电介质层810上形成。图案化层可以暴露在经减薄的第一衬底610a上的第三电介质层810的部分。可以通过蚀刻工艺使用图案化层作为蚀刻掩模来移除第三电介质层810和下面的经减薄的第一衬底610a的被暴露的部分。在蚀刻工艺之后，可以移除图案化层。根据用于第三电介质层810和经减薄的第一衬底610a的材料，可以使用任何适当的蚀刻工艺。例如，湿和/或干蚀刻工艺可以用于移除第三电介质层810和/或经减薄的第一衬底610a的部分以形成背侧深沟槽910。

背侧深沟槽910可以与隔离结构670对齐，使得背侧深沟槽910连接到相应的隔离结构670以部分地或全部暴露相应的隔离结构670的表面。例如，每个背侧深沟槽910的正交投影可以部分地或全部覆盖在经减薄的第一衬底610a和第二电介质层680之间的界面上的相应的隔离结构670的正交投影。

返回参考图5，背侧深沟槽隔离(BDTI)结构可以在隔离结构上形成以填充背侧深沟槽(S510)。图10示出了相应的半导体结构的示意性横截面视图。

在图10中，背侧DTI(BDTI)结构930可以穿过经减薄的第一衬底610a和/或第三电介质层810在每个背侧深沟槽910中形成。BDTI结构930在晶体管结构601之间形成。可以形成至少部分地连接到隔离结构670的BDTI结构930。BDTI结构930可以使隔离结构670穿过第一衬底和/或进一步穿过在第一衬底上的第三电介质层“延伸”。

每个BDTI结构930的正交投影可以部分地或全部覆盖在经减薄的第一衬底610a和第二电介质层680之间的界面上的相应的隔离结构670的正交投影。

BDTI结构930可以由电介质材料(包括氧化硅、氮化硅、氮氧化硅或任何其它适当的材料)制成。可以通过沉积工艺(诸如化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD))来形成BDTI结构930。在一个实施方式中，可以通过氧化工艺来形成BDTI结构930。BDTI结构930由氧化硅制成。深沟槽隔离(BDTI)结构可以具有小于大约0.5微米的一个尺寸。

例如，为了形成BDTI结构930，可以将BDTI材料膜沉积在背侧深沟槽910上和第三电介质层810的表面上。可以接着执行平面化工艺以移除在第三电介质层810上的BDTI材料膜的一部分以暴露第三电介质层810的表面。

根据第一衬底610的减薄工艺和第三电介质层810的厚度，可以控制BDTI结构930的厚度。

因此，BDTI结构930和隔离结构670的组合可以形成所公开的深沟槽隔离(DTI)结构940。BDTI结构930和隔离结构670可以在DTI结构940中由相同或不同的材料制成。

这样的DTI结构(包括BDTI和隔离结构)可以在场区中沿着晶体管结构的行和/或列形成以提高LWLD器件，如在图1和3-4中类似地描述的。通过基于隔离结构来形成DTI结构，可以节省或减小第一衬底610的场区。此外，相邻于隔离结构而定位的在传统上形成的p+阱可以被消除以节省更多的空间，并提供具有所得到的器件的减小的表面面积的场区。

此外，与在n型晶体管结构的相邻列之间的场区中形成的常规p型场注入物(其可以从所公开的LWLD器件消除)相比，DTI结构可以有效地解决所得到的器件的穿通问题，且也可以减小制造工艺的成本和复杂性。此外，与场注入物和p+阱区的在传统上使用的组合相比，DTI结构提供更可控的尺寸，其允许所得到的器件的显著缩小并显著提高所得到的存储器件的存储密度。

上文所述的描述只示出本公开内容的某些示例性实施方式，且并不意欲限制本公开内容的范围。本领域中的技术人员可以理解的是，说明书作为整体和在各种实施方式中的技术特征可以组合到本领域中的普通技术人员可理解的其它实施方式内。任何等效要件或其修改在不偏离本发明的精神和原理的情况下落在本发明的真实范围内。