具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。因此，可以预见到例如因为制造技术和/或公差而导致示意图中的形状有所变化。因此，示例性实施例不应所述被认为限于图中所示区域的具体形状，而是还可以包括由例如制造工艺造成的形状偏差。在附图中，为了清晰起见，可能会放大某些层和区域的长度和尺寸。附图中的相似附图标记表示相似的部件。还应所述理解到，当某一层被称为“位于其它层或基板上”时，所述层可以直接位于其它层或基板上，或者也可以存在中间层。

经研究和分析，如图1所述，通常三维存储器件制造过程中，硅衬底作为制作三维存储器件的载体。随着堆叠层数的增加,需要用到更多的介质薄膜(例如TEOS，SIN，POLY)。例如，3D NAND中的台阶区域(SS Area)、沟道孔(channel hole，CH)、栅极区(GL Area)需要填充更多的介质，使得薄膜结构会变得更加复杂，加上制程过程中的热处理之后，薄膜会发生形变，硅衬底层很难支撑薄膜产生的压力，导致晶圆形变。每一个机台对于晶圆的弯曲是有承受极限的，由于晶圆发生变形过大，最终导致晶圆发生电弧放电或者无法在机台中进行制程的问题。

如图2所示，由于栅极线会将整个存储阵列区和台阶区域切成多个小块结构，随着介质薄膜层数的增加，结构会越来越不稳定，与此同时，由于工艺限制，需要将沟道孔底部的多晶硅去除，当沟道孔底部通过对准刻蚀的方式将多晶硅去除后，会加剧结构的不稳定性。

基于上述问题，现有技术通常采用调整薄膜的压力或者采用背面薄膜沉积的工艺来解决对晶圆的压迫，但是，这些方式效果欠佳，依然会出现晶圆过度弯曲的问题。此外，还有一些现有技术采用增加单位面积存储容量的方式，例如增加每个存储单元的存储量、增加层数或将存储单元做的更小，但是，只要晶圆上存在薄膜数量增加，就依然还会出现结构不稳定同时造成晶圆承受压力过大，造成过度弯曲的问题。

因此，本方案意在提供一种三维存储器件及其制造方法，通过在相邻栅极线狭缝4之间的位于正中位置的第一沟道结构下侧增加支撑结构，使得在芯片支撑过程中，支撑结构能够协助衬底对三维存储器件的存储阵列起到良好的支撑，从而避免薄膜结构对晶圆过度压迫，导致晶圆发生变形的问题；与此同时，不会影响器件的存储性能，甚至可以在本方案工艺的基础上，增加薄膜的层数，进一步提高存储性能。

为使本方案的上述目的、特征和优点能够更为明显易懂，下面结合图3至图18对本方案具体实施例做详细的说明。

本方案所述三维存储器件可以包括存储区域和栅极线狭缝。存储区域通过栅极线狭缝分为多个区块且位于晶圆上。如图4所示，为本方案所述三维存储器件的一个示例性的示意图。该三维存储器件可以包括：衬底1；在衬底1内形成支撑结构104；在衬底1上形成有由导电层201和电介质层202交错布置组成的堆叠体2；多个沟道结构3穿过堆叠体2，并延伸至衬底1内，支撑结构104与堆叠体中顶部选择栅切槽结构的位置相对应。本方案所述三维存储器件中包括多个沟道结构3，多个沟道结构3中的第一沟道结构同时穿过堆叠体2和支撑结构104延伸至衬底1内；多个沟道结构3中的第二沟道结构仅穿过堆叠体2延伸至衬底1内。多个栅极线狭缝4垂直穿过堆叠体2，并连接到衬底1正面上。

为了更加清晰的比对，本方案与现有技术的区别，进一步在图3中展示了未增加支撑结构的三维存储器件的示意图。通过图3和图4的对比，能够明显看出二者结构上和工艺上的区别。

本方案中，多个栅极线狭缝4平行设置，并将多个沟道结构3划分成不同的存储区域。相邻两个栅极线狭缝4之间的多个沟道结构3呈阵列方式排布。所述顶部选择栅切槽结构位于第一沟道结构上方的堆叠体内，且沿着垂直方向和所述横向方向延伸。

在一种实施例中，如图4所示，相邻两个栅极线狭缝4之间分为存储区域(芯片区域，Core Area)和台阶区域(SS Area)。在存储区域内，沿Y方向平行设置九行沟道结构3，每行内等间距设置有多个沟道结构3。其中，垂直于栅极线狭缝4的方向为X方向，平行于栅极线狭缝4的方向为Y方向。

以上仅为一种示例，栅极线狭缝4之间的沟道结构3的设置数量和方式，可以根据存储区域的结构变化而进行适当调整，本领域技术人员可以根据上述实例，实现其他数量沟道结构3的排布。

三维存储器件中的衬底1可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的材料。衬底1可以是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合减薄的半导体层。本方案中，衬底可以包括：第一半导体层和第二半导体层。在一种实施例中，如图8所示，衬底1由下至上依次包括：衬底层101、阱层102(第一半导体层)和多晶硅层103(第二半导体层)。此处需要注意的是，在完成三维存储器件制备后，形成的三维存储器件中衬底层101可以去除。

本方案中，支撑结构104是贯穿在衬底1中多晶硅层103，通过在支撑结构104内填充氧化物材料，形成支撑结构，从而起到协助衬底1对存储区域进行支撑。其中氧化物材料可以包括但不限于氧化硅等材料，此外，也可以将氧化物材料替换为氮化硅、氮氧化硅、或其它同性质的材料。支撑结构104设置在第一沟道结构下方的多晶硅层103内，以使支撑结构104再进行填充后，能够对其上方的存储区域进行支撑。如图5所示，支撑结构104可以为连续的结构。如图6所示，支撑结构104也可以包括多个间断的结构段；间断的第二沟道104的之间的间隔距离D₁～Dn可以相同，也可以为任意值。

在一种实施例中，所述支撑结构104可以设置在位于相邻两个栅极线狭缝4之间的处于中间位置的在Y方向上排布的第一沟道结构下方的衬底1内。所述中间位置为相邻两个栅极线狭缝4的对称轴所在位置。如图4所示，支撑结构104设置在相邻两个栅极线狭缝4之间正中间一行的第一沟道结构下方的衬底1内。此外，如栅极线狭缝4之间的沟道结构3的行数为偶数，那么，中间位置的区域可以扩展为相邻两个栅极线狭缝4的对称轴线两侧最近两行沟道结构3中心轴之间的宽度。

在一种实施例中，如图6所示，对于支撑结构的宽度C(X方向上的距离为宽度)需要保证：(SAC POLY OX Loss+20nm)<C<A-B；其中，SAC POLY OX Loss为在自对准接触工艺中去除多晶硅氧化物层的厚度，即多晶硅层103的厚度；A为位于中间位置两侧对称的用于形成沟道结构3的沟道孔圆心之间的距离；B为一个用于形成沟道结构的沟道孔的直径。

三维存储器件中的堆叠体2位于衬底1正面上，其包括交错布置的导电层201和电介质层202(即多对导体/电介质层202)。如图9所示，堆叠体2中的导体/电介质层的数量(例如，32、64、96、或128)确定三维存储器件的存储单元的数量。堆叠体2至少在横向方向上的一侧，可以包括阶梯结构(图中未示出)。堆叠体2中的导电层201和电介质层202可以在垂直方向上交替。导电层201可以包括导电材料，该导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层202可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。在一些实施例中，堆叠体2中的导电层201可以用作三维存储器中存储串中的存储单元的栅极电极/栅导体/栅极线。导电层201可以包括多个存储单元的多个控制栅极，并且可以作为在堆叠体2的边缘处结束的字线横向延伸。

如图10所示，沟道结构3可以在垂直穿过堆叠体2的圆柱形沟道孔内形成，在沟道孔内填充半导体材料和电介质材料，从而形成存储串；其中的半导体材料可以作为半导体通道层302，电介质材料可以作为存储层301。

本方案中，沟道结构3包括：第一沟道结构和第二沟道结构。其中，第一沟道结构包括：贯穿堆叠体2和支撑结构104，并延伸至衬底1内的沟道孔，以及填充在沟道孔内的存储层301和半导体通道层302。第一沟道结构的位于衬底1内与多晶硅层103相对应的部分，直接与支撑结构104接触，从而形成虚拟沟道结构，主要与支撑结构104配合，协助衬底对三维存储器件的存储阵列进行支撑。第二沟道结构包括：贯穿堆叠体2和支撑结构104，并延伸至衬底1内的沟道孔，以及填充在沟道孔内的存储层301和半导体通道层302。第二沟道结构位于衬底1内与多晶硅层103相对应的部分，直接与多晶硅层103中的多晶硅接触，从而形成起电性作用的沟道结构，其可以用作存储。

在一种实施例中，半导体通道层302包括硅，诸如非晶硅、多晶硅或单晶硅。在一种实施例中，存储层301可以是复合层，该复合层包括：隧穿层、储存层(也被称为“电荷捕获层”)和阻挡层。沟道结构3的沟道孔的其余空间可以部分或完全填充有覆盖层303，覆盖层303包括诸如氧化硅的电介质材料。在一种实施例中，覆盖层303、半导体通道层302、隧穿层、储存层和阻挡层以此顺序从沟道孔中心朝向其外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在另一个示例中，存储层301还可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。

如图11和图12所示，在沟道结构3中第二沟道结构延伸至衬底1内的部分的存储层301上，沿垂直于第二沟道结构的方向形成通道结构304。在一种实施例中，三维存储器件可以采用P阱(P-Well)擦除架构，在衬底1上的多晶硅施加电压，多晶硅上的电子通过通道结构304，流向沟道结构中的存储层301，执行读的操作。在衬底1的P-well上施加电压，将通道结构304作为执行擦除的通道，对存储层301执行擦除的操作。

如图13所示，在栅极线狭缝4的侧壁上，通过蚀刻工艺，形成均匀的凹凸结构，即在栅极线狭缝4的边缘处堆叠体2中的每层导电层201的边缘横向均较电介质层202的边缘略短一些。继续在凹凸结构上沉积钨材料，并在栅极线狭缝4内填充导电的第一氧化物材料。

如图14所示，本方案中，在完成上述制程后，可以在衬底1的另一侧形成驱动电路。在一种实施例中，驱动电路可以为互补金属氧化物半导体CMOS。

本方案中，三维存储器件还可以包括：存储阵列输出焊盘6和三维存储器件的拾取区5(pick up region)。其中，所述存储阵列输出焊盘6也可以位于三维存储器件中存储阵列一侧，所述三维存储器件的拾取区5位于三维存储器件中驱动电路一侧。在一种实施例中，如图15所示，存储阵列输出焊盘6可以由台阶区域引出；而三维存储器件的拾取区5可以在形成驱动电路之前，形成在衬底1的背面。此外，所述存储阵列输出焊盘6和所述三维存储器件的拾取区5位于三维存储器件中存储阵列一侧。在一种实施例中，如图16所示，三维存储器件的结构为：存储区域在上，驱动电路在下；存储阵列输出焊盘6可以由台阶区域，穿过封装层引出；三维存储器件的拾取区5可以设置在存储阵列的上方(图中未示出)，需要说明的是，如图16中，所述“存储阵列的上方”指的是位于驱动电路一侧的存储阵列的顶部。

本方案中，三维存储器件还可以包括：驱动电路输出焊盘7和三维存储器件的拾取区5。其中，所述驱动电路输出焊盘7位于三维存储器件中驱动电路一侧，所述三维存储器件的拾取区5位于三维存储器件中与存储阵列相反一侧的衬底1内。在一种实施例中，如图15所示，三维存储器件的结构为：驱动电路在上，存储阵列在下。驱动电路输出焊盘7可以从驱动电路的一侧引出，所述三维存储器件的拾取区5位于三维存储器件中与存储阵列相反一侧的衬底1内。此外，所述驱动电路输出焊盘7和所述三维存储器件的拾取区5还可以均位于三维存储器件中驱动电路一侧。如图18所示，在一种实施例中，驱动电路输出焊盘7由驱动电路的一侧引出；所述三维存储器件的拾取区5位于存储阵列上方，需要说明的是，如图18中，所述“存储阵列的上方”指的是位于驱动电路一侧的存储阵列的顶部。

本方案中，可以将三维存储器件的拾取区5转移到衬底1背面，从而不会占用三维存储器件的存储面积。具体地，在衬底1背面形成接触孔，在接触孔内沉积一层第二氧化物材料，将接触孔底部的第二氧化物材料去除，并蚀刻出一个豁口，将导电材料插入豁口，导电材料的底部与衬底1的硅阱层102接触，从而完成拾取区5的制造。在一种实施例中，接触孔可以与所述三维存储器件的位置相对应。在另一种实施例中，接触孔可以与多个沟道结构3所在区域的相对应。拾取区5内填充有导电材料，导电材料周边均用氧化物材料填充。在一种实施例中，导电材料采用钨(W)，与三维存储器件5中门结构501的材料相对应。本方案中，所述第二氧化物材料可以为绝缘材料。优选地，第二氧化物材料选择二氧化硅。

三维存储器件可以设计为单片三维存储器件的部分。所谓“单片”是指，三维存储器件的组件(例如，外围器件和存储器阵列器件)形成在单个衬底1上。对于单片三维存储器件，由于外围器件处理和存储器阵列器件处理的盘旋(convolution)，制造遇到了额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在相同衬底1上的外围器件相关联的热预算的约束。因此，三维存储器件可以设计为非单片三维存储器件的部分，其中组件(例如，外围器件和存储器阵列器件)可分开形成在不同衬底1上，并且然后被键合，例如，以面对面的方式。在一些实施例中，存储器阵列器件衬底1保持为键合的非单片三维存储器件的衬底1，且外围器件(例如，可用于促进三维存储器件的操作的任何合适的数字、模拟和/或混合信号外围电路，诸如页面缓冲器、解码器和锁存器，未示出)被翻转并且面向下朝向存储器阵列器件(例如，NAND存储器串)用于混合键合。应当理解，在一些实施例中，存储器阵列器件衬底1被翻转并且面向下朝向外围器件用于混合键合，使得在键合的非单片三维存储器件中，存储器阵列器件在外围器件以上。存储器阵列器件衬底1可以是减薄的衬底1(其不是键合的非单片三维存储器件的衬底)，并且非单片三维存储器件的后端工序(BEOL)互连，可以在减薄的存储器阵列器件衬底1的背面上形成。

相应的，本方案还提供了一些实施例的用于制造三维存储器件的示例性制造工艺。应当理解，下述操作不是穷举的并且也能够在任何示出的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者按照顺序不同的顺序执行。

如图7所示，该制造方法包括：

S1、提供衬底；

S2、在衬底内形成多个贯穿部分所述衬底并沿横向方向延伸多个支撑结构；

S3、在所述衬底和支撑结构上形成包括层叠交替的导电层和电介质层的堆叠体；

S4、垂直贯穿所述堆叠体和所述支撑结构并延伸至所述衬底内的多个第一沟道结构；

S5、垂直贯穿所述堆叠体至所述衬底，形成将所述堆叠体沿纵向方向划分为多个区块的多个栅极线狭缝；

其中，所述支撑结构与所述堆叠体中的顶部选择栅切槽结构位置对应。

如图8所示，在步骤S1中，利用研磨、蚀刻、化学机械抛光(CMP)等工艺对晶圆进行加工，形成半导体层。将该半导体层作为三维存储器件的衬底1。在一种实施例中，衬底1的第一层采用硅衬底层101进行P型掺杂，形成P型硅衬底层101。进一步，在P型硅衬底层101上，进行外延生长，并通过离子注入的方式对生长的阱层102进行N型掺杂，形成N型硅阱层102。在N型硅阱层102上沉积多晶硅层103。

如图8所示，在步骤S2中，基于零层对准标记刻蚀工艺，在衬底1的多晶硅层103内一次形成预定间距的多个用于支撑结构104的沟槽，随后通过在沟槽内填充氧化物材料形成支撑结构104。在一种实施例中，也可以在进行堆叠体2中电介质层202沉积时，一并将支撑结构104填充完毕。

如图9所示，在步骤S3中，可以在衬底1之上形成由导电层201和电介质层202层叠交错布置组成的堆叠体2，即一个导电层201和一个电介质层202组成一对导体/电介质层，衬底1上形成多对导体/电介质层202。在一些实施例中，每一个电介质层202包括氧化硅层，并且每一个导电层201包括氮化硅层。堆叠体2可以通过一种或多种薄膜沉积工艺形成，所述一种或多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。

如图10所示，在步骤S4中，穿过所述堆叠体2，延伸至所述衬底1内形成多个沟道结构3。在一种实施例中，可以通过光刻、显影和蚀刻等工艺在堆叠体2上图案化蚀刻掩模。蚀刻掩模可以是光致抗蚀剂掩模或基于光刻掩模图案化的硬掩模。光刻掩模和/或蚀刻掩模上具有沟道孔的图案。蚀刻掩模包括用于形成沟道孔的开口阵列。可以使用图案化的蚀刻掩模通过一个或多个湿法蚀刻和/或干法蚀刻工艺(诸如DRIE)沿着开口阵列蚀刻穿过堆叠体2，形成由光刻掩模和/或蚀刻掩模限定的图案中的沟道孔。

在一些实施例中，穿过堆叠体2的蚀刻工艺可以不停止在衬底1的表面，并且可以继续蚀刻到衬底1中的硅阱层102，从而使沟道孔垂直延伸到衬底1中的硅阱层102中。

此外，根据预先设计的位置，两个栅极线狭缝4之间的位于正中间位置的一行沟道孔，同时穿过堆叠体2和支撑结构104，延伸至衬底1中的硅阱层102中。其他行内的沟道孔仅穿过堆叠体2后，直接延伸至衬底1中的硅阱层102中。

如图10所示，在沟道孔内依次形成存储层301、半导体通道层302和覆盖层303，形成沟道结构3。本方案中，沟道结构3包括：第一沟道结构和第二沟道结构。其中，第一沟道结构包括：贯穿堆叠体2和支撑结构104，并延伸至衬底1内的沟道孔，以及填充在沟道孔内的存储层301和半导体通道层302。第一沟道结构的位于衬底1内与多晶硅层103相对应的部分，直接与支撑结构104接触，从而形成虚拟沟道结构。第二沟道结构包括：贯穿堆叠体2和支撑结构104，并延伸至衬底1内的沟道孔，以及填充在沟道孔内的存储层301和半导体通道层302。第二沟道结构位于衬底1内与多晶硅层103相对应的部分，直接与多晶硅层103中的多晶硅接触，从而形成起电性作用的沟道结构，用作存储。

在一种实施例中，首先，沿着沟道孔的侧壁和底表面沉积存储层301，然后在存储薄层上沉积半导体通道层302，然后在半导体通道层302上沉积覆盖层303。随后，在存储层301内侧继续沉积半导体通道层302填充覆盖层303上方的空间，最后，在半导体通道层302和存储层301上，形成沟道塞，对沟道孔进行封堵。其中，存储层301中的阻挡层、储存层以及隧穿层可以使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺以此顺序依次沉积形成。可以使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺，将半导体通道层302沉积在存储层301上。可以使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺，将覆盖层303沉积在半导体通道层302上。

如图11所示，在步骤S5中，垂直穿过所述堆叠体2，连接到所述衬底1正面上形成多个栅极线狭缝4。在一种实施例中，可以通过光刻、显影和蚀刻等工艺在堆叠体2上图案化蚀刻掩模。可以使用图案化的蚀刻掩模通过一个或多个湿法蚀刻和/或干法蚀刻工艺(诸如DRIE)，蚀刻穿过堆叠体2，形成由光刻掩模和/或蚀刻掩模限定的图案中的栅极线狭缝4。进一步地，利用自对准接触工艺和Spacer工艺，在栅极线狭4的侧面和底面沉积电介质材料层，从而减少横向扩散形成的沟道效应。随后，利用蚀刻工艺去除栅极线狭缝4底部的电介质材料层。在一种实施例中，所述电介质材料为氧化硅。

在沟道结构3中的第二沟道结构上位于所述衬底1中的部分形成通道结构304。在一种实施例中，首先，如图12所示，利用自对准接触工艺，去除衬底1中的多晶硅层103中的多晶硅，由于预先设置了支撑结构104，从而能够辅助衬底1对支撑结构104上方的存储阵列进行支撑，防止对晶圆造成过压变形的问题。然后，去除栅极线狭缝4内的电介质材料；最后，利用蚀刻工艺，去除沟道结构3中位于所述衬底1中多晶硅层103内的存储层301，从而在沟道结构上形成通道结构304。此处需要注意的是：由于下方具有支撑结构104的沟道结构3起到辅助支撑的作用，因此，不对支撑结构进行蚀刻工艺，同时保留位于支撑结构104内的沟道结构3的存储层301。仅对下方不具有支撑结构104的沟道结构3进行存储层301的去除，从而在沟道结构上形成通道结构304。

本方案中，通过通道结构304，可以使得三维存储器件在采用P阱(P-Well)擦除架构的情况下，在衬底1上的多晶硅施加电压时，多晶硅上的电子通过通道结构304，流向沟道结构中的存储层301，执行读的操作；在衬底1的P-well上施加电压时，将通道结构304作为执行擦除的通道，对存储层301执行擦除的操作。此外，为了保证多晶硅层103与其他层接触面的平坦度，在去除衬底1上的多晶硅层103的步骤之后，还需对与多晶硅层103邻接的界面进行平整化处理。

在所述沟道结构3上位于所述衬底1内的部分形成通道结构304的步骤之后，还需要对空置位置的衬底1进行填充操作。在一种实施例中，首先，在栅极线狭缝4的内壁和所述多晶硅层103内沉积多晶硅；然后，去除栅极线狭缝4内壁和底部的多晶硅。

如图13所示，对所述栅极线狭缝4进行填充。首先，去除栅极线狭缝4内壁上的氧化物(氧化硅)；然后，利用蚀刻工艺，在栅极线狭缝4的边缘处，对堆叠体2中的每层导电层201的边缘进行处理，使导电层201的边缘横向均较电介质层202的边缘略短一些，形成凹凸结构；随后，在栅极线狭缝4内填充导电的第一氧化物材料，作为拾取区。第一氧化物材料选择钨(W)、钴(Co)、铜(Cu)、铝(Al)等金属的氧化物。

本方案，如图14所示，进一步可以在三维存储器件的上方或下方形成驱动电路。在一种实施例中，驱动电路采用互补金属氧化物半导体CMOS，其工艺为常规三维存储器件中CMOS驱动电路的制造工艺，此处不再赘述。

本方案中，三维存储器件还可以包括：存储阵列输出焊盘6和三维存储器件的拾取区5(pick up region)。其中，所述存储阵列输出焊盘6也可以位于三维存储器件中存储阵列一侧，所述三维存储器件的拾取区5位于三维存储器件中驱动电路一侧。在一种实施例中，如图15所示，存储阵列输出焊盘6可以由台阶区域引出；而三维存储器件的拾取区5可以在形成驱动电路之前，形成在衬底1的背面。此外，所述存储阵列输出焊盘6和所述三维存储器件的拾取区5位于三维存储器件中存储阵列一侧。在一种实施例中，如图16所示，三维存储器件的结构为：存储区域在上，驱动电路在下；存储阵列输出焊盘6可以由台阶区域，穿过封装层引出；三维存储器件的拾取区5可以设置在存储阵列的上方(图中未示出)，需要说明的是，如图16中，所述“存储阵列的上方”指的是位于驱动电路一侧的存储阵列的顶部。

本方案中，三维存储器件还可以包括：驱动电路输出焊盘7和三维存储器件的拾取区5。其中，所述驱动电路输出焊盘7位于三维存储器件中驱动电路一侧，所述三维存储器件的拾取区5位于三维存储器件中与存储阵列相反一侧的衬底1内。在一种实施例中，如图17所示，三维存储器件的结构为：驱动电路在上，存储阵列在下。驱动电路输出焊盘7可以从驱动电路的一侧引出，所述三维存储器件的拾取区5位于三维存储器件中与存储阵列相反一侧的衬底1内。此外，所述驱动电路输出焊盘7和所述三维存储器件的拾取区5还可以均位于三维存储器件中驱动电路一侧。如图18所示，在一种实施例中，驱动电路输出焊盘7由驱动电路的一侧引出；所述三维存储器件的拾取区5位于存储阵列上方，需要说明的是，如图18中，所述“存储阵列的上方”指的是位于驱动电路一侧的存储阵列的顶部。

本方案中，可以在所述衬底1背面形成拾取区5。该拾取区5可以在于所述三维存储器件相对应的位置的衬底1背面，也可以在与沟道结构3相对应的位置的衬底1背面。具体地，可以通过光刻、显影和蚀刻等工艺在衬底1背面上图案化蚀刻掩模。使用图案化的蚀刻掩模通过一个或多个湿法蚀刻和/或干法蚀刻工艺(诸如DRIE)，在衬底1背面与所述三维存储器件相对应的位置形成宽度小于栅极线狭缝4宽度的接触孔；利用沉积工艺在接触孔的存储层301上沉积氧化物材料，并预留出用于插入导电材料的插孔；利用蚀刻工艺去除接触孔底部的第二氧化物材料，并在硅阱层102内形成一个豁口；沿着所述插孔在豁口上沉积金属钨，使金属钨形成在拾取区5内，并与衬底1的N型硅阱层102接触。其中，第二氧化物材料为氧化硅，通过氧化硅隔绝拾取区5侧壁的Si与钨材料。此外，按照上述方法，还可以在与所述多个沟道结构所在区域相对应的衬底1背面形成拾取区5。

本方案中，设置在三维存储器件的拾取区5存储阵列一侧时，所述拾取区5可以设置在栅极线狭缝4内，也可以设置在存储阵列的上方。对于拾取区5在存储阵列一侧的制造工艺为常规三维存储器件中正面形成三维存储器件拾取区5的制造工艺，此处不再赘述。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。