具体实施方式

现在将参照附图更充分地描述本发明，在附图中示出了发明的优选实施例。然而，本发明可以以许多不同的形式来实施并且不应被解释为限于在此阐述的实施例，相反，这些实施例被提供使得本公开将透彻和完整，并且将发明的范围充分传达给本领域技术人员。相同的参考标号始终表示相同的元件。

将理解的是，尽管在此可使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分进行区分。因此，在不脱离本发明的教导的情况下，以下讨论的第一元件、第一组件、第一区域、第一层或第一部分可被称为第二元件、第二组件、第二区域、第二层或第二部分。

在此使用的术语仅为了描述特定实施例的目的，而不意在限制本发明。除非上下文另外清楚地指示，否则如在此所用，单数形式也意在包括复数形式。还将理解的是，术语“包含”、“包括”、“具有”和它们的变体在本说明书中使用时，说明存在叙述的特征、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、步骤、操作、元件、组件和/或它们的组。相反，术语“由......组成”在说明书中使用时，指定叙述的特征、步骤、操作、元件和/或组件，并且排除额外的特征、步骤、操作、元件和/或组件。

除非另有定义，否则在此使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，除非在此明确地如此定义，否则术语(诸如，在通用词典中定义的术语)应被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且将不以理想化或过于形式化的含义进行解释。

图1是示出根据本发明构思的一个示例的存储器装置100的示图。参照图1，存储器装置100可包括存储器单元阵列110、行解码器120、列解码器130和修复控制电路140。存储器单元阵列110可包括设置有多个存储器单元的正常区域112以及设置有多个冗余存储器单元的冗余区域114。在一个示例中，正常区域112可包括可分别设置在多条字线WL和多条位线BL的交叉区域中的多个存储器单元。在这种情况下，多个存储器单元中的每个可包括易失性存储器单元或非易失性存储器单元。在一个示例中，冗余区域114的第一部分可在字线WL的延伸方向上邻近正常区域112设置。例如，冗余区域114可包括可分别设置在多条冗余位线RBL和多条字线WL的交叉区域中的多个冗余存储器单元。此外，冗余区域114的第二部分可在位线BL的延伸方向上邻近正常区域112设置。例如，冗余区域114可包括可分别设置在多条冗余字线RWL和多条位线BL的交叉区域中的多个冗余存储器单元。

在正常区域112中设置的存储器单元中的至少一个单元中可发生故障。发生故障的故障单元可以是单个位(single bit)、弱单元(weak cell)或缺陷单元(defectivecell)。可由包括在冗余区域114中的冗余存储器单元来替换在正常区域112中生成的故障单元。该替换操作可被称为“修复操作”。通过修复操作，将要存储在故障单元中或从故障单元读取的数据可被存储在“替换”冗余存储器单元中或从“替换”冗余存储器单元读取。

行解码器120可响应于行地址(RA)，从多条字线WL之中选择至少一条字线并且激活选择的字线。此外，行解码器120可响应于行地址匹配信号，从多条冗余字线RWL之中选择至少一条冗余字线并且激活选择的冗余字线。例如，行解码器120可响应于行地址匹配信号，去激活行地址(RA)并且激活选择的冗余字线。

列解码器130可响应于列地址(CA)，从多条位线BL之中选择至少一条位线并且激活选择的位线。此外，列解码器130可响应于列地址匹配信号，从多条冗余位线RBL之中选择至少一条冗余位线并且激活选择的冗余位线。例如，列解码器130可响应于列地址匹配信号，去激活列地址(CA)并且激活选择的冗余位线。

修复控制电路140可被实现为对多个存储器单元之中的故障单元执行修复操作。例如，当输入行地址(RA)对应于故障单元时，修复控制电路140可生成行地址匹配信号。此外，当输入列地址(CA)对应于故障单元时，修复控制电路140可生成列地址匹配信号。

此外，修复控制电路140可根据故障的类型(例如，短路错误、断开错误或累进错误(progressive error))来改变修复区域的范围。在这种情况下，修复区域可以是与单个冗余地址(CRENI)对应的区域。例如，修复控制电路140可改变与故障单元对应的地址位的类型(例如，正常地址、冗余地址、行地址或列地址)或地址位的数量。修复控制电路140可将关于地址位的类型或地址位的数量的修复映射信息存储在非易失性存储器(例如，熔丝(fuse))中。

一般存储器装置可将输入地址与存储的故障地址进行比较，并且可根据比较结果来执行改变为修复的地址的修复操作。修复操作可在固定修复单元中执行修复。

在根据本发明构思的一个示例的存储器装置100中，通过根据存储器单元的故障类型不同地执行修复操作，并且即使在相同的冗余资源的情况下通过根据故障类型来改变修复单元(例如，地址的类型和数量)，可期望提高良率。

图2是示出根据本发明构思的一个示例的存储器单元阵列的示图。参照图2，存储器单元阵列可包括正常单元阵列NCA和冗余单元阵列RCA。正常单元阵列NCA 112可包括设置在字线WL1至WLm与位线BL1至BLn之间的交叉点处的多个存储器单元，其中，m是二或更大的整数，n是二或更大的整数。冗余单元阵列RCA 114可包括设置在冗余字线RWL1至RWLi与冗余位线RBL1至RBLj之间的交叉点处的多个冗余存储器单元，其中，“i”是二或更大的整数，j是二或更大的整数。

图2中示出的冗余字线RWL1至RWLi可设置在字线WL1至WLm上面，但冗余字线RWL1至RWLi的位置不限于此。因此，冗余字线RWL1至RWLi可设置在字线WL1至WLm下面，可设置为字线WL1至WLm之间的单个组，或者可布置为字线WL1至WLm之间的多个组。

图2中示出的冗余位线RBL1至RBLj可设置在位线BL1至BLn的右侧，但冗余位线RBL1至RBLj的位置不限于此。因此，冗余位线RBL1至RBLj可设置在位线BL1至BLn的左侧，可设置为位线BL1至BLn之间的单个组，或者可布置为位线BL1至BLn之间的多个组。

图3是示出根据本发明构思的一个示例的修复控制电路140的框图。参照图3，修复控制电路140可包括故障地址存储器142、修复单元确定器144和地址比较器146。故障地址存储器142可被实现为存储在测试操作中被检测为故障单元的地址。在一个示例中，故障地址存储器142可包括非易失性存储器。修复单元确定器144可存储与在测试操作中被忽略的地址位对应的忽略地址位信息，并且可使用忽略地址位信息来确定与接收的地址(ADDR)对应的修复单元。在这种情况下，修复单元可包括地址位的类型和地址位的数量。最终，地址比较器146可将接收的地址(ADDR)与存储在故障地址存储器142中的地址进行比较。当接收的地址(ADDR)与存储的地址匹配时，地址比较器146可生成地址匹配信号(HIT)。

图4是示出根据本发明构思的一个示例的修复控制电路140的示例的示图。参照图4，修复控制电路140可包括故障地址存储器142、修复单元确定器144和地址比较器146。故障地址存储器142可存储与故障单元对应的地址位值。例如，故障地址存储器142可包括存储地址位(A0、…、Ai、Aj和Ak)的第一非易失性存储器NVM。在示例中，第一非易失性存储器可包括与地址位(A0、…、Ai、Aj和Ak)对应的多个熔丝。修复单元确定器144可包括第二非易失性存储器144-1NVM和反相器144-2(例如，第三逻辑电路)。非易失性存储器144-1可存储在接收的地址位之中的可被忽略的地址位的位值。这些位值可用作选择信号(SEL)。反相器144-2可接收非易失性存储器144-1的输出值，并且可对接收的输出值进行反相以输出反相的选择信号(SELB)。地址比较器146可包括第一逻辑电路146-1、第一选择器146-2和第二逻辑电路146-3(例如，与(AND)门)。

第一逻辑电路146-1中的每个可被实现为接收地址缓冲器151的地址位之一和与之对应的故障地址存储器142的地址位之一，并且执行同或(XNOR)运算。在一个示例中，地址缓冲器151可被实现为存储从外部装置接收的地址(ADDR)(参见图3)。接收的地址(ADDR)可存储与多个地址位存储单元对应的地址位值“1”或“0”。此外，多个地址位(A0、…、Ai、Aj和Ak)之中的至少两个地址位(例如，Ak和Aj))可用于确定用于在修复操作中确定修复单元的地址位的类型和数量。修复地址位(Aj和Ak)可以是可被忽略(“不关心”)以确定修复单元的位。

第一选择器146-2可被实现为：响应于选择信号(SEL)，输出与地址位(Ak和Aj)对应的第一逻辑电路的输出值之中的任意一个输出值(例如，与SEL对应的一个输出值)。第二逻辑电路146-3(AND)可被实现为：接收与第一地址位(A0、…、Ai)对应的第一逻辑电路的输出值和选择器146-2的输出值，并且通过对接收的输出值执行AND运算来输出地址匹配信号(HIT)。

修复线激活器125可响应于上述地址匹配信号(HIT)来操作以执行修复操作。修复线激活器125可包括第二选择器125-1和第三逻辑电路125-2。第二选择器125-1可响应于反相的选择信号(SELB)来选择地址位(Ak和Aj)中的任意一个。例如，在第一选择器146-2输出与地址位Ak对应的第一逻辑电路的输出值的情况下，第二选择器125-1选择Aj；在第一选择器146-2输出与地址位Aj对应的第一逻辑电路的输出值的情况下，第二选择器125-1选择Ak。第三逻辑电路125-2可接收地址匹配信号(HIT)和选择器125-1的输出值，并且可执行AND运算，使得驱动冗余单元所需的字线WL或列选择线CSL可被激活。

尽管图4中示出的修复控制电路140在比较地址位时使用逻辑电路146-1执行XNOR运算，但本发明构思不限于此。例如，本发明构思的修复控制电路也可通过执行异或(XOR)运算的逻辑电路来实现修复控制电路。

图5是示出根据本发明构思的另一示例的修复控制电路140a的示例的示图。参照图5，与图4中示出的“互补”修复控制电路140相比，修复控制电路140a可用执行XOR运算的逻辑电路146-1a以及逻辑电路146-3a来实现，逻辑电路146-3a对与之对应的逻辑电路的输出值和选择器146-2的输出值执行与非(NAND)运算。

在下面的描述中，为了便于说明，假设地址是行地址(RA)，行地址包括16个地址位(RA1、…、RA14、RA15和RA16)，并且修复控制电路包括具有故障地址存储器和地址比较器的多个熔丝电路(例如，可产生地址匹配信号HIT1至HIT4的熔丝电路FUSE1至FUSE4)。在这些假设下，图6是示出根据固定修复单元的修复操作的示图。参照图6，熔丝电路FUSE1至FUSE4可分别通过两条冗余字线来执行修复操作。如图6中所示，可需要三个熔丝电路FUSE1、FUSE2和FUSE3来修复具有第一形状A的故障单元和具有第二形状B的故障单元。

图7是示出根据本发明构思的一个示例的根据可变修复单元的修复操作的示图。参照图7，第一修复单元RU1的修复操作可由熔丝电路FUSE1执行，第二修复单元RU2的修复操作可由熔丝电路FUSE3执行。在这种情况下，第一修复单元RU1可以是对应于四条冗余字线RWL1至RWL4的单元，并且第二修复单元RU2可以是对应于两条冗余字线RWL5和RWL6的单元。

根据图7中示出的故障单元的形状A和B，可通过RA16的地址位的类型和两个修复地址位的数量来执行修复操作，其中，RA16_H表示RA的第16位值(高电平)，RA16_L表示RA的第16位值(低电平)。然而，应当理解，本发明构思的修复操作不限于这样的地址位的类型和数量。

根据一个示例的修复控制电路140(参照图1)可将固定冗余单元(例如，[2KB,2PXI])的资源转换为灵活冗余单元(例如，[2KB,2PXI])、[1KB,4BXI]等)。因此，即使使用相同的熔丝和冗余标志信号PRENI，也可增加灵活性。也就是说，修复控制电路140可向存储器芯片提供可转换的冗余。

由于电路的页尺寸减小，可通过不添加子字线驱动器SWD和字线使能信号PXB来使用现有电路。通过添加冗余使能信号PRENI的复用MUX，在用于生成匹配信号HIT的比较地址可需要1MUX/1PRENI。此外，冗余行地址可被分离，并且模式寄存器地址MA1和MA2逻辑可被增加。参考熔丝F-ref可被改变为作为数据行地址DRA的计数器输入。第一熔丝地址可被改变使得仅第一行地址RA0以另一字线WL(+1/-1)开始，并且第二熔丝地址可输入为冗余行地址。

通常，在不添加SWD的情况下最小页单元(例如，[1K，512M])是可行的，但是在实现更紧凑的页单元时，可需要诸如SWD的电路的改变。通过行资源进行列可阻塞故障(columnblockable failure)解除是可行的。在单个芯片中操作其他单元(添加1位/2PRENI)是可行的，但考虑行地址RA等，也可针对每个芯片设置为测试模式寄存器设置标志TMRSF。

图8是示出根据一个示例的存储器装置100的修复方法的流程图。参照图1至图8，存储器装置100的修复方法可如下进行。当执行读取操作或写入操作时，存储器装置100可从外部装置(例如，存储器控制器)接收相应的命令和地址(ADDR)(参见图3)(S110)。修复单元确定器144(参照图3)可确定接收的地址(ADDR)之中的将要忽略的至少一个地址位(S120)。例如，如图7中所示，当地址(ADDR)是行地址(RA)时，通过熔丝电路FUSE1和修复单元确定器144(参见图4)可忽略第十六行地址(RA16)的位。地址控制器140(参照图3)可将接收的地址(ADDR)与存储在故障地址存储器142(参照图3)中的地址进行比较(S130)。作为地址比较结果，可生成地址匹配信号(HIT)。此后，响应于地址匹配信号(HIT)，与接收的地址(ADDR)所关联的物理地址对应的冗余字线或冗余列选择线可被激活。此后，可对连接到激活的冗余字线或激活的冗余列选择线的存储器单元执行读取操作，或者可对连接到激活的冗余字线或激活的冗余列选择线的存储器单元执行写入操作(S140)。

图9是示出根据本发明构思的一个示例的在测试操作中修复存储器装置的处理的流程图。参照图1至图9，存储器装置100的测试操作中的修复处理可如下进行。可在晶片级的存储器装置100中执行测试操作(S210)。可根据存储器单元的故障来执行修复处理。根据故障存储器单元的类型，可通过熔丝切断操作来设置将被忽略的地址位(S220)。例如，与将被忽略的地址位对应的位值可存储在图4中示出的非易失性存储器144-1中。此后，与故障地址对应的熔丝信息可通过熔丝切断操作来存储(S230)。

尽管在图1中，行地址和列地址二者都具有冗余区域，但本发明构思不限于此。例如，图10是示出根据本发明构思的另一示例的存储器装置100a的示图。参照图10，与图1中示出的存储器装置100相比，存储器装置100a可包括具有与行地址对应的冗余单元阵列的存储器单元阵列110a和执行与冗余行地址对应的修复操作的修复控制电路140a。相反，图11是示出根据本发明构思的另一示例的存储器装置100b的示图。参照图11，与图1中示出的存储器装置100相比，存储器装置100b可包括具有与列地址对应的冗余单元阵列的存储器单元阵列110b和执行与冗余列地址对应的修复操作的修复控制电路140b。

图12是示出根据本发明构思的另一示例的存储器装置的示图。参照图12，存储器装置200可包括存储器单元阵列210、行解码器220、列解码器230、感测放大器电路240、地址寄存器250、存储体控制逻辑252、刷新计数器254、行地址复用器256、列地址锁存器258、控制逻辑260、修复控制电路266、时序控制电路264、输入/输出选通电路270、纠错电路280和数据输入/输出缓冲器282。

存储器单元阵列210可包括第一存储体阵列211至第八存储体阵列218，然而，构成存储器单元阵列210的存储体阵列的数量不限于此。行解码器220可包括分别连接到第一存储体阵列211至第八存储体阵列218的第一存储体行解码器221至第八存储体行解码器228。列解码器230可包括分别连接到第一存储体阵列211至第八存储体阵列218的第一存储体列解码器231至第八存储体列解码器238。感测放大器电路240可包括分别连接到第一存储体阵列211至第八存储体阵列218的第一存储体感测放大器241至第八存储体感测放大器248。

第一存储体阵列211至第八存储体阵列218、第一存储体行解码器221至第八存储体行解码器228、第一存储体列解码器231至第八存储体列解码器238、和第一存储体感测放大器241至第八存储体感测放大器248可分别配置第一存储体至第八存储体。第一存储体阵列211至第八存储体阵列218中的每个可包括形成在字线WL和位线BL之间的交叉点处的多个存储器单元MC。

在发明构思的一个实施例中，第一存储体阵列211至第八存储体阵列218中的每个可包括图1中示出的存储器单元阵列110的正常区域112和冗余区域114。地址寄存器250可从外部存储器控制器接收和存储具有存储体地址(BANK_ADDR)、行地址(ROW_ADDR)和列地址(COL_ADDR)的地址(ADDR)。地址寄存器250可将接收的存储体地址(BANK_ADDR)提供给存储体控制逻辑252，可将接收的行地址(ROW_ADDR)提供给行地址复用器256，并且可将接收的列地址(COL_ADDR)提供给列地址锁存器258。

存储体控制逻辑252可响应于存储体地址(BANK_ADDR)生成存储体控制信号。响应于存储体控制信号，第一存储体行解码器221至第八存储体行解码器228之中的与存储体地址(BANK_ADDR)对应的存储体行解码器可被激活。响应于存储体控制信号，第一存储体列解码器231至第八存储体列解码器238之中的与存储体地址(BANK_ADDR)对应的存储体列解码器可被激活。

行地址复用器256可从地址寄存器250接收行地址(ROW_ADDR)，并且可从刷新计数器254接收刷新行地址(REF_ADDR)。行地址复用器256可选择性地将行地址(ROW_ADDR)或刷新行地址(REF_ADDR)输出为行地址(RA)。从行地址复用器256输出的行地址(RA)可分别施加到第一存储体行解码器221至第八存储体行解码器228。

第一存储体行解码器221至第八存储体行解码器228之中的由存储体控制逻辑252激活的存储体行解码器可对从行地址复用器256输出的行地址(RA)进行解码，以激活与行地址对应的字线。例如，激活的存储体行解码器可将字线驱动电压施加到与行地址对应的字线。激活的存储体行解码器也可激活与行地址对应的字线，并且可同时激活与从修复控制电路266输出的备用行地址(SRA)(亦称为‘冗余行地址’)对应的冗余字线。

列地址锁存器258可从地址寄存器250接收列地址(COL_ADDR)，并且可临时地存储接收的列地址(COL_ADDR)。此外，列地址锁存器258可在突发模式中逐渐增加接收的列地址(COL_ADDR)。列地址锁存器258可将临时存储的或逐渐增加的列地址(COL_ADDR)分别施加到第一存储体列解码器231至第八存储体列解码器238。

第一存储体列解码器231至第八存储体列解码器238之中的由存储体控制逻辑252激活的存储体列解码器可通过输入/输出选通电路270激活与存储体地址(BANK_ADDR)和列地址(COL_ADDR)对应的感测放大器。此外，激活的存储体列解码器可响应于从修复控制电路266输出的列修复信号(CRP)来执行列修复操作。

输入/输出选通电路270中的每个输入/输出选通电路除了用于选通输入/输出数据的电路之外还可包括输入数据屏蔽逻辑、用于存储从第一存储体阵列211至第八存储体阵列218输出的数据的读取数据锁存器、和用于将数据写入第一存储体阵列211至第八存储体阵列218的写入驱动器。

从第一存储体阵列211至第八存储体阵列218之中的一个存储体阵列读取的码字(CW)可通过与所述一个存储体阵列对应的感测放大器来感测，并且可被存储在读取数据锁存器中。在由纠错电路280执行ECC解码操作之后，存储在读取数据锁存器中的码字(CW)可通过数据输入/输出缓冲器282提供给存储器控制器。在由纠错电路280执行ECC编码操作之后，将要写入第一存储体阵列211至第八存储体阵列218之中的一个存储体阵列的数据(DQ)可通过写入驱动器写入所述一个存储体阵列。

数据输入/输出缓冲器282可基于在写入操作中从存储器控制器提供的时钟信号(CLK)将数据(DQ)提供给纠错电路280，并且可在读取操作中将从纠错电路280提供的数据(DQ)提供给存储器控制器。

纠错电路280可基于在写入操作中从数据输入/输出缓冲器282提供的数据(DQ)的数据位来生成奇偶校验位，并且可将包括数据(DQ)和奇偶校验位的码字(CW)提供给输入/输出选通电路270，输入/输出选通电路270可将码字(CW)写入存储体阵列。

此外，在读取操作中，纠错电路280可从输入/输出选通电路270接收在一个存储体阵列中读取的码字(CW)。纠错电路280可通过使用包括在读取的码字(CW)中的奇偶校验位来执行针对数据(DQ)的ECC解码操作以纠正包括在数据(DQ)中的至少一个错误位，并且将纠正的位提供给数据输入/输出缓冲器282。

控制逻辑电路260可被实现为控制存储器装置200的操作。例如，控制逻辑电路260可生成控制信号，使得半导体存储器装置200执行写入操作或读取操作。控制逻辑电路260可包括用于对从存储器控制器接收的命令CMD进行解码的命令解码器261和用于设置存储器装置200的操作模式的模式寄存器262。

例如，命令解码器261可对写使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、片选信号(/CS)等进行解码，以生成与命令CMD对应的操作控制信号(ACT、PCH、WR和RD)。控制逻辑电路260可将操作控制信号(ACT、PCH、WR和RD)提供给时序控制电路264。控制信号(ACT、PCH、WR和RD)可包括激活信号(ACT)、预充电信号(PCH)、写入信号(WR)和读取信号(RD)。时序控制电路264可响应于操作控制信号(ACT、PCH、WR和RD)生成控制字线WL的电压电平的第一控制信号(CTL1)和控制位线BL的电压电平的第二控制信号(CTL2)，并且可将第一控制信号(CTL1)和第二控制信号(CTL2)提供给存储器单元阵列210。

修复控制电路266可基于行地址(ROW_ADDR)、列地址(COL_ADDR)和地址(ADDR)(或者访问地址)的字线中的每个的熔丝信息，来生成控制至少一个存储体阵列中的第一单元区域和第二单元区域的修复操作的修复控制信号(CRP、SEL、EN和SRA)。修复控制电路266可将备用行地址(SRA)(或者冗余行地址)提供给相应的存储体行解码器，可将列修复信号(CRP)提供给相应的存储体列解码器，并且可将选择信号(SEL)和使能信号(EN)提供给与相应的备用阵列块(或者冗余阵列块)相关联的块控制电路。

修复控制电路266可被配置为在修复操作期间根据输入的地址改变修复单元。例如，修复控制电路266可基于地址(ADDR)和熔丝信息来改变修复单元。例如，修复控制电路266可基于地址(ADDR)和熔丝信息来改变修复地址位的类型和数量。

根据本发明构思的一个示例的存储器装置可将具有多个位的逻辑地址和物理地址的映射信息存储在非易失性存储器NVM中，并且可改变与一条映射信息对应的地址位的类型和数量。根据一个示例，当由多个位组成的所有地址彼此匹配时(当建立了映射条件时)，用于生成这样的条件的多个地址位的类型和数量可改变。在另一示例中，多个地址位的类型和数量可在测试操作中被确定，并且可被存储在NVM中。

根据本发明构思的一个示例的存储器装置可包括多个冗余单元，可将冗余单元的修复映射信息存储在单独的非易失性存储器NVM中，并且由于一个修复映射信息，可将特定范围的正常单元修复为同一范围的冗余单元。在这种情况下，与修复映射信息对应的单元区域的范围可被改变。

在一个示例中，在存储修复映射信息的测试操作中，可为所有映射独立地设置修复单元。在这种情况下设置的修复单元可被存储在每个非易失性存储器NVM中。可选地，在存储修复映射信息的测试操作中，可为所有映射共同地设置修复单元。在这种情况下，设置的修复单元可被存储在单个非易失性存储器NVM中。

本发明构思的存储器芯片可被实现为堆叠式存储器芯片。例如，图13是示出根据本发明构思的一个示例的存储器芯片的框图。参照图13，存储器芯片1000可包括第一存储器裸片1100至第三存储器裸片1300以及在基板上沿垂直方向堆叠的硅通孔(TSV)。在这种情况下，堆叠的存储器裸片的数量将不限于图13中示出的数量。例如，第一存储器裸片1100和第二存储器裸片1200可以是从裸片(slave die)，而第三存储器裸片1300可以是主裸片或缓冲裸片。

第一存储器裸片1100可包括第一存储器单元阵列1110和用于访问第一存储器单元阵列1110的第一贯通电极区域1120。第二存储器裸片1200可包括第二存储器单元阵列1210和用于访问第二存储器单元阵列1210的第二贯通电极区域1220。在这种情况下，第一贯通电极区域1120可表示第一存储器裸片1100中的设置有用于第一存储器裸片1100与第三存储器裸片1300之间的通信的贯通电极的区域。类似地，第二贯通电极区域1220可表示第二存储器裸片1200中的设置有用于第二存储器裸片1200与第三存储器裸片1300之间的通信的贯通电极的区域。贯通电极可在第一存储器裸片1100至第三存储器裸片1300之间提供电路径。

第一存储器裸片1100至第三存储器裸片1300可通过贯通电极彼此电连接。例如，贯通电极的数量可以是数百至数千，并且贯通电极可以以矩阵布置方式来布置。第三存储器裸片1300可包括第一外围电路1310和第二外围电路1320。在这种情况下，第一外围电路1310可包括用于访问第一存储器裸片1100的电路，并且第二外围电路1320可包括用于访问第二存储器裸片1200的电路。在一个示例中，外围电路1310和外围电路1320中的每个可通过用于执行参照图1至图13描述的修复操作的方法和装置来实现。

根据发明构思的进一步的实施例，本发明构思可应用于移动装置。例如，图14是示出可实施发明构思的移动装置3000的示图。参照图14，移动装置3000可包括应用处理器3100、至少一个DRAM 3200、至少一个存储装置3300、至少一个传感器3400、显示装置3500、音频装置3600、网络处理器3700以及至少一个输入/输出装置3800。例如，移动装置3000可被实现为膝上型计算机、移动电话、智能电话、平板个人计算机或者可穿戴计算机。

应用处理器3100可被实现为控制移动装置3000的整体操作。应用处理器3100可执行提供互联网浏览器、游戏、视频等的应用。在一个示例中，应用处理器3100可包括单核或多核。例如，应用处理器3100可包括多核(诸如，双核、四核、六核等)。在一个示例中，应用处理器3100还可包括位于内部或外部的缓存存储器。

应用处理器3100可包括控制器3110、神经处理器(NPU)3120和接口3130。在一个示例中，NPU 3120可以可选地被提供。在一个示例中，应用处理器3100可被实现为片上系统(SoC)。在片上系统(SoC)中运行的操作系统的核可包括输入/输出(I/O)调度器和控制存储装置3300的装置驱动器。装置驱动器可参照由输入/输出调度器管理的同步队列的数量来控制存储装置3300的存取性能，或者可控制SoC中的CPU模式、DVFS级别等。

DRAM 3200可连接到控制器3110。DRAM 3200可存储应用处理器3100的操作所需的数据。例如，DRAM 3200可临时地存储操作系统(OS)和应用数据，或者可用作各种软件代码的执行空间。

DRAM 3200可跟据应用处理器3100的请求或者用户的选择来执行裸片上镜像操作。DRAM 3200可连接到NPU 3120。DRAM 3200可存储与人工智能(AI)计算有关的数据。

DRAM 3200可比I/O装置或闪存具有相对更低的延迟和更大的带宽。DRAM 3200可在移动装置通电时被初始化，可通过加载OS和应用数据用作OS和应用数据的临时存储位置，或者可用作各种软件代码的执行空间。移动装置执行同时加载若干应用的多任务操作，并且应用之间的切换和执行速度可用作移动装置的性能指标。

存储装置3300可连接到接口3130。在一个示例中，接口3130可由DDR、DDR2、DDR3、DDR4、低功率DDR(LPDDR)、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC、外围组件互连(PCI)、快速非易失性存储器(NVMe)、快速外围组件互连(PCIe)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串行连接SCSI(SAS)、通用存储总线(USB)连接SCSI(UAS)、因特网小型计算机系统接口(iSCSI)、光纤通道和通过以太网光纤通道(FCoE)之中的任何一个通信协议来操作。在一个示例中，任何一个存储装置3300可以以嵌入形式被包括在移动装置3000中。在另一示例中，任何一个存储装置3300可以以可拆卸的方式被包括在移动装置3000中。

存储装置3300可被实现为存储用户数据。例如，存储装置3300可存储从传感器3400收集的数据，或者可存储数据网络数据、增强现实(AR)/虚拟现实(VR)数据或高清(HD)4K内容。存储装置3300可包括至少一个非易失性存储器装置。例如，存储装置3300可包括固态驱动器(SSD)、嵌入式多媒体卡(eMMC)等。

在一个示例中，存储装置3300可被实现为应用处理器3100中的单独芯片，或者可与应用处理器3100一起被实现为单个封装。在另一示例中，可使用各种类型的封装来安装存储装置3300。例如，可使用诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫裸片封装(die in waffle pack)、晶片形式的裸片(die in wafer form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和晶片级处理堆叠封装(WSP)等的封装来安装存储装置3300。

传感器3400可被实现为感测移动装置3000的外部环境。在一个示例中，传感器3400可包括感测图像的图像传感器。在这种情况下，传感器3400可将生成的图像信息发送给应用处理器3100。在另一示例中，传感器3400可包括感测生物特征信息的生物传感器。例如，传感器3400可感测指纹、虹膜图案、血管图案、心率、血糖水平等，并且可生成与感测的信息对应的感测数据。另一方面，传感器3400不限于图像传感器和生物传感器。例如，传感器3400可包括其他类型的传感器(诸如，照度传感器、声学传感器、加速度传感器等)。

显示装置3500可被实现为输出数据。例如，显示装置3500可输出使用传感器3400感测的图像数据或者输出使用应用处理器3100计算的数据。

音频装置3600可被实现为外部地输出语音数据或者感测外部的语音。网络处理器3700可被实现为通过有线或无线通信方法与外部装置通信。输入/输出装置3800可被实现为向移动装置3000输入数据或从移动装置3000输出数据。输入/输出装置3800可包括提供数字输入和输出功能的装置(诸如，USB、存储设备、数码相机、SD卡、触摸屏、DVD、调制解调器和网络适配器)。

本发明构思的实施例也可应用于各种类型的计算系统(例如，CPU/GPU/NPU平台)。例如，图15是示出根据本发明构思的一个示例的计算系统4000的示图。参照图15，计算系统4000可包括连接到系统总线4001的中央处理器(CPU)4110、图形处理器(GPU)4120和/或神经处理器(NPU)4130(或专用处理器)；连接到系统总线4001的存储器装置4210和/或存储装置4220；以及连接到扩展总线4002的输入/输出装置4310、调制解调器4320、网络装置4330和/或存储装置4340。在这种情况下，扩展总线4002可通过扩展总线接口4003连接到系统总线4001。

在一个示例中，CPU 4110、GPU 4120和NPU 4130可分别包括片上缓存4111、4121和4131。在另一示例中，CPU 4110可包括片外缓存4112。尽管未在图15中示出，GPU 4120和NPU4130中的每个也可包括片外缓存。在一个示例中，片外缓存4112可通过不同的总线内部地连接到CPU 4110、GPU4120和NPU 4130。

在一个示例中，片上缓存/片外缓存可包括易失性存储器(诸如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等)或者非易失性存储器(诸如，NAND闪存、相位随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)等)。

在一个示例中，主存储器4114、4124和4134可通过相应的存储器控制器4113、4123和4133连接到CPU 4110、GPU 4120和NPU 4130。在一个示例中，存储器4116、4126和4136可通过网桥4115、4125和4135连接到CPU4110、GPU 4120和NPU 4130。网桥4115、4125和4135可包括控制相应的存储器4116、4126和4136的存储器控制器。在一个示例中，网桥4115、4125和4135可分别实现为网络装置、无线网络装置、交换机、总线、云或光通道。

在一个示例中，存储器4124和4126可包括GPU存储器。GPU存储器可保存可与GPU交互的指令和数据。命令和数据可从主存储器或存储设备被复制。GPU存储器可存储图像数据，并且可比存储器具有更大的带宽。GPU存储器可将时钟与CPU分开。GPU可读取和处理GPU存储器中的图像数据，然后可写入GPU存储器中。GPU存储器可被配置为加速图形处理。

在一个示例中，存储器4134和4136可包括NPU存储器。NPU存储器可保存可与NPU交互的指令和数据。命令和数据可从主存储器或存储设备被复制。NPU存储器可保持神经网络的权重数据。NPU存储器可比存储器具有更大的带宽。NPU存储器可将时钟与CPU分开。NPU可读取和更新NPU存储器中的权重数据，然后在训练期间写入NPU存储器中。NPU存储器可被配置为加速机器学习(诸如，神经网络训练和推断)。

在一些示例中，主存储器4114、4116、4124、4126、4134和4136中的每个可被实现为执行参照图1至图13描述的修复操作的存储器芯片。

在一个示例中，主存储器可包括易失性存储器(诸如，DRAM、SRAM等)或者非易失性存储器(诸如，NAND闪存、PRAM、RRAM等)。主存储器具有比辅助存储装置4210和4220的延迟和容量更低的延迟和更低的容量。

CPU 4110、GPU 4120或NPU 4130可通过系统总线4001访问辅助存储装置4210和4220。存储器装置4210可由连接到系统总线4001的存储器控制器4211来控制。存储装置4220可由存储控制器4221来控制。存储控制器4221可连接到系统总线4001。

存储装置4220可被实现为存储数据。存储控制器4221可被实现为从存储装置4220读取数据并将读取的数据发送给主机。存储控制器4221可被实现为响应于来自主机的请求而将发送的数据存储在存储装置4220中。存储装置4220和存储控制器4221中的每个可包括缓冲器，缓冲器存储元数据、读取用于存储频繁访问的数据的缓存、或者存储用于提高写入效率的缓存。例如，写缓存可接收和处理特定数量的写请求。并且，存储装置4220可包括易失性存储器(诸如，硬盘驱动器(HDD))和非易失性存储器(诸如，NVRAM、SSD、SCM或新存储器)。

本发明构思的一个示例可应用于数据服务器系统。例如，图16是示出根据本发明构思的一个示例的数据服务器系统5000的示图。参照图16，数据服务器系统5000可包括第一服务器5100(应用服务器)、第二服务器5200(存储服务器)、存储器装置5310和至少一个存储装置5320。

第一服务器5100和第二服务器5200中的每个可包括至少一个处理器和存储器。在一个示例中，第一服务器5100和第二服务器5200中的每个可被实现为存储器处理器对。在另一示例中，第一服务器5100和第二服务器5200中的每个可利用适于使用的不同数量的处理器和存储器来实现。

在一个示例中，第一服务器5100和第二服务器5200可通过第一网络5010执行通信。在一个示例中，第一服务器5100和第二服务器5200中的每个可通过第一网络5010和/或第二网络5020来访问存储器装置5310。在一个示例中，第一服务器5100和第二服务器5200中的每个可通过第一网络5010和第二网络5020来直接地或间接地访问存储装置5320。

在一个示例中，存储装置5320的接口I/F可包括SATA、SAS、PCIe、DIMM、HBM、HMC或NVDIMM。在一个示例中，第二网络5020可以是直接连接存储(DAS)、网络附属存储(NAS)和存储区域网络(SAN)方案的连接类型。

在一个示例中，存储器装置5310和存储装置5320可通过命令或者通过自身分别向服务器5200发送装置信息。在一个示例中，存储器装置5310可被实现为执行参照图1至图13描述的修复操作的存储器芯片。数据服务器系统5000可执行大数据AI计算。在这种情况下，大数据可包括音频、照片、视频、或权重数据/训练数据。

在根据本发明构思的示例的存储器装置及其修复方法中，修复单元通过根据故障地址不同地设置地址的位类型或地址的数量而可变。

虽然上面已经示出和描述了示例，但是本领域技术人员将清楚，在不脱离所附权利要求所限定的本发明构思的范围的情况下可做出修改和变化。