具体实施方式

以下披露提供了用于实施所提供的主题的不同特征的许多不同的实施例或示例。以下描述了部件和布置的特定示例以简化本披露。当然，这些仅是示例，并且不旨在进行限制。另外，本披露可能会在各个示例中重复使用附图标记。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。

进一步地，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相关的术语来描述如附图中所展示的一个元素或特征与一个或多个其他元素或特征的关系。除了在附图中所描绘的取向之外，空间相关的术语还旨在涵盖装置在使用或操作中的不同取向。可以以其他方式定向该装置(旋转90度或处于其他取向)，并且相应地可以以同样的方式解释本文使用的空间相关的描述符。

贯穿本说明书对“一个实施例”或“实施例”的提及意味着与实施例相结合描述的特定特征、结构、材料、或特性包括在至少一个实施例中，但是不表示它们存在于每个实施例中。因此，贯穿本说明书在各处出现的短语“在一个实施例中”不一定指代同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、材料或特性。

本文的技术提供了一种可以(例如)用于使用堆叠晶体管的3D集成逻辑的新颖电力递送网络(PDN)。

互补FET器件(CFET)是三维堆叠的逻辑晶体管，其中，NMOS或PMOS晶体管位于其互补者顶上。这样的构型实现了对逻辑标准单元以及SRAM存储器单元的面积缩放和布线拥塞的改善。尽管关键尺寸缩放不可避免地出现饱和，但是3D集成是继续进行半导体缩放的可行选择。当由于制造的易变性以及静电器件的限制而导致接触的栅极间距达到其缩放极限时，二维晶体管密度缩放就会停止。即使是也许有一天能够克服这些接触的栅极间距缩放限制的实验性新型晶体管设计(诸如竖直沟道全栅环绕晶体管)，也不能保证使半导体缩放回到正轨。这是因为电阻、电容和可靠性问题限制了线间距缩放，从而限制了晶体管可以布线到电路中的密度。

3D集成(即多个器件的竖直堆叠)旨在通过在体积而非面积方面增大晶体管密度来克服这些缩放限制。3D集成器件中可实现的电路性能的主要限制是可以将电力递送到晶体管的有效性。

大多数逻辑芯片是根据标准单元中呈现的逻辑原语生成的。一种示例性的标准单元可以在图1A中示出。图1A展示了与或非(AOI)单元100的示意性电路图。本文中的AOI单元100是中等复杂的标准单元，其中的晶体管在该单元的p-fet侧并联成对分组，并且在CMOS电路的n-fet侧串联成对分组。例如，p-fet侧可以包括四个p型晶体管P1至P4，其中，P1与P2并联连接，并且P3与P4并联连接。n-fet侧可以包括四个n型晶体管N1至N4，其中，N1与N2串联连接，并且N3与N4串联连接。AOI单元100电耦合到四个输入A至D和一个输出Y。这四个输入A至D中的每个输入均耦合到AOI单元100的相应的n型栅极和p型栅极。例如，输入A耦合到n型晶体管N1的n型栅极和p型晶体管P1的p型栅极。此外，AOI单元100连接到电源电压VDD，该电源电压耦合到p型晶体管P1和P2的源极区域。AOI单元100进一步连接到接地电压GND(也称为VSS)，该接地电压耦合到n型晶体管N2和N4的源极区域。

图1B是基于非3D集成CFET呈现而形成的AOI单元100的相关联的布局200。图1B展示了AOI单元100的布局的自顶向下的视图。如图1B所示，布局200可以具有通过离子注入工艺进行掺杂的有源区域102。布局200可以具有四个栅极结构104a和104b。布局200还包括多个最低层级的金属层(例如，M0)106a至106f。布局200可以包括多个n-fet源极/漏极(S/D)局部互连108a至108d、以及多个p-fet源极/漏极(S/D)局部互连110a至110d。n-fet源极/漏极(S/D)局部互连108和p-fet源极/漏极(S/D)局部互连110通过多个接触件112a至112e连接到M0 106。另外，布局200可以包括多个栅极接触件A至D，这些栅极接触件连接栅极结构104和M0以分别接入输入A至D。在电路示意图1A中将本文所讨论的电力递送示出为VDD和GND(也称为VSS)。在布局200的自顶向下的视图中，VDD电力轨和VSS电力轨被示出为布局200的顶部和底部水平边缘处的宽条。在S/D局部互连108和110中形成的电源抽头(未示出)用于将晶体管的源极区域连接到这两个电力轨。

期望的是，3D集成在堆叠器件的单片集成之后进行，即通过使用“竖直布线”在3D空间中同时制造多个器件。图2A展示了这样的构型并强调剩余设计和工艺复杂度。如图2A所示，可以通过竖直布线过程由晶体管堆叠300形成AOI单元100。晶体管堆叠300可以具有四个CFET器件302至308，这些器件堆叠成平行的两组300A和300B。这两组中的每一组可以进一步具有堆叠在彼此上方的两个CFET器件。例如，组300A可以具有堆叠在CFET器件306上方的CFET器件302。每个CFET器件可以包括n型晶体管和p型晶体管。n型晶体管和p型晶体管可以具有共享的栅极结构。例如，CFET器件302包括图1A中展示的n型晶体管N1和p型晶体管P1。这四个CFET器件302至308由多个互连310通过竖直布线连接。这四个CFET器件进一步耦合到电源电压VDD、接地电压VSS和输出Y。

竖直布线技术通过在没有中间布线层级的情况下堆叠有源晶体管解决了3D集成中的一个主要低效问题，在这种技术中，可以同时图案化和制造所有晶体管。剩下的一个挑战可以在图2B中示出。图2B是根据一些实施例的通过使用第二竖直布线技术形成的AOI单元100的示意图。如图2B所示，AOI单元100可以通过晶体管堆叠400A实施。晶体管堆叠400A包括四个CFET器件402至408，这些器件沿着垂直于衬底的方向堆叠成行。这四个CFET器件402至408由多个互连410通过竖直布线连接。如图2B所示，必须使电力连接——VDD(即，正电压)和GND(即，负电压，也称为VSS)两者——接入晶体管堆叠400A中不同层级的晶体管。这些连接必须很牢固，从而使会在大量晶体管从电力轨(例如，VDD和VSS)汲取电流时导致电压下降的电阻最小化，而同时又不占用过多的空间(这不利于晶体管密度缩放)。图2C是通过使用第三竖直布线技术形成的AOI单元100的示意图。如图2C所示，AOI单元100可以通过晶体管堆叠400B实施。与图2A中的400A类似，必须使电力连接——VDD(即，正电压)和GND(即，负电压，也称为VSS)两者——接入晶体管堆叠400B中不同层级的晶体管。

因此，本文的技术提供了支持单片集成3D逻辑或存储器器件的竖直电力墙结构。这种结构使得在整个器件堆叠的所有层级上都能够汲取电力。另外，可以从上方(如在常规的电力递送网络中一样)或从下方通过埋入式电力轨将电力馈入或递送到竖直电力墙。这样的埋入式电力轨(或常规的自顶向下的PDN)可以平行于竖直电力墙或垂直于竖直电力墙延伸。电力墙可以是连续、竖直的电力墙。

图3A是通过使用改进的竖直布线技术形成的AOI单元100的示意图，这可以与电力墙结构组合。如图3A所示，AOI单元100可以通过晶体管堆叠500实施。晶体管堆叠500包括四个CFET器件502至508，这些器件沿着垂直于衬底的方向堆叠成行。这四个CFET中的每一个均包括晶体管对。晶体管对包括n型晶体管和p型晶体管。例如，CFET器件502包括n型晶体管N3和p型晶体管P3。这四个CFET器件502至508由多个互连510通过竖直布线连接。在一些实施例中，该多个互连510可以包括多个竖直接触件、多个源极/漏极(S/D)局部互连以及在图3B中展示的多个栅极电极。

图3B是基于3D集成晶体管堆叠600形成的AOI单元100的示意性视图。晶体管堆叠600可以包括在衬底601上方形成的四个CFET器件602至608。这四个CFET器件中的每一个可以包括由n型晶体管和p型晶体管形成的晶体管对。例如，CFET器件602可以包括耦合到输入D的n型晶体管N3和耦合到输入D的p型晶体管P3。n型晶体管和p型晶体管可以具有共享的栅极结构。n型晶体管位于p型晶体管上方。栅极结构可以包围n型晶体管的n沟道区域和p型晶体管的p沟道区域。沟道区域可以具有片、线或条构型。n型晶体管可以具有分别位于n沟道区域的两端的源极区域和漏极区域，其中栅极结构包围n沟道区域，并且位于n型晶体管的源极区域与漏极区域之间。p型晶体管可以具有分别位于p沟道区域的两端的源极区域和漏极区域，其中栅极结构包围p沟道区域，并且位于p型晶体管的源极区域与漏极区域之间。此外，栅极结构可以电耦合到栅极电极。源极区域和漏极区域可以分别具有源极局部互连和漏极局部互连。

例如，如图3B所示，n型晶体管N3和p型晶体管P3具有共享的栅极结构610。n型晶体管N3具有位于n沟道区域的两端的源极区域612和漏极区域614。n沟道区域被栅极结构610包围，其中栅极结构610位于源极区域612与漏极区域614之间。p型晶体管P3具有源极区域616和在栅极结构610后方的漏极区域。源极区域616和漏极区域位于p沟道区域的两端。类似地，p沟道区域被栅极结构610包围，其中栅极结构610位于p型晶体管P3的源极区域616与漏极区域之间。

栅极结构610可以具有一个或多个栅极电极618。栅极电极618可以位于栅极结构610的两端。n型晶体管N3的源极区域612和漏极区域614可以分别具有源极局部互连622和漏极局部互连620。类似地，p型晶体管P3的源极区域616可以具有源极局部互连624，并且p型晶体管P3的漏极区域可以具有位于栅极电极618后方的漏极局部互连。应当注意，晶体管N1的源极局部接触件632和晶体管N4的源极局部互连636耦合到接地电压VSS(或GND)，并且晶体管P1的源极局部接触件643耦合到电源电压VDD。

仍然参考图3B，晶体管堆叠600可以具有多个竖直接触件。这些竖直接触件可以耦合到源极/漏极(S/D)局部互连、输入、输出、VSS或VDD。例如，晶体管堆叠600可以包括竖直接触件628a至628f。竖直接触件628a连接晶体管P3的源极局部互连624和晶体管P4的源极局部接触件626。竖直接触件628d耦合到晶体管N2的漏极局部接触件630，并且用作n型输出端子。

应当注意，图3B仅仅是示例。晶体管堆叠600可以具有任何数量的堆叠在衬底601上方的CFET器件。这些CFET器件可以通过多个电介质层(未示出)彼此间隔开。CFET器件可以具有n型晶体管和p型晶体管。在一些实施例中，n型晶体管可以位于p型晶体管上方。在一些实施例中，p型晶体管可以位于n型晶体管上方。另外，n型晶体管和p型晶体管可以由绝缘层分隔开。进一步地，应当注意，源极区域和栅极结构由绝缘层隔开，并且漏极区域和栅极结构也由绝缘层隔开。

图3A和图3B中展示的晶体管堆叠相比于图2A至图2C中展示的晶体管堆叠具有多个优点。如图3B所示，晶体管堆叠600可以具有沿晶体管堆叠的侧部形成的VDD和GND电源抽头。例如，VDD连接可以在最低p晶体管层级(即，晶体管P1)处进行，并且被示出为在栅极堆叠后方向左延伸。可以对n晶体管N2和N4进行两个GND连接。这两个GND电源抽头被示出为向右延伸(一个在栅极堆叠前方，一个在其后方)。通过沿晶体管堆叠的侧部形成电源抽头，可以在晶体管堆叠的任何层级处接入随后形成的电力墙，以将电力汲取到器件中。

克服上述挑战的本文的技术可以在图4中展示。图4示出了竖直电力墙的示例构型。如图4所示，可以形成两个竖直电力墙638和640。竖直电力墙638和640可以是跨越晶体管堆叠(例如，晶体管堆叠600)的整个高度的竖直连续的电源平面(或导电平面)，并且可以在晶体管堆叠的任何层级处接入竖直电力墙，以将电力汲取到器件中。例如，竖直电力墙638可以耦合到VDD电源抽头，并且竖直电力墙640可以耦合到两个GND电源抽头。因此，可以基于电力墙与电源抽头之间的连接将电力汲取到晶体管堆叠600中。

竖直电力墙可以由钨、钌、铜、钴、铝或其他合适的导电材料制成。竖直电力墙可以基于图案化工艺和沉积工艺的组合在电介质堆叠中形成。图案化工艺可以包括光刻工艺和刻蚀工艺，其中光刻工艺形成抗蚀剂图案，并且刻蚀工艺将该图案转移到电介质堆叠中以形成开口。随后可以引入沉积工艺，将导电材料沉积到开口中并且形成电力墙。沉积工艺可以包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或其他合适的沉积工艺。在一些实施例中，可以在形成晶体管堆叠600之后形成电力墙。在一些实施例中，可以在形成晶体管堆叠600之前形成电力墙。

图5示出了将竖直电力墙连接到埋入式电力轨的第一种实施方式。如图5所示，两个埋入式电力轨642和644可以以连续连接的方式平行于竖直电力墙638和640延伸，其中，每个电力墙位于相应的电力轨上方并沿其延伸，从而形成连续连接。电力轨提供VDD和VSS电压，并且可以由钨、钌、钴或其他导电材料制成。通过连接到电力轨，电力墙将电力从电力轨汲取到晶体管堆叠600中。

图6示出了将竖直电力墙连接到埋入式电力轨的第二种实施方式。如图6所示，竖直电力墙638和640可以以在交替的交叉点处垂直连接到相应的电力轨的方式延伸。因此，每个竖直电力墙都位于两个电力轨642和644上方并且跨越这两个电力轨，以形成两个或更多个连接点。图6中所示的垂直布局提供了更均匀的电网，从而改善了芯片上的应力分布和热负载。在一些实施例中，可以在电力轨与电力墙之间形成局部接触件。例如，局部接触件646可以位于电力轨642与电力墙638之间。

图7示出了将竖直电力墙连接到埋入式电力轨的第三种实施方式。如图7所示，电力轨642和644可以位于竖直电力墙638和640上方。每个电力墙沿相应的电力轨延伸，从而形成连续连接。

在当前披露中，一组竖直电力墙在堆叠的3D逻辑或存储器器件的整个高度上延伸，从而允许在堆叠中的任何晶体管层级处直接接触电源抽头。这种构型带来了若干益处。例如，电力墙可以减少器件的空间，因为需要的互连较少。另外，电力墙可以减小晶体管堆叠与电力轨之间的互连电阻。

在当前披露中，本文的电力墙可以连接到上方的常规电力轨，或者连接到下方的埋入式电力轨。定位可以以连续连接的方式平行于埋入式或常规电力轨延伸，或者垂直于这些电力轨延伸从而形成在交替的交叉点处选择性地连接的电网。这样的结构可以形成为连续的横向结构或分段式中断结构，从而留出用于信号布线的沟道。应当注意，本文的示例实施例集中于3D逻辑结构，但是本领域的技术人员可以理解如何将本文的技术应用于诸如堆叠SRAM等3D存储器结构。在本披露中，AOI单元仅仅是示例。所披露的电力墙可以应用于其他逻辑结构、模拟结构、存储器结构或其他半导体器件。

在前面的描述中，已经阐明了具体细节，诸如处理系统的特定几何形状以及对其中使用的各种部件和工艺的描述。然而，应当理解，本文的技术可以在脱离这些具体细节的其他实施例中实践，并且这些细节是出于解释而非限制的目的。已经参考附图描述了本文披露的实施例。类似地，出于解释的目的，已经提出了具体的数字、材料和配置以便提供透彻的理解。然而，可以在没有这些具体细节的情况下实践实施例。具有基本相同的功能结构的部件由相似的附图标记表示，并且因此可以省略任何多余的描述。

已经将各种技术描述为多个独立的操作以帮助理解各种实施例。描述的顺序不应当解释为意味着这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。

如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被处理的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(诸如，半导体晶圆、掩膜版)、或基础衬底结构之上或上覆的层(诸如，薄膜)。因此，衬底不限于图案化或未图案化的任何特定基础结构、下层或上覆层，而是设想为包括任何这种层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明目的。

本领域技术人员还将理解，在仍然实现本发明的相同目的的同时，可以对上述技术的操作做出许多改变。本披露的范围旨在包含这些改变。因此，本发明的实施例的前述描述不旨在是限制性的。相反，对本发明实施例的任何限制在所附权利要求中进行了呈现。