具体实施方式

以下，参照附图对实施方式进行说明。在以下说明中，对于具有相同功能及构成的构成要素标注共通的参照符号。此外，以下所表示的各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法的，并非将构成零件的材质、形状、结构、配置等特定为下述情况。

此处，作为半导体存储装置，列举在半导体衬底的上方积层存储单元晶体管而成的三维积层型的NAND(Not And，与非)型闪速存储器为例进行说明。在本说明书中，也存在将存储单元晶体管称为存储单元的情况。

1.第1实施方式

以下，对第1实施方式的半导体存储装置进行说明。

1.1第1实施方式的构成

以下，依次对第1实施方式的半导体存储装置的布局构成、电路构成、及剖面结构进行说明。

1.1.1半导体存储装置的布局构成

图1A及图1B是第1实施方式的半导体存储装置包含的存储器阵列芯片及周边电路芯片的晶圆上分别相当于1个掩模(或光罩)的区域的俯视图。更具体来说，图1A是包含存储器阵列芯片300的晶圆上相当于1个掩模(或光罩)的区域的俯视图，图1B是包含周边电路芯片200的晶圆上相当于1个掩模(或光罩)的区域的俯视图。在包括图1A及图1B的下图中，将与晶圆面或半导体衬底面平行且相互正交的2个方向设为X方向及Y方向，将与包含这些X方向及Y方向的面(XY面)正交的方向设为Z方向。

如图1A所示，多个存储器阵列芯片300例如在X方向及Y方向上呈矩阵状地排列在晶圆上相当于1个掩模100的区域中。同样地，如图1B所示，多个周边电路芯片200例如在X方向及Y方向上呈矩阵状地排列在晶圆上相当于1个掩模100的区域中。本实施方式的半导体存储装置具备将周边电路芯片200、及存储器阵列芯片300在Z方向上贴合而成的结构。关于周边电路芯片200及存储器阵列芯片300，将在下文进行详细叙述。

将周边电路芯片200与存储器阵列芯片300贴合并呈矩阵状地排列而成的半导体存储装置中，在邻接的半导体存储装置间设置切割线101。在此后的制造步骤中，多个半导体存储装置由切割线101切断，并分离为图2所示的一个个半导体存储装置1。

图2是表示第1实施方式的半导体存储装置1的构成的俯视图。使用图1A、图1B及图2，对半导体存储装置1的构成进行说明。

半导体存储装置1分别包含存储单元区域10、及周边电路区域20。更具体来说，半导体存储装置1分别通过将包含存储单元区域10的存储器阵列芯片300与包含周边电路区域20的周边电路芯片200贴合而形成。存储器阵列芯片300及周边电路芯片200分别具有例如矩形形状。此外，通过将这些存储器阵列芯片300与周边电路芯片200贴合而形成的半导体存储装置1也具有例如矩形形状。如图1A所示，存储单元区域10在存储器阵列芯片300中在Y方向上排列在所述矩形形状的中央或中央附近，周围由端部区域30包围。如图1B所示，周边电路区域20在周边电路芯片200中在Y方向上排列在所述矩形形状的中央或中央附近，周围由端部区域30包围。存储单元区域10是供排列多个存储单元的区域。周边电路区域20是供设置控制多个存储单元的动作的周边电路的区域。端部区域30是以包围存储单元区域10或周边电路区域20的方式配置的区域。端部区域30在存储器阵列芯片300或周边电路芯片200中设置在端部周边或端部附近。

其次，使用图2，对第1实施方式的半导体存储装置1中的存储单元区域10、周边电路区域20、端部区域30的布局、及设置在端部区域30的图案进行说明。

图2以1个矩形图案表示从Z方向观察的导电层、导电焊垫及通孔的配置，表示透过导电层间、及导电层与导电焊垫间的层间绝缘层观察所得的状态。在图2中，将半导体存储装置1所具有的矩形形状的左侧、右侧、上侧、及下侧的边分别称为左边LS、右边RS、上边TS、及下边BS。另外，此处在半导体存储装置1的外周表示切割线101，但也存在切割线101在切割时被去除的情况。以下说明中的“左”、“右”、“上”、及“下”相当于XY面中的方向。

在端部区域30设置链配线31、及邻接配线32、33。邻接配线32、33与链配线31邻接地设置。链配线31配置在邻接配线32与33之间。链配线31及邻接配线32、33分别以1个矩形图案概略性地表示导电层、导电焊垫、及通孔。

链配线31以包围存储单元区域10及周边电路区域20的方式连续地设置。链配线31包含沿着左边LS在Y方向上延伸的第1部分、沿着上边TS在X方向上延伸的第2部分、沿着右边RS在Y方向上延伸的第3部分、及沿着下边BS在X方向上延伸的第4部分。链配线31例如在某一部位被切断。在图2所示的示例中，在半导体存储装置1的左下部分、即左边LS与下边BS交叉的区域附近，链配线31的一部分被切断。

邻接配线32包含分别配置在半导体存储装置1的左边LS、上边TS、右边RS、及下边BS的附近的邻接配线32L、32T、32R、32B。在不对邻接配线32L、32T、32R、32B进行区别的情况下，记载为邻接配线32。当记载为邻接配线32时，表示各邻接配线32L、32T、32R、32B。

邻接配线32L、32T、32R、32B配置在比链配线31更靠半导体存储装置1的各边侧(或外周侧)。邻接配线32L配置在对应于左边LS的位置，且沿着左边LS在Y方向上延伸。邻接配线32T配置在对应于上边TS的位置，且沿着上边TS在X方向上延伸。邻接配线32R配置在对应于右边RS的位置，且沿着右边RS在Y方向上延伸。邻接配线32_2配置在对应于下边BS的位置，且沿着下边BS在X方向上延伸。

邻接配线33包含分别配置在半导体存储装置1的左边LS、上边TS、右边RS、及下边BS的附近的邻接配线33L、33T、33R、33B。与邻接配线32同样地，在不对邻接配线33L、33T、33R、33B进行区别的情况下，记载为邻接配线33。当记载为邻接配线33时，表示各邻接配线33L、33T、33R、33B。

邻接配线33配置在比链配线31更靠半导体存储装置1的中央侧(或内周侧)。邻接配线33L配置在对应于左边LS的位置，且沿着左边LS在Y方向上延伸。邻接配线33T配置在对应于上边TS的位置，且沿着上边TS在X方向上延伸。邻接配线33R配置在对应于右边RS的位置，且沿着右边RS在Y方向上延伸。邻接配线33_2配置在对应于下边BS的位置，且沿着下边BS在X方向上延伸。

在端部区域30的外周，以包围端部区域30的方式配置着切割线101。切割线101上设置导电焊垫31A、32A、33A。导电焊垫31A包含导电焊垫31Aa、31Ab、31Ac、31Ad、31Ae、31Af、31Ag、及31Ah。在不对导电焊垫31Aa～31Ah进行区别的情况下，记载为导电焊垫31A。当记载为导电焊垫31A时，表示各导电焊垫31Aa～31Ah。

导电焊垫32A包含导电焊垫32Aa、32Ab、32Ac、及32Ad。在不对导电焊垫32Aa～32Ad进行区别的情况下，记载为导电焊垫32A。当记载为导电焊垫32A时，表示各导电焊垫32Aa～32Ad。

导电焊垫33A包含导电焊垫33Aa、33Ab、33Ac、及33Ad。在不对导电焊垫33Aa～33Ad进行区别的情况下，记载为导电焊垫33A。当记载为导电焊垫33A时，表示各导电焊垫33Aa～33Ad。

导电焊垫31A经由导电层及通孔(未图示)而电连接于设置在端部区域30的链配线31。同样地，各导电焊垫32A、33A经由通孔及导电层而分别电连接于设置在端部区域30的邻接配线32、33。

如上所述，链配线31包含对应于左边LS的第1部分、对应于上边TS的第2部分、对应于右边RS的第3部分、及对应于下边BS的第4部分。

导电焊垫31Aa电连接于链配线31的第1部分的一端，导电焊垫31Ab连接于第1部分的另一端。导电焊垫31Ac电连接于链配线31的第2部分的一端，导电焊垫31Ad电连接于第2部分的另一端。导电焊垫31Ae电连接于链配线31的第3部分的一端，导电焊垫31Af电连接于第3部分的另一端。进而，导电焊垫31Ag电连接于链配线31的第4部分的一端，导电焊垫31Ah电连接于第4部分的另一端。

导电焊垫32Aa电连接于邻接配线32L。导电焊垫32Ab电连接于邻接配线32T。导电焊垫32Ac电连接于邻接配线32R。进而，导电焊垫32Ad电连接于邻接配线32_2。

导电焊垫33Aa电连接于邻接配线33L。导电焊垫33Ab电连接于邻接配线33T。导电焊垫33Ac电连接于邻接配线33R。进而，导电焊垫33Ad电连接于邻接配线33_2。

1.1.2半导体存储装置的电路构成

其次，使用图3～图5，对第1实施方式的半导体存储装置1中的存储单元区域10及周边电路区域20的电路构成进行说明。

图3是表示第1实施方式的半导体存储装置中的存储单元区域10及周边电路区域20的电路构成的框图。半导体存储装置1具备存储单元阵列11、输入输出电路21、逻辑控制电路22、就绪/忙碌电路23、寄存器群24、定序器(或控制电路)25、电压产生电路26、驱动器27、行解码器模块28、列解码器29、及感测放大器模块40。寄存器群24具备状态寄存器24A、地址寄存器24B、及命令寄存器24C。

在存储单元区域10中，主要配置存储单元阵列11。在周边电路区域20中，主要配置输入输出电路21、逻辑控制电路22、就绪/忙碌电路23、寄存器群24、定序器(或控制电路)25、电压产生电路26、驱动器27、行解码器模块28、列解码器29、及感测放大器模块40。

存储单元阵列11具备1个或多个区块BLK0、BLK1、BLK2、…、BLKm(m为0以上的整数)。多个区块BLK分别包含与行及列建立对应关系的多个存储单元晶体管。存储单元晶体管是能够电重写的非易失性存储单元。为了控制对存储单元晶体管施加的电压，在存储单元阵列11中配设多个字线、多个位线、及源极线等。以下，当记载为区块BLK时，表示各区块BLK0～BLKm。关于区块BLK的具体构成，将在下文进行叙述。

输入输出电路21及逻辑控制电路22经由总线而连接于外部装置(例如存储器控制器)(未图示)。输入输出电路21与存储器控制器之间经由总线收发信号DQ(例如DQ0、DQ1、DQ2、…、DQ7)。

逻辑控制电路22经由总线而从存储器控制器接收外部控制信号。外部控制信号例如包含芯片使能信号CEn、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、及写保护信号WPn。在信号名中标注的“n”表示其信号为低电平有效。

芯片使能信号CEn能够选择半导体存储装置(NAND型闪速存储器)1，并在选择该半导体存储装置1时被断定。命令锁存使能信号CLE能够将以信号DQ的形式发送的命令锁存在命令寄存器24C。地址锁存使能信号ALE能够将以信号DQ的形式发送的地址锁存在地址寄存器24B。写入使能信号WEn能够将以信号DQ的形式发送的数据保存在输入输出电路21。读出使能信号REn能够将从存储单元阵列11读出的数据以信号DQ的形式输出。写保护信号WPn在禁止对半导体存储装置1写入及删除时被断定。

就绪/忙碌电路23根据来自定序器25的控制产生就绪/忙碌信号R/Bn。信号R/Bn表示半导体存储装置1是就绪状态或是忙碌状态。就绪状态表示能够受理来自存储器控制器的命令的状态。忙碌状态表示无法受理来自存储器控制器的命令的状态。存储器控制器通过从半导体存储装置1接收信号R/Bn，能够了解半导体存储装置1是就绪状态或是忙碌状态。

状态寄存器24A保存半导体存储装置1的动作所需的状态信息STS，并基于定序器25的指示将该状态信息STS传送到输入输出电路21。地址寄存器24B保存从输入输出电路21传送的地址信息ADD。地址信息ADD包含列地址、及行地址。行地址例如包含指定动作对象的区块BLK的区块地址、及指定已被指定的区块内的动作对象的字线的页地址。命令寄存器24C保存从输入输出电路21传送的命令CMD。命令CMD例如包含对定序器25命令写入动作的写入命令、及命令读出动作的读出命令等。状态寄存器24A、地址寄存器24B、及命令寄存器24C例如由SRAM(static random access memory，静态随机存取存储器)构成。

定序器25从命令寄存器24C接收命令，并按照基于该命令的顺序统括地控制半导体存储装置1。定序器25控制行解码器模块28、感测放大器模块40、及电压产生电路26等，执行写入动作、读出动作、及删除动作。

具体来说，定序器25基于从命令寄存器24C接收的写入命令，控制行解码器模块28、驱动器27、及感测放大器模块40，将数据写入到由地址信息ADD指定的多个存储单元晶体管。此外，定序器25基于从命令寄存器24C接收的读出命令，控制行解码器模块28、驱动器27、及感测放大器模块40，从由地址信息ADD指定的多个存储单元晶体管读出数据。

电压产生电路26从半导体存储装置1的外部接收电源电压，并使用该电源电压，产生写入动作、读出动作、及删除动作所需的多个电压。电压产生电路26将所产生的电压供给到存储单元阵列11、驱动器27、及感测放大器模块40等。

驱动器27从电压产生电路26接收多个电压。驱动器27将从电压产生电路26供给的多个电压中根据读出动作、写入动作、及删除动作选择的多个电压经由多个信号线供给到行解码器模块28。

行解码器模块28从地址寄存器24B接收行地址，并对该行地址解码。行解码器模块28基于行地址的解码结果，选择区块BLK的任一区块，进而选择所选区块BLK内的字线。进而，行解码器模块28将从驱动器27供给的多个电压传送到所选区块BLK。

列解码器29从地址寄存器24B接收列地址，并对该列地址解码。列解码器29基于列地址的解码结果选择位线。

感测放大器模块40在数据的读出动作时，侦测及放大从存储单元晶体管读出到位线的数据。而且，感测放大器模块40暂时保存从存储单元晶体管读出的读出数据DAT，并将该读出数据DAT传送到输入输出电路21。此外，感测放大器模块40在数据的写入动作时，暂时保存从输入输出电路21传送的写入数据DAT。进而，感测放大器模块40将写入数据DAT传送到位线。

其次，使用图4，对存储单元阵列11的电路构成进行说明。如上所述，存储单元阵列11包含多个区块BLK0～BLKm。此处，对1个区块BLK的电路构成进行说明，其他区块的电路构成也一样。

图4是存储单元阵列11内的1个区块BLK的电路图。区块BLK例如具备多个串单元SU0、SU1、SU2、SU3。此处，表示区块BLK具备串单元SU0～SU3的示例作为一例，但区块BLK所具备的串单元的数量可以任意设定。以下，当记载为串单元SU时，表示各串单元SU0～SU3。

串单元SU0～SU3分别具备多个NAND串(或存储器串)NS。1个串单元SU所包含的NAND串NS的数量可以任意设定。

NAND串NS包含多个存储单元晶体管MT0、MT1、MT2、…、MT7、及选择晶体管ST1、ST2。此处，为了易于说明，表示NAND串NS具备8个存储单元晶体管MT0～MT7、及2个选择晶体管ST1、ST2的示例，但NAND串NS所具备的存储单元晶体管、及选择晶体管的数量可以任意设定。以下，当记载为存储单元晶体管MT时，表示各存储单元晶体管MT0～MT7。

存储单元晶体管MT0～MT7分别具备控制栅极及电荷储存层，非易失地存储数据。存储单元晶体管MT0～MT7串联地连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。

存储单元晶体管MT能够存储1比特的数据、或2比特以上的数据。存储单元晶体管MT可以是使用绝缘膜作为电荷储存层的MONOS(metal oxide nitride oxide silicon，金属氧化氮氧化硅)型，也可以是使用导电层作为电荷储存层的FG(floating gate，浮栅)型。

串单元SU0所包含的多个选择晶体管ST1的栅极连接于选择栅极线SGD0。同样地，串单元SU1～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD1～SGD3。选择栅极线SGD0～SGD3分别由行解码器模块28独立地控制。

串单元SU0所包含的多个选择晶体管ST2的栅极连接于选择栅极线SGS。同样地，串单元SU1～SU3各自的选择晶体管ST2的栅极连接于选择栅极线SGS。另外，也存在个别的选择栅极线SGS、即选择栅极线SGS0～SGS3分别连接于区块BLK所包含的串单元SU0～SU3的情况。选择晶体管ST1、ST2用于各种动作中的串单元SU的选择。

区块BLK所包含的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。字线WL0～WL7分别由行解码器模块28独立地控制。

位线BL0～BLi(i为0以上的整数)分别连接于多个区块BLK，并连接于位于区块BLK所包含的串单元SU内的1个NAND串NS。也就是说，位线BL0～BLi分别连接于呈矩阵状地配置在区块BLK内的NAND串NS中位于同一列的多个NAND串NS的选择晶体管ST1的漏极。此外，源极线SL连接于多个区块BLK。也就是说，源极线SL连接于区块BLK所包含的多个选择晶体管ST2的源极。

总之，串单元SU包含多个连接于不同的位线BL且连接于同一选择栅极线SGD的NAND串NS。此外，区块BLK包含字线WL共通的多个串单元SU。进而，存储单元阵列11包含位线BL共通的多个区块BLK。

区块BLK例如为数据的删除单位。也就是说，包含在同一区块BLK内的存储单元晶体管MT所保存的数据被一次性删除。另外，数据可以以串单元SU单位被删除，此外，也可以以未达串单元SU的单位被删除。

将在1个串单元SU内共有字线WL的多个存储单元晶体管MT称为单元组件CU。将单元组件CU所包含的多个存储单元晶体管MT分别存储的1比特数据的集合称为页。单元组件CU的存储容量根据存储单元晶体管MT存储的数据的比特数发生变化。例如，单元组件CU在各存储单元晶体管MT存储1比特数据的情况下存储1页数据，在存储2比特数据的情况下存储2页数据，在存储3比特数据的情况下存储3页数据。

对单元组件CU的写入动作及读出动作以页为单位进行。换句话说，对连接于在1个串单元SU中配设的1条字线WL的多个存储单元晶体管MT，一次性进行读出及写入动作。

此外，关于存储单元阵列11的构成，也可以是其他构成。存储单元阵列11的构成例如记载在名为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY)”的2009年3月19日申请的美国专利申请12/407,403号。此外，记载在名为“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY)”的2009年3月18日申请的美国专利申请12/406,524号、名为“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGEDEVICE AND METHOD OF MANUFACTURING THE SAME)”的2010年3月25日申请的美国专利申请12/679,991号、及名为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY ANDMETHOD FOR MANUFACTURING SAME)”的2009年3月23日申请的美国专利申请12/532,030号。这些专利申请其整体通过参照引用在本申请说明书中。

其次，使用图5，对存储单元阵列11中的NAND串NS的剖面结构进行说明。如上所述，NAND串NS包含存储单元晶体管MT0～MT7、及选择晶体管ST1、ST2。

图5是第1实施方式中的存储单元阵列11内的NAND串NS的剖视图。另外，在图5中省略导电层间的层间绝缘膜。

如图5所示，存储单元阵列11包含半导体衬底50、导电层51～54、存储柱MP、及接触插塞CP1。在半导体衬底50的上方设置导电层51。导电层51形成为平行于XY面的平板状，并作为源极线SL发挥功能。另外，半导体衬底50的主面对应于XY面。

在导电层51上，沿着XZ面的多个狭缝SLT排列在Y方向上。导电层51上且相邻的狭缝SLT间的结构体(或积层体)例如对应于1个串单元SU。

在导电层51上且相邻的狭缝SLT间，从下层依次设置导电层52、多个导电层53、导电层54、及导电层55。这些导电层中的在Z方向上相邻的导电层介隔层间绝缘膜而积层。导电层52～54分别形成为平行于XY面的平板状。导电层52作为选择栅极线SGS发挥功能。多个导电层53从下层依次分别作为字线WL0～WL7发挥功能。导电层54作为选择栅极线SGD发挥功能。导电层52～54例如含有钨(W)。

多个存储柱MP例如在X方向及Y方向上排列为错位状。多个存储柱MP分别在狭缝SLT间的积层体内在Z方向上延伸(或贯通)。各存储柱MP以从导电层54的上表面到达导电层51的上表面的方式，通过导电层54、53、52而设置。各存储柱MP作为1个NAND串NS发挥功能。

存储柱MP例如具有阻挡绝缘层60、电荷储存层61、隧道绝缘层(也称为隧道绝缘膜)62、及半导体层63。具体来说，在用来形成存储柱MP的存储孔的内壁设置阻挡绝缘层60。在阻挡绝缘层60的内壁设置电荷储存层61。在电荷储存层61的内壁设置隧道绝缘层62。进而，在隧道绝缘层62的内侧设置半导体层63。另外，存储柱MP也可以设为在半导体层63的内部设置着芯绝缘层的结构。

在这种存储柱MP的构成中，存储柱MP与导电层52交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与导电层53交叉的部分分别作为存储单元晶体管MT0～MT7发挥功能。进而，存储柱MP与导电层54交叉的部分作为选择晶体管ST1发挥功能。

半导体层63作为存储单元晶体管MT、及选择晶体管ST1、ST2的信道层发挥功能。在半导体层63的内部形成NAND串NS的电流路径。

电荷储存层61具有储存存储单元晶体管MT中从半导体层63注入的电荷的功能。电荷储存层61例如包含氮化硅膜。

隧道绝缘层62在将电荷从半导体层63注入到电荷储存层61时、或储存在电荷储存层61的电荷扩散到半导体层63时，作为电位势垒发挥功能。隧道绝缘层62例如包含氧化硅膜。

阻挡绝缘层60防止储存在电荷储存层61的电荷扩散到导电层53(字线WL)。阻挡绝缘层60例如包含氧化硅层及氮化硅层。

在比存储柱MP的上表面更靠上方，介隔层间绝缘膜设置导电层55。导电层55是在Y方向上延伸的线状的配线层，作为位线BL发挥功能。多个导电层55排列在X方向上，导电层55与对应于每个串单元SU的1个存储柱MP电连接。具体来说，在各串单元SU中，在各存储柱MP内的半导体层63上设置接触插塞CP1，在接触插塞CP1上设置1个导电层55。导电层55例如含有铝(Al)或钨(W)、铜(Cu)。接触插塞CP1包含导电层、例如钨(W)。

此外，字线WL、以及选择栅极线SGD及SGS的条数并不限定于上述条数，分别根据存储单元晶体管MT、以及选择晶体管ST1及ST2的个数而变更。选择栅极线SGS也可以由分别设置为多层的多个导电层构成。选择栅极线SGD也可以由分别设置为多层的多个导电层构成。

1.1.3半导体存储装置的剖面结构

其次，使用图6～图11，对半导体存储装置1的剖面结构进行说明。另外，在图6～图11中，省略导电层间的层间绝缘膜。在图6～图11所示的剖视图中，将Z方向的箭头方向称为正方向，将与Z方向的箭头方向相反的方向称为负方向。

图6是沿着图2中的A1-A1线的剖视图，且为存储单元区域10、周边电路区域20及端部区域30的沿着XZ面的剖视图。图7是沿着位于与图2中的A1-A1线不同的位置的A2-A2线的剖视图。

半导体存储装置1具备周边电路芯片200及存储器阵列芯片300。周边电路芯片200包含半导体衬底70、及设置在半导体衬底70的周边电路。存储器阵列芯片300包含半导体衬底50、及设置在半导体衬底50的存储单元阵列。

周边电路芯片200与存储器阵列芯片300通过设置在各自表面的导电焊垫，以导电焊垫彼此对向的方式贴合。也就是说，半导体存储装置1具有将周边电路芯片200的上表面的导电焊垫与存储器阵列芯片300的上表面的导电焊垫贴合而成的结构。

如图6所示，在存储器阵列芯片300的存储单元区域10配置存储柱MP、及导电层51、52、53、54等。此外，在周边电路芯片200的周边电路区域20配置作为周边电路的CMOS(complementary metal oxide semiconductor，互补金属氧化物半导体)电路CM。也就是说，从Z方向观察时，存储器阵列芯片300的存储单元区域10与周边电路芯片200的周边电路区域20以重叠的方式配置。

另外，也可以根据形成周边电路的晶体管的尺寸等，存在如下区域：从Z方向观察时仅配置CMOS电路CM而未配置存储柱MP等。将该情况示于图7。

在存储器阵列芯片300及周边电路芯片200的端部区域30中配置链配线31、及邻接配线32、33。

以下，使用图6，对存储器阵列芯片300中的存储单元区域10的剖面结构进行详细叙述。

在半导体衬底50，介隔绝缘层在Z方向的负方向上设置导电层51。在导电层51设置积层体，该积层体是导电层52、多个导电层53、及导电层54介隔绝缘层在Z方向的负方向上积层而成。导电层51～54具有沿着(或平行于)XY面(或半导体衬底50面)的平板形状。导电层51～54在X方向上延伸。

导电层51作为源极线SL发挥功能。导电层52作为选择栅极线SGS发挥功能。导电层53分别作为多个字线WL0～WL7发挥功能。导电层54作为选择栅极线SGD发挥功能。导电层51～54例如含有钨(W)或多晶硅。半导体衬底50例如包含硅衬底及硅的外延层。

在X方向上延伸的各导电层52～54经由接触插塞CP2而电连接于导电层56A。在图6中，仅表示一部分连接于导电层53的接触插塞CP2，省略连接于其他导电层52、54的接触插塞。在导电层56A，通孔57A、导电焊垫58A、通孔59A、及导电焊垫60A依次设置在Z方向的负方向上。

在包含导电层52～54的积层体，设置柱状体的多个存储柱MP。各存储柱MP在Z方向上延伸。各存储柱MP以在Z方向(或积层方向)上贯通导电层52～54的方式配置，从导电层54的表面到达导电层51。也就是说，存储柱MP通过选择栅极线SGD、多个字线WL0～WL7、及选择栅极线SGS而连接于源极线SL。

在存储柱MP，接触插塞CP1设置在Z方向的负方向上，且在接触插塞CP1设置导电层55(或位线BL)。在导电层55，通孔59B、及导电焊垫60B依次设置在Z方向的负方向上。关于存储柱MP的详细情况，如使用图5在上文所叙述那样。

在半导体衬底50，接触插塞CP3设置在Z方向的负方向上，且在接触插塞CP3设置导电焊垫56C。进而，在导电焊垫56C，通孔57C、导电焊垫58C、通孔59C、及导电焊垫60C依次设置在Z方向的负方向上。

以下，使用图6，对周边电路芯片200中的周边电路区域的剖面结构进行详细叙述。

在半导体衬底70，例如设置包含n信道MOS(metal oxide semiconductor，金属氧化物半导体)场效应晶体管(以下记载为nMOS晶体管)、及p信道MOS场效应晶体管(以下记载为pMOS晶体管)的CMOS电路CM。CMOS电路CM构成控制多个存储单元的动作的周边电路。半导体衬底70例如包含硅衬底及硅的外延层。

如图6所示，在半导体衬底70，设置源极区域及漏极区域70A、以及元件分离区域70B。在源极区域70A与漏极区域70A间的半导体衬底70，栅极绝缘层71设置在Z方向的正方向上，且在栅极绝缘层71设置栅极电极72。nMOS晶体管及pMOS晶体管分别包含源极区域70A、漏极区域70A、半导体衬底70的半导体层、栅极绝缘层71、及栅极电极72。

在源极区域70A及漏极区域70A，通孔73A分别设置在Z方向的正方向上，且在通孔73A分别设置导电层74A。在导电层74A，通孔75A、导电层76A、通孔77A、导电层78A、通孔79A、以及导电层80A、通孔81A、及导电焊垫82A依次设置在Z方向的正方向上。导电焊垫82A在Z方向的正方向上配置在周边电路芯片200的表面。

在另一源极区域70A及漏极区域70A，通孔73B分别设置在Z方向的正方向上，且在通孔73B分别设置导电层74B。在导电层74B，通孔75B、导电层76B、通孔77B、导电层78B、通孔79B、以及导电层80B、通孔81B、及导电焊垫82B依次设置在Z方向的正方向上。导电焊垫82B在Z方向的正方向上配置在周边电路芯片200的表面。

在半导体衬底70的杂质扩散区域70C，通孔73C设置在Z方向的正方向上，且在通孔73C设置导电层74C。进而，在导电层74C，通孔75C、导电层76C、通孔77C、导电层78C、通孔79C、导电层80C、通孔81C、及导电焊垫82C依次设置在Z方向的正方向上。导电焊垫82C在Z方向的正方向上配置在周边电路芯片200的表面。

周边电路芯片200与存储器阵列芯片300的导电焊垫82A与导电焊垫60A、导电焊垫82B与导电焊垫60B、及导电焊垫82C与导电焊垫60C以对向的方式分别贴合。由此，将导电焊垫82A与导电焊垫60A接合并电连接。同样地，将导电焊垫82B与导电焊垫60B、及导电焊垫82C与导电焊垫60C分别接合并电连接。

其次，使用图6、图8及图9，对周边电路芯片200及存储器阵列芯片300中的端部区域30的剖面结构进行详细叙述。

图8是沿着图2中的A3-A3线的剖视图，且为端部区域30内的链配线31的沿着XZ面的剖视图。图9是沿着图2中的A4-A4线的剖视图，且为端部区域30的邻接配线32的沿着XZ面的剖视图。

如上所述，在端部区域30，设置链配线31、及以与链配线31邻接并隔着链配线31的方式配置的邻接配线32、33。

以下，对链配线31的剖面结构进行叙述。

如图6及图8所示，链配线31在周边电路芯片200内具有导电层311、通孔312、导电焊垫313，在存储器阵列芯片300内具有导电层314、通孔315、导电层316、通孔317、及导电焊垫318。将这些导电层、通孔、及导电焊垫电连接而构成链配线31。

在周边电路芯片200的上表面设置导电焊垫313。具体来说，在周边电路芯片200与存储器阵列芯片300的贴合面的周边电路芯片200侧设置导电焊垫313。在导电焊垫313，通孔312、及导电层311依次设置在Z方向的负方向上(或半导体衬底70侧)。

此外，在半导体衬底70，介隔Z方向的正方向绝缘层设置导电层90。导电层90作为阻止从切割线产生的裂痕的裂痕阻挡层发挥功能。进而，导电层90作为防止污染物质从半导体存储装置1的侧面进入的阻挡层发挥功能。

在存储器阵列芯片300的上表面设置导电焊垫318。具体来说，在周边电路芯片200与存储器阵列芯片300的贴合面的存储器阵列芯片300侧设置导电焊垫318。在导电焊垫318，通孔317、以及导电层316、通孔315、及导电层314依次设置在Z方向的正方向上(或半导体衬底50侧)。在导电层314，接触插塞CP41设置在Z方向的正方向上。

接触插塞CP41通过半导体衬底50而到达半导体衬底50的表面。在半导体衬底50表面的接触插塞CP41上设置导电焊垫31A。导电焊垫31A电连接于接触插塞CP41。通过这种结构，导电焊垫31A电连接于接触插塞CP41、导电层314、通孔315、导电层316、通孔317、及导电焊垫318。

以下，对邻接配线32的剖面结构进行叙述。

如图6及图9所示，邻接配线32在周边电路芯片200内具有导电层321、通孔322、导电焊垫323，在存储器阵列芯片300内具有导电层324、通孔325、导电层326、通孔327、及导电焊垫328。将这些导电层、通孔、及导电焊垫电连接而构成邻接配线32。

在周边电路芯片200的上表面设置导电焊垫323。详细来说，在周边电路芯片200与存储器阵列芯片300的贴合面的周边电路芯片200侧设置导电焊垫323。在导电焊垫323，通孔322、及导电层321依次设置在Z方向的负方向上(或半导体衬底70侧)。此外，在半导体衬底70，介隔Z方向的正方向绝缘层设置导电层90。

在存储器阵列芯片300的上表面设置导电焊垫328。详细来说，在周边电路芯片200与存储器阵列芯片300的贴合面的存储器阵列芯片300侧设置导电焊垫328。在导电焊垫328，通孔327、以及导电层326、通孔325、及导电层324依次设置在Z方向的正方向上(或半导体衬底50侧)。在导电层324，接触插塞CP42设置在Z方向的正方向上。

接触插塞CP42通过半导体衬底50而到达半导体衬底50的表面。在半导体衬底50表面的接触插塞CP42上设置导电焊垫32A。导电焊垫32A电连接于接触插塞CP42。通过这种结构，导电焊垫32A电连接于接触插塞CP42、导电层324、通孔325、导电层326、通孔327、及导电焊垫328。

以下，对邻接配线33的剖面结构进行叙述。邻接配线33与邻接配线32的配置部位不同，配置在链配线31的与配置着邻接配线32的部位相反的一侧。邻接配线33的剖面结构与邻接配线32的剖面结构大致相同，因此省略沿着XZ面的剖视图。

如图6所示，邻接配线33在周边电路芯片200内具有导电层331、通孔332、导电焊垫333，在存储器阵列芯片300内具有导电层334、通孔335、导电层336、通孔337、及导电焊垫338。将这些导电层、通孔、及导电焊垫电连接而构成邻接配线33。

在周边电路芯片200的上表面设置导电焊垫333。详细来说，在周边电路芯片200与存储器阵列芯片300的贴合面的周边电路芯片200侧设置导电焊垫333。在导电焊垫333，通孔332、及导电层331依次设置在Z方向的负方向上(或半导体衬底70侧)。此外，在半导体衬底70，介隔Z方向的正方向绝缘层设置导电层90。

在存储器阵列芯片300的上表面设置导电焊垫338。详细来说，在周边电路芯片200与存储器阵列芯片300的贴合面的存储器阵列芯片300侧设置导电焊垫338。在导电焊垫338，通孔337、以及导电层336、通孔335、及导电层334依次设置在Z方向的正方向上(或半导体衬底50侧)。在导电层334，接触插塞CP43设置在Z方向的正方向上。

接触插塞CP43通过半导体衬底50而到达半导体衬底50的表面。在半导体衬底50表面的接触插塞CP43上设置导电焊垫33A。导电焊垫33A电连接于接触插塞CP43。通过这种结构，导电焊垫33A电连接于接触插塞CP43、导电层334、通孔335、导电层336、通孔337、及导电焊垫338。

周边电路芯片200与存储器阵列芯片300的导电焊垫313与导电焊垫318、导电焊垫323与导电焊垫328、及导电焊垫333与导电焊垫338以对向的方式分别贴合。由此，将导电焊垫313与导电焊垫318接合并电连接。同样地，将导电焊垫323与导电焊垫328、及导电焊垫333与导电焊垫338分别接合并电连接。

另外，在图6中，示出从Z方向观察时与存储单元区域10的存储柱等重叠地设置着周边电路的示例，但并不限于此。在半导体存储装置1中，也有可能存在从Z方向观察时未与存储单元区域10的存储柱等重叠地设置着周边电路的部分。将该情况示于图10。此外，例如根据存储单元区域10及周边电路区域20中的各元件的布局，也有可能存在既未设置存储单元阵列也未设置周边电路的部分。将该情况示于图11。

1.1.4半导体存储装置中的端部区域的详细情况

其次，使用图12～图16，对端部区域30中的链配线31、及邻接配线32、33的详细情况进行说明。另外，在图12～图16中，省略通孔315、325、335、导电层314、324、334、及接触插塞CP41、CP42、CP43。

图12是概略性地表示设置在半导体存储装置1的端部区域30的链配线31及邻接配线32、33的俯视图。图12表示沿着左边LS、右边RS、上边TS、及下边BS中的上边TS的链配线31及邻接配线32、33。沿着左边LS、右边RS、及下边BS的各链配线31及邻接配线32、33的用于测定的导电焊垫不同，其他结构也与图12～图16所示的结构相同。

图13是沿着图12中的B1-B1线(或链配线)的剖视图，图14是沿着图12中的B2-B2线(或邻接配线)的剖视图。图15是沿着图12中的B3-B3线(或邻接配线)的剖视图。进而，图16是沿着图12中的B4-B4线的剖视图。

如图12所示，在端部区域30设置链配线31及邻接配线32、33。链配线31与邻接配线32、33邻接地配置。链配线31配置在邻接配线32与33之间。

如图12、图13及图16所示，链配线31具有周边电路芯片200内的导电焊垫313、通孔312、及导电层311、以及存储器阵列芯片300内的导电焊垫318、通孔317、及导电层316。

如图13所示，在周边电路芯片200内，导电层311在X方向上延伸。多个导电焊垫313相隔指定间隔排列在X方向上。导电焊垫313经由通孔312而电连接于导电层311的一端。另一导电焊垫313经由通孔312而电连接于导电层311的另一端。

在存储器阵列芯片300内，导电层316在X方向上延伸。多个导电焊垫318相隔指定间隔排列在X方向上。导电焊垫318经由通孔317而电连接于导电层316的一端。另一导电焊垫318经由通孔317而电连接于导电层316的另一端。

导电焊垫313设置在周边电路芯片200的上表面。导电焊垫318设置在存储器阵列芯片300的上表面。导电焊垫313与导电焊垫318在Z方向上配置在相互对应的位置。导电焊垫313与导电焊垫318以对向的方式贴合。

导电焊垫31Ac经由通孔315、导电层314、及接触插塞CP41(未图示)而电连接于导电层316的一端。导电焊垫31Ad经由通孔315、导电层314、及接触插塞CP41而电连接于另一导电层316的一端。

通过这种结构，导电焊垫31Ac与导电焊垫31Ad间经由导电层316、通孔317、导电焊垫318、导电焊垫313、通孔312、及导电层311而电连接。另外，导电焊垫313及318在X方向上可以相隔指定间隔规律地配置，也可以相隔设计上的任意间隔配置。

如图12、图14及图16所示，邻接配线32具有周边电路芯片200内的导电焊垫323、通孔322、及导电层321、以及存储器阵列芯片300内的导电焊垫328、通孔327、及导电层326。

如图14所示，在周边电路芯片200内，导电层321在X方向上延伸。多个导电焊垫323相隔指定间隔排列在X方向上。各导电焊垫323经由通孔322而电连接于导电层321。在存储器阵列芯片300内，导电层326在X方向上延伸。多个导电焊垫328相隔指定间隔排列在X方向上。各导电焊垫328经由通孔327而电连接于导电层326。

导电焊垫323设置在周边电路芯片200的上表面。导电焊垫328设置在存储器阵列芯片300的上表面。导电焊垫323与328在Z方向上配置在相互对应的位置。导电焊垫323与导电焊垫328以导电焊垫323与导电焊垫328对向的方式贴合。

从Z方向观察，导电焊垫313、318、323、328、333、及338分别例如以同一尺寸形成，且具有矩形形状。各导电焊垫的Y方向上的尺寸Y1大于在Y方向上邻接的导电焊垫彼此的间隔Y2。

导电焊垫32Ab经由通孔325、导电层324、及接触插塞CP42(未图示)而电连接于导电层326。

通过这种结构，导电焊垫32Ab电连接于导电层326、通孔327、导电焊垫328、导电焊垫323、通孔322、及导电层321。另外，导电焊垫323及328在X方向上可以相隔指定间隔规律地配置，也可以相隔设计上的任意间隔配置。

邻接配线33的结构与邻接配线32大致相同。如图12及图15所示，邻接配线33具有周边电路芯片200内的导电焊垫333、通孔332、及导电层331、以及存储器阵列芯片300内的导电焊垫338、通孔337、及导电层336。

在周边电路芯片200内，导电层331在X方向上延伸。多个导电焊垫333相隔指定间隔排列在X方向上。各导电焊垫333经由通孔332而电连接于导电层331。在存储器阵列芯片300内，导电层336在X方向上延伸。多个导电焊垫338相隔指定间隔排列在X方向上。各导电焊垫338经由通孔337而电连接于导电层336。

导电焊垫333设置在周边电路芯片200的上表面。导电焊垫338设置在存储器阵列芯片300的上表面。导电焊垫333与338在Z方向上配置在相互对应的位置。导电焊垫333与导电焊垫338以对向的方式贴合。

导电焊垫33Ab经由通孔335、导电层334、及接触插塞CP43(未图示)而电连接于导电层336。

通过这种结构，导电焊垫33Ab电连接于导电层336、通孔337、导电焊垫338、导电焊垫333、通孔332、及导电层331。另外，导电焊垫333及338在X方向上可以相隔指定间隔规律地配置，也可以相隔设计上的任意间隔配置。

1.2第1实施方式的动作

在第1实施方式中，使用链配线31，检测周边电路芯片200的导电焊垫313与存储器阵列芯片300的导电焊垫318通过贴合实现的接合状态(或电连接状态)。也就是说，检测在周边电路芯片200的导电焊垫与存储器阵列芯片300的导电焊垫之间是否产生剥离等连接不良。

链配线31具有贴合部分(或接合部分)，该贴合部分(或接合部分)是将周边电路芯片200的导电焊垫313与存储器阵列芯片300的导电焊垫318贴合而将导电焊垫313与导电焊垫318电连接而成。导电焊垫31Ac电连接于链配线31的一端，导电焊垫31Ad电连接于链配线31的另一端。

在第1实施方式中，研究导电焊垫31Ac与导电焊垫31Ad之间的电连接状态。例如，使用探针装置，测定导电焊垫31Ac与导电焊垫31Ad间的电阻。

在导电焊垫31Ac与导电焊垫31Ad间的电阻为指定的阻抗值以下的情况下，判定为周边电路芯片200的导电焊垫与存储器阵列芯片300的导电焊垫的贴合部分不产生剥离等，而不存在问题。另一方面，在导电焊垫31Ac与导电焊垫31Ad间的电阻高于指定的阻抗值的情况下，判定为在周边电路芯片200的导电焊垫与存储器阵列芯片300的导电焊垫的贴合部分产生剥离等。

这样一来，通过在将周边电路芯片200的导电焊垫313与存储器阵列芯片300的导电焊垫318贴合之后，测定导电焊垫31Ac与导电焊垫31Ad间的电阻，而检测出周边电路芯片200的导电焊垫与存储器阵列芯片300的导电焊垫之间的接合状态、或电连接状态。

链配线31沿着半导体存储装置1的4边即左边LS、右边RS、上边TS、及下边BS而设置。使用连接于这些左边LS、右边RS、上边TS、及下边BS分别所对应的各链配线的一端的导电焊垫31Ac、及连接于各链配线的另一端的导电焊垫31Ad，测定各链配线中的电阻。由此，能够检测出在左边LS、右边RS、上边TS、及下边BS分别所对应的各链配线中的哪个链配线产生导电焊垫的剥离。例如，如果测定分别连接于左边LS所对应的链配线的一端及另一端的导电焊垫31Ac与导电焊垫31Ad间的电阻，就能够检测出在对应于左边LS的链配线31中导电焊垫313与导电焊垫318的贴合部分是否产生剥离。

此外，在第1实施方式中，使用链配线31以及邻接配线32及33，检测周边电路芯片200与存储器阵列芯片300贴合中的位置偏移。也就是说，检测在周边电路芯片200与存储器阵列芯片300的贴合中，周边电路芯片200的导电焊垫与存储器阵列芯片300的导电焊垫之间是否产生位置偏移。

在周边电路芯片200或存储器阵列芯片300中，邻接配线32、33以隔着链配线31的方式，与链配线31隔开指定距离而配置。在将周边电路芯片200与存储器阵列芯片300贴合之后周边电路芯片200与存储器阵列芯片300间产生的位置偏移量小于指定距离的情况下，链配线31与邻接配线32或33不接触，从而链配线与邻接配线间成为电绝缘状态。另一方面，在所述位置偏移量为指定距离以上的情况下，链配线31与邻接配线32或33接触，从而链配线与邻接配线间成为导通状态或低阻抗状态。

在第1实施方式中，研究导电焊垫31Ac与导电焊垫32Ab或33Ab之间的电连接状态。例如，使用探针装置，测定导电焊垫31Ac与导电焊垫32Ab间、及导电焊垫31Ac与导电焊垫33Ab间的电阻。

在导电焊垫31Ac与导电焊垫32Ab或33Ab之间的电阻非常大而导电焊垫31Ac与导电焊垫32Ab或33Ab间处于绝缘状态的情况下，判定为在周边电路芯片200与存储器阵列芯片300贴合时产生的位置偏移量落入容许范围内。另一方面，在导电焊垫31Ac与导电焊垫32Ab或33Ab之间的电阻非常小的情况下，或在导电焊垫31Ac与导电焊垫32Ab或33Ab间处于导通状态的情况下，判定为在周边电路芯片200与存储器阵列芯片300贴合时产生的位置偏移量超过容许范围。

这样一来，通过在将周边电路芯片200的导电焊垫与存储器阵列芯片300的导电焊垫贴合之后，测定导电焊垫31Ac与导电焊垫32Ab或33Ab间的电连接状态，能够检测出周边电路芯片200与存储器阵列芯片300贴合时的位置偏移量是否为容许范围内。

链配线31及邻接配线32、33沿着半导体存储装置1的4边而设置。因此，根据沿着4边设置的邻接配线中的哪个邻接配线32或33处于导通状态，能够检测出在哪个方向、例如在X方向或Y方向的哪个方向上产生位置偏移。

1.3第1实施方式的效果

根据第1实施方式，如上所述，使用设置在端部区域30的链配线31及邻接配线32、33，能够检测出周边电路芯片200与存储器阵列芯片300贴合时的贴合不良(或剥离不良)、即周边电路芯片200的导电焊垫与存储器阵列芯片300的导电焊垫的接合不良。

进而，能够针对半导体存储装置1的左边LS、右边RS、上边TS、及下边BS所对应的每个链配线，检测出在导电焊垫间是否存在剥离。因此，能够特定出导电焊垫间产生剥离的部位，从而能够容易地解析剥离不良。

此外，使用端部区域30内的链配线31及邻接配线32、33，能够检测出周边电路芯片200与存储器阵列芯片300贴合时的位置偏移不良、即周边电路芯片200的导电焊垫与存储器阵列芯片300的导电焊垫的位置偏移量是否处于容许范围内。

进而，能够针对半导体存储装置1的左边LS、右边RS、上边TS、及下边BS所对应的每个链配线及邻接配线，检测出位置偏移。因此，能够特定出位置偏移产生在哪个方向，从而能够容易地解析位置偏移不良。

由上，根据第1实施方式，能够容易地检测出周边电路芯片200与存储器阵列芯片300贴合中的导电焊垫间的接合不良(或剥离不良)、及位置偏移不良。由此，能够削减不良半导体存储装置的流出，进而能够提供能提高动作的可靠性的半导体存储装置。进而，由于能够容易地解析周边电路芯片200与存储器阵列芯片300中的接合不良及位置偏移不良，因此能够提高半导体存储装置的生产性。

2.第2实施方式

在第2实施方式中，对于具有与第1实施方式中的链配线31及邻接配线32、33不同的构成的链配线及邻接配线进行说明。以下不进行说明的构成及动作等与第1实施方式相同。在第2实施方式中，主要对与第1实施方式的不同点进行说明。

第2实施方式是在周边电路芯片200内及存储器阵列芯片300内分别追加作为链配线及邻接配线的导电层的示例。在周边电路芯片200内的比导电层311更靠半导体衬底70侧进一步设置作为链配线或邻接配线的导电层。在存储器阵列芯片300内的比导电层316更靠半导体衬底50侧，进一步设置作为链配线或邻接配线的导电层。

2.1第2实施方式的端部区域的详细情况

使用图17～图21，对第2实施方式的端部区域30中的链配线、及邻接配线的详细情况进行说明。另外，在第2实施方式中的图17～图21中，仅表示构成链配线及邻接配线的导电层、通孔及导电焊垫，省略其他构成。在以下实施方式中也一样。

图17是概略性地表示第2实施方式的设置在端部区域30的链配线31_1及邻接配线32_1、33_1的俯视图。图17表示沿着左边LS、右边RS、上边TS、及下边BS中的上边TS的链配线31_1及邻接配线32_1、33_1。沿着左边LS、右边RS、及下边BS的各链配线31_1及邻接配线32_1、33_1的用于测定的导电焊垫不同，其他结构也与图17～图21所示的结构相同。

图18是沿着图17中的C1-C1线(或链配线)的剖视图，图19是沿着图17中的C2-C2线(或邻接配线)的剖视图。进而，图20、图21分别是沿着图17中的C3-C3线、C4-C4线的剖视图。

如图17所示，在端部区域30设置链配线31_1及邻接配线32_1、33_1。链配线31_1与邻接配线32_1、33_1邻接地配置。链配线31_1配置在邻接配线32_1与33_1之间。

如图17、图18及图21所示，链配线31_1具有周边电路芯片200内的导电焊垫313、通孔312、导电层311、通孔310、及导电层309、以及存储器阵列芯片300内的导电焊垫318、通孔317、导电层316、通孔315、及导电层314。

如图18所示，在周边电路芯片200内，导电层309在X方向上延伸。多个导电焊垫313相隔指定间隔排列在X方向上。导电焊垫313依次经由通孔312、导电层311及通孔310而电连接于导电层309的一端。另一导电焊垫313依次经由通孔312、导电层311及通孔310而电连接于导电层309的另一端。

在存储器阵列芯片300内，导电层314在X方向上延伸。多个导电焊垫318相隔指定间隔排列在X方向上。导电焊垫318依次经由通孔317、导电层316及通孔315而电连接于导电层314的一端。另一导电焊垫318依次经由通孔317、导电层316及通孔315而电连接于导电层314的另一端。

导电焊垫31Ac经由通孔、导电层、及接触插塞(未图示)而电连接于导电层314。导电焊垫31Ad经由通孔、导电层、及接触插塞(未图示)而电连接于另一导电层314。

通过这种结构，导电焊垫31Ac与导电焊垫31Ad间经由导电层316、通孔315、导电层316、通孔317、导电焊垫318、导电焊垫313、通孔312、导电层311、通孔310、及导电层309而电连接。

如图17、图19、图20及图21所示，邻接配线32_1具有周边电路芯片200内的导电焊垫323、通孔322、导电层321、通孔320、及导电层319、以及存储器阵列芯片300内的导电焊垫328、通孔327、导电层326、通孔325、及导电层324。

如图19所示，在周边电路芯片200内，导电层321在X方向上延伸。多个导电焊垫323及通孔322相隔指定间隔排列在X方向上。各导电焊垫323经由通孔322而电连接于导电层321。导电层319在X方向上延伸。在导电层321与导电层319之间设置多个通孔320。各通孔320相隔指定间隔排列在X方向上。各导电焊垫323电连接于通孔322、导电层321、通孔320、及导电层319。

在存储器阵列芯片300内，导电层326在X方向上延伸。多个导电焊垫328及通孔327相隔指定间隔排列在X方向上。各导电焊垫328经由通孔327而电连接于导电层326。导电层324在X方向上延伸。在导电层326与导电层324之间设置多个通孔325。各通孔325相隔指定间隔排列在X方向上。各导电焊垫328电连接于通孔327、导电层326、通孔325、及导电层324。

导电焊垫32Ab经由通孔、导电层、及接触插塞(未图示)而电连接于导电层324。

通过这种结构，导电焊垫32Ab电连接于导电层324、通孔325、导电层326、通孔327、导电焊垫328、导电焊垫323、通孔322、导电层321、通孔320、及导电层319。

2.2第2实施方式的动作

在第2实施方式中，使用链配线31_1，检测周边电路芯片200的导电焊垫313与存储器阵列芯片300的导电焊垫318通过贴合实现的接合状态(或电连接状态)。

例如，使用探针装置，测定连接于链配线31_1的一端的导电焊垫31Ac与连接于链配线31_1的另一端的导电焊垫31Ad之间的电阻，由此检测周边电路芯片200的导电焊垫与存储器阵列芯片300的导电焊垫之间的接合状态。

此外，在第2实施方式中，使用链配线31_1以及邻接配线32_1及33_1，检测周边电路芯片200与存储器阵列芯片300贴合中的位置偏移。

例如，使用探针装置，测定连接于链配线31_1的导电焊垫31Ac与连接于邻接配线32_1的导电焊垫32Ab之间、及导电焊垫31Ac与连接于邻接配线33_1的导电焊垫33Ab之间的电阻，由此检测出周边电路芯片200与存储器阵列芯片300贴合时的位置偏移量是否为容许范围内。其他情况与上述第1实施方式相同。

2.3第2实施方式的效果

根据第2实施方式，与所述第1实施方式同样地，能够容易地检测出周边电路芯片200与存储器阵列芯片300贴合中的导电焊垫间的接合不良(或剥离不良)、及位置偏移不良。由此，能够削减不良半导体存储装置的流出，进而能够提供能提高动作的可靠性的半导体存储装置。进而，由于能够容易地解析周边电路芯片200与存储器阵列芯片300中的接合不良及位置偏移不良，因此能够提高半导体存储装置的生产性。

进而，在第2实施方式中，在周边电路芯片200内进而将导电层309设置在比导电层311更靠半导体衬底70侧，在存储器阵列芯片300内进而将导电层314设置在比导电层316更靠半导体衬底50侧。这些导电层309、314用作构成链配线31_1的导电层，并且也作为防止裂痕从切割线101进入的裂痕阻挡层发挥功能。其他效果与所述第1实施方式相同。

3.第3实施方式

在第3实施方式中，对于具有与第1及第2实施方式不同的构成的链配线及邻接配线进行说明。以下不进行说明的构成及动作等与第1实施方式相同。在第3实施方式中，主要对与第1实施方式的不同点进行说明。

在第3实施方式中，在构成链配线的导电焊垫313间、及导电焊垫318间配置用于检测位置偏移的导电焊垫。由此，不仅能够检测出与链配线正交的方向(或Y方向)的位置偏移，也能够检测出沿着链配线的方向(或X方向)的位置偏移。

3.1第3实施方式的端部区域的详细情况

使用图22～图27，对第3实施方式的端部区域30中的链配线、及邻接配线的详细情况进行说明。

图22是概略性地表示第3实施方式的设置在端部区域30的链配线31_2及邻接配线32_2、33_2的俯视图。图22表示沿着左边LS、右边RS、上边TS、及下边BS中的上边TS的链配线31_2及邻接配线32_2、33_2。沿着左边LS、右边RS、及下边BS的各链配线31_2及邻接配线32_2、33_2的用于测定的导电焊垫不同，其他结构也与图22～图27所示的结构相同。

图23是沿着图22中的D1-D1线(或链配线)的剖视图，图24是沿着图22中的D2-D2线(或邻接配线)的剖视图。进而，图25、图26及图27分别是沿着图22中的D3-D3线、D4-D4线、及D5-D5线的剖视图。

如图22所示，在端部区域30设置链配线31_2及邻接配线32_2、33_2。链配线31_2与邻接配线32_2、33_2邻接地配置。链配线31_2配置在邻接配线32_2与33_2之间。

如图22、图23、图25、图26及图27所示，链配线31_2具有周边电路芯片200内的导电焊垫313、通孔312、导电层311、导电焊垫313A、通孔312A、导电层311A、通孔310A、及导电层309、以及存储器阵列芯片300内的导电焊垫318、通孔317、导电层316、导电焊垫318A、通孔317A、导电层316A、通孔315A、及导电层314。

如图23所示，在周边电路芯片200内，导电层311在X方向上延伸。多个导电焊垫313相隔指定间隔排列在X方向上。导电焊垫313经由通孔312而电连接于导电层311的一端。另一导电焊垫313经由通孔312而电连接于导电层311的另一端。导电层309在X方向上延伸。在导电焊垫313与另一导电焊垫313之间配置导电焊垫313A。导电焊垫313A依次经由通孔312A、导电层311A及通孔310A而电连接于导电层309。

在存储器阵列芯片300内，导电层316在X方向上延伸。多个导电焊垫318相隔指定间隔排列在X方向上。导电焊垫318经由通孔317而电连接于导电层316的一端。另一导电焊垫318经由通孔317而电连接于导电层316的另一端。导电层314在X方向上延伸。在导电焊垫318与另一导电焊垫318之间配置导电焊垫318A。导电焊垫318A依次经由通孔317A、导电层316A及通孔315A而电连接于导电层314。

导电焊垫313与导电焊垫318、及导电焊垫313A与导电焊垫318A分别在Z方向上配置在相互对应的位置。导电焊垫313与导电焊垫318、及导电焊垫313A与导电焊垫318A以对向的方式分别贴合。

导电焊垫31Ac经由通孔、导电层、及接触插塞(未图示)而电连接于导电层316。导电焊垫31Ad经由通孔、导电层、及接触插塞(未图示)而电连接于另一导电层316。导电焊垫31Ai经由通孔、导电层、及接触插塞(未图示)而电连接于导电层314。

如图24所示，与第1实施方式中图14所示的邻接配线32的结构相比，邻接配线32_2的导电焊垫323、328及通孔322、327的排列间隔更窄。其他结构与邻接配线32的结构相同。此外，邻接配线33_2由于与邻接配线32_2的结构相同，因此省略记载。

3.2第3实施方式的动作

在第3实施方式中，使用链配线31_2，检测周边电路芯片200的导电焊垫313与存储器阵列芯片300的导电焊垫318通过贴合实现的接合状态。

例如，使用探针装置，测定连接于链配线31_2的一端的导电焊垫31Ac与连接于链配线31_2的另一端的导电焊垫31Ad之间的电阻，由此检测周边电路芯片200的导电焊垫与存储器阵列芯片300的导电焊垫之间的接合状态。

此外，在第3实施方式中，使用链配线31_2以及邻接配线32_2及33_2，检测周边电路芯片200与存储器阵列芯片300贴合中的位置偏移。

例如，使用探针装置，测定连接于链配线31_2的导电焊垫31Ac与连接于邻接配线32_2的导电焊垫32Ab之间、及导电焊垫31Ac与连接于邻接配线33_2的导电焊垫33Ab之间的电阻，由此检测出周边电路芯片200与存储器阵列芯片300贴合时的位置偏移量是否为容许范围内。其他情况与上述第1实施方式相同。

3.3第3实施方式的效果

根据第3实施方式，与所述第1实施方式同样地，能够容易地检测出周边电路芯片200与存储器阵列芯片300贴合中的导电焊垫间的接合不良(或剥离不良)、及位置偏移不良。由此，能够削减不良半导体存储装置的流出，进而能够提供能提高动作的可靠性的半导体存储装置。进而，由于能够容易地解析周边电路芯片200与存储器阵列芯片300中的接合不良及位置偏移不良，因此能够提高半导体存储装置的生产性。

进而，在第3实施方式中，在构成链配线31_2的导电焊垫313间配置导电焊垫318A，由此也能够检测出沿着链配线31_2的方向(X方向)上的位置偏移。

此外，与第2实施方式同样地，在周边电路芯片200内进而将导电层309设置在比导电层311更靠半导体衬底70侧，在存储器阵列芯片300内进而将导电层314设置在比导电层316更靠半导体衬底50侧。这些导电层309、314用作构成链配线31_2的导电层，并且也作为防止裂痕从切割线101进入的裂痕阻挡层发挥功能。其他效果与所述第1实施方式相同。

4.第4实施方式

在第4实施方式中，对于具有与第1至第3实施方式不同的构成的链配线及邻接配线进行说明。以下不进行说明的构成及动作等与第1实施方式相同。在第4实施方式中，主要对与第1实施方式的不同点进行说明。

在第4实施方式中，与第3实施方式同样地，在构成链配线的导电焊垫313间、及导电焊垫318间配置用于检测位置偏移的导电焊垫，此外，将邻接配线32_3与邻接配线33_3电连接。由此，不仅能够检测出与链配线正交的方向的位置偏移，也能够检测出沿着链配线的方向的位置偏移。

4.1第4实施方式的端部区域的详细情况

使用图28～图33，对第4实施方式的端部区域30中的链配线、及邻接配线的详细情况进行说明。

图28是概略性地表示第4实施方式的设置在端部区域30的链配线31_3及邻接配线32_3、33_3的俯视图。图28表示沿着左边LS、右边RS、上边TS、及下边BS中的上边TS的链配线31_3及邻接配线32_3、33_3。沿着左边LS、右边RS、及下边BS的各链配线31_3及邻接配线32_3、33_3的用于测定的导电焊垫不同，其他结构也与图28～图33所示的结构相同。

图29是沿着图28中的E1-E1线(或链配线)的剖视图，图30是沿着图28中的E2-E2线(或邻接配线)的剖视图。进而，图31、图32及图33分别是沿着图28中的E3-E3线、E4-E4线、及E5-E5线的剖视图。

如图28所示，在端部区域30设置链配线31_3及邻接配线32_3、33_3。链配线31_3与邻接配线32_3、33_3邻接地配置。链配线31_3配置在邻接配线32_3与33_3之间。

如图28、图29、图31、图32、及图33所示，链配线31_3具有周边电路芯片200内的导电焊垫313、通孔312、导电层311、导电焊垫313A、通孔312A、及导电层311A、以及存储器阵列芯片300内的导电焊垫318、通孔317、导电层316、导电焊垫318A、通孔317A、导电层316A。

如图29所示，在周边电路芯片200内，导电层311在X方向上延伸。多个导电焊垫313相隔指定间隔排列在X方向上。导电焊垫313经由通孔312而电连接于导电层311的一端。另一导电焊垫313经由通孔312而电连接于导电层311的另一端。在导电焊垫313与另一导电焊垫313之间配置导电焊垫313A。导电焊垫313A经由通孔312A而电连接于导电层311A。

在存储器阵列芯片300内，导电层316在X方向上延伸。多个导电焊垫318相隔指定间隔排列在X方向上。导电焊垫318经由通孔317而电连接于导电层316的一端。另一导电焊垫318经由通孔317而电连接于导电层316的另一端。在导电焊垫318与另一导电焊垫318之间配置导电焊垫318A。导电焊垫318A经由通孔317A而电连接于导电层314。

导电焊垫313与导电焊垫318、及导电焊垫313A与导电焊垫318A以对向的方式分别贴合。

导电焊垫31Ac经由通孔、导电层、及接触插塞(未图示)而电连接于导电层316。导电焊垫31Ad经由通孔、导电层、及接触插塞(未图示)而电连接于另一导电层316。

如图30所示，邻接配线32_3与第3实施方式同样地，与图14所示的第1实施方式中的邻接配线32的结构相比，导电焊垫323、328的排列间隔更窄。其他结构与第1实施方式相同。此外，邻接配线33_3由于与邻接配线32_3的结构相同，因此省略记载。

4.2第4实施方式的动作

在第4实施方式中，使用链配线31_3，检测周边电路芯片200的导电焊垫313与存储器阵列芯片300的导电焊垫318通过贴合实现的接合状态。

例如，使用探针装置，测定连接于链配线31_3的一端的导电焊垫31Ac与连接于链配线31_3的另一端的导电焊垫31Ad之间的电阻，由此检测周边电路芯片200的导电焊垫与存储器阵列芯片300的导电焊垫之间的接合状态。

此外，在第4实施方式中，使用链配线31_3以及邻接配线32_3及33_3，检测周边电路芯片200与存储器阵列芯片300贴合中的位置偏移。

例如，使用探针装置，测定连接于链配线31_3的导电焊垫31Ac与连接于邻接配线32_3的导电焊垫32Ab之间、及导电焊垫31Ac与连接于邻接配线33_3的导电焊垫33Ab之间的电阻，由此检测出周边电路芯片200与存储器阵列芯片300贴合时的位置偏移量是否为容许范围内。其他情况与上述第1实施方式相同。

4.3第4实施方式的效果

根据第4实施方式，与所述第1实施方式同样地，能够容易地检测出周边电路芯片200与存储器阵列芯片300贴合中的导电焊垫间的接合不良(或剥离不良)、及位置偏移不良。由此，能够削减不良半导体存储装置的流出，进而能够提供能提高动作的可靠性的半导体存储装置。进而，由于能够容易地解析周边电路芯片200与存储器阵列芯片300中的接合不良及位置偏移不良，因此能够提高半导体存储装置的生产性。

进而，在第4实施方式中，通过在构成链配线31_3的导电焊垫313间配置导电焊垫318A，也能够检测出沿着链配线31_3的方向(X方向)上的位置偏移。其他效果与所述第1实施方式相同。

5.其他变化例等

所述实施方式中，作为半导体存储装置以NAND型闪速存储器为例进行了说明，但并不限于NAND型闪速存储器，也可以应用于其他所有半导体存储器，进而也可以应用于除半导体存储器以外的各种存储装置。

对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些实施方式可以通过其他各种方式实施，可以在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且同样地包含在权利要求书所记载的发明及其等同的范围内。

[符号的说明]

1 半导体存储装置

10 存储单元区域

11 存储单元阵列

20 周边电路区域

21 输入输出电路

22 逻辑控制电路

23 就绪/忙碌电路

24 寄存器群

25 定序器(或控制电路)

26 电压产生电路

27 驱动器

28 行解码器模块

29 列解码器

30 端部区域

31、31_1、31_2、31_3 链配线

31A 导电焊垫

31Aa、31Ab、31Ac、31Ad、31Ae、31Af、31Ag、31Ah 导电焊垫

32、32_1、32_2、32_3 邻接配线

32A 导电焊垫

32Aa、32Ab、32Ac、32Ad 导电焊垫

33、33_1、33_2、33_3 邻接配线

33A 导电焊垫

33Aa、33Ab、33Ac、33Ad 导电焊垫

40 感测放大器模块

BL、BL0～BLi 位线

BLK、BLK0～BLKm 区块

MP 存储柱

MT、MT0～MT7 存储单元晶体管

SGD、SGD0～SGD3 选择栅极线

SGS 选择栅极线

SL 源极线

ST1、ST2 选择晶体管

SU、SU0～SU3 串单元

WL、WL0～WL7 字线