阅读说明：本技术 使用降低的功率的存储器刷新操作 (Memory refresh operation using reduced power ) 是由 H·N·文卡塔 于 2020-05-26 设计创作，主要内容包括：本申请涉及使用降低的功率的存储器刷新操作。本文中所描述的技术涉及保护存储在存储器阵列中的数据的至少一部分。一种方法可以包含至少部分基于秘密密钥和标识符来检测无效存储器访问请求,并且通过响应于检测到所述无效存储器访问请求而停止与存储器阵列关联的一或多个存储器单元的内部刷新来防止所述存储器阵列的未经授权的访问。(The application relates to memory refresh operations using reduced power. The technology described herein relates to protecting at least a portion of data stored in a memory array. A method may include detecting an invalid memory access request based at least in part on a secret key and an identifier, and preventing unauthorized access of a memory array by ceasing internal refresh of one or more memory cells associated with the memory array in response to detecting the invalid memory access request.)

使用降低的功率的存储器刷新操作

技术领域

本公开总体上涉及存储器装置，并且更具体地说，涉及用于保存存储在存储器装置中的数据的存储器刷新操作。

背景技术

本部分旨在向读者介绍可能与在下面描述和/或要求的本发明的各个方面有关的各个方面。相信本讨论有助于给读者提供背景信息，以便于对本公开的各个方面的更好理解。因此，应当理解，这些陈述要就此而论阅读，而不是作为对现有技术的承认。

通常，计算系统包含诸如一或多个处理器或其它合适组件的处理电路，以及诸如芯片或集成电路的存储器装置。一或多个存储器装置可以在存储器模块上被实施为存储器阵列的一部分，诸如在双列直插存储器模块(DIMM)上采用的动态随机存取存储器(DRAM)装置，以存储对处理电路可访问的数据。例如，基于对计算系统的用户输入，处理电路可以请求存储器模块从其存储器装置检索对应于用户输入的数据。在某些情况下，检索到的数据可以包含可由处理电路执行以执行操作的指令及/或可以包含用作操作的输入的数据。此外，在某些情形中，从操作输出的数据可以被存储在存储器中，例如，以能够进行后续检索。这些存储器装置可以包含将经由存储器刷新操作(例如，刷新操作)被周期性地刷新以维持经由存储器装置存储的数据的存储电路。然而，刷新操作可能消耗不期望的功率量。

发明内容

一方面涉及一种装置。所述装置包括：多个存储体，其包括第一存储体和第二存储体，其中每个存储体包括多个存储器电路并且被配置成存储信息；以及第一子存储体逻辑电路，其经由多路复用器通信地耦合到第一存储体和第二存储体，其中第一子存储体逻辑电路在多路复用器被操作时将控制信号传输到第二存储体和第一存储体以允许在第一存储体与第二存储体之间共享控制信号。

另一方面涉及一种方法。所述方法包括：经由第一存储体逻辑电路执行存储器操作；经由第一存储体逻辑电路接收启动刷新操作的指示；经由第一存储体逻辑电路接收在降低的功率操作中操作的指示；并且经由第一存储体逻辑电路传输刷新控制信号到耦合在第一存储体逻辑电路、第二存储体逻辑电路和存储体之间的多路复用器以启动降低的功率刷新操作，其中降低的功率刷新操作使得在存储体的刷新时供应到第二存储体逻辑电路的功率被降低。

又一方面涉及一种系统。所述系统包括：存储器控制器；以及存储器模块，其通信地耦合到存储器控制器，其中存储器模块包括：第一存储体逻辑电路，其耦合到第一存储体；第二存储体逻辑电路，其被配置成被耦合到第二存储体；以及开关电路，其被配置成响应于来自存储器控制器的控制信号而在存储器刷新操作期间将第一存储体逻辑电路耦合到第二存储体而不是第二存储体逻辑电路。

附图说明

通过阅读以下详细描述并参考附图，可以更好地理解本公开的各种方面，在附图中：

图1是根据实施例的包含可以访问存储体的片上系统(SOC)的系统的框图；

图2是根据实施例的图1的系统的存储器阵列的框图；

图3是根据实施例的图1的存储器阵列的一对存储体的框图；

图4是根据实施例的图3的该对存储体对的框图，所述对存储体包含用以在该对存储体之间共享刷新控制信号的多路复用电路；

图5是根据实施例的由命令控制器执行以在存储器刷新操作期间在降低的功率模式中操作图1的系统的过程的流程图；以及

图6是根据实施例的图3的该对存储体对的框图，所述对存储体包含用以在该对存储体之间共享刷新控制信号的多路复用电路的另一示例。

具体实施方式

下面将描述一或多个特定实施例。为提供这些实施例的简洁描述，在说明书中未描述实际实现的所有特征。应领会的是，在任何此类实际实现的开发中，如在任何工程或设计项目中，作出许多实现特定的决定以达到开发者的特定目标，诸如符合系统有关和业务有关的约束，其将因实现不同而异。此外，应意识到，此开发工作可能是复杂且耗时的，但是对于从本发明中受益的普通技术人员来说，这仍是常规的设计、生产和制造工作。

在介绍本公开的各种实施例的元件时，“一”、“一个”和“该”旨在表示有元件的一或多个。术语“包括”、“包含”和“具有”旨在是包含性的，并且表示可以存在除了所列出的元件之外的额外元件。另外，应理解的是，对本公开的“一个实施例”或“一实施例”的引用无意于被解释为排除也包含所述特征的另外实施例的存在。

计算系统可以包含在操作中经由电信号传递信息的电子装置。例如，计算系统中的电子装置可以包含通信地耦合到存储器的处理器。以此方式，处理器可以与存储器进行通信以检索可执行指令，检索将由处理器处理的数据，和/或存储从处理器输出的数据。然而，可周期性地或偶尔地刷新不同类型的存储器以适当地将信息保留在存储器内。

例如，动态随机存取存储器(DRAM)装置或另一类型的易失性半导体存储器装置可能随着时间的过去而丢失存储在其存储器电路内的信息。为抵消随时间的过去的退化，可以作为存储器刷新操作的一部分来刷新DRAM装置。在存储器刷新操作期间，DRAM装置的部分被读取和重写为刷新(例如，恢复)表示存储在存储器电路内的信息的电信号的方式。

类似于电子装置内的许多操作，存储器刷新操作可由电子装置的控制器启动并且由响应于存储器刷新操作的启动而生成(一或多个)另外控制信号的后续逻辑电路管理。存储器装置可以包含存储体，并且存储器存储本的群组可耦合到存储体逻辑电路，所述存储体逻辑电路生成(一或多个)另外控制信号以执行存储器刷新操作。基于电子装置和电子装置的DRAM装置的具体配置，存储体逻辑电路可以生成无意冗余刷新控制信号。

例如，存储体逻辑电路的子集可以为DRAM的不同部分生成等效的存储器刷新控制信号。由于至少两个存储体逻辑电路可以生成这些等效的存储器刷新控制信号，因此，无意冗余刷新控制信号可以被生成。如果在DRAM的部分之间共享这些冗余的刷新控制信号，则可以降低DRAM装置的功率消耗并因此降低电子装置的功率消耗。例如，可以在DRAM的部分之间共享存储体逻辑电路，使得在DRAM的存储体之间共享至少一个存储器刷新控制信号以完成存储器刷新操作。

考虑到前面所述，图1是电子装置(例如，半导体存储器装置，诸如动态随机存取存储器(DRAM)装置)的框图。所述电子装置可以包含存储器单元的阵列，诸如存储器阵列10。存储器阵列10可以包含存储体12，所述存储体12包含一或多个存储器单元。存储体12中的每一个可以包含字线(WL)、位线(BL)和布置在字线和位线的交叉处的存储器单元。存储器单元可以包含若干个不同的存储器介质类型中的任一个，包含电容性、磁阻性、铁电性、相变或诸如此类。字线的选择可以由行解码器14执行，并且位线的选择可以由列解码器16执行。感测放大器(SAMP)可以被提供用于对应位线，并且被连接到至少一个相应的本地输入/输出(I/O)线对(LIOT/B)，所述本地输入/输出(I/O)线对(LIOT/B)可以经由可以作为开关操作的传输门(TG)被耦合到至少一个相应的主I/O线对(MIOT/B)。存储器阵列10还可以包含板线和用于管理其操作的对应电路。

存储器阵列10可以使用包括耦合到命令总线和地址总线的命令和地址端子的外部端子，以分别接收命令信号(CMD)和地址信号(ADDR)。存储器阵列10可进一步包含用以接收芯片选择信号(CS)的芯片选择端子、用以接收时钟信号(CK和CKF)的时钟端子、用以接收数据时钟信号(WCK和WCKF)的数据时钟端子、数据端子(DQ、RDQS、DBI及DMI)及电源端子(VDD、VSS、VDDQ及VSSQ)。

可以为命令端子和地址端子供应来自外部的地址信号和存储体地址信号。供应到地址端子的地址信号和存储体地址信号可以经由命令地址输入电路22被传送到地址解码器18。地址解码器18可以接收地址信号并且将经解码的行地址信号(XADD)供应到行解码器14，并且将经解码的列地址信号(YADD)供应到列解码器16。地址解码器18还可接收存储体地址信号(BADD)并且将存储体地址信号供应到行解码器14及列解码器16两者。

可以为命令和地址端子供应来自存储器控制器的命令信号(CMD)、地址信号(ADDR)和芯片选择信号(CS)。命令信号可以表示来自存储器控制器的各种存储器命令(例如，包含存取命令，其可以包含读取和/或写入命令)。芯片选择信号(CS)可以被用来选择存储器阵列10以响应提供给命令和地址端子的命令和地址。在将活跃芯片选择信号(CS)提供给存储器阵列10时，可以对命令信号(CMD)和地址信号(ADDR)进行解码，并且可以执行存储器操作。可以将命令信号(CMD)作为内部命令信号(ICMD)经由命令地址输入电路22提供给命令解码器20。命令解码器20可以包含用以解码内部命令信号以生成用于执行存储器操作的各种内部信号和命令(诸如用以选择字线的行命令信号和用以选择位线的列命令信号)的电路。内部命令信号(ICMD)还可以包含输出和输入激活命令，诸如时控命令(CMDCK)。命令解码器20可以进一步包含用于跟踪各种计数或值(例如，由存储器阵列10接收的刷新命令和/或由存储器阵列10执行的自刷新操作的计数)的一或多个寄存器。

发出读取命令并且为行地址和列地址及时供应该读取命令时，可以从由行地址和列地址指定的存储器阵列10中的存储器单元读取读取数据。读取命令可以由命令解码器20接收，命令解码器20可以将内部命令提供给I/O电路26，以便读取数据可以根据时钟信号经由读取/写入放大器28和I/O电路26从数据端子被输出。可以在由读取时延信息(RL)定义的时间提供读取数据，所述读取时延信息(RL)可以被编程在存储器阵列10中，诸如在模式寄存器(图1中未示出)中。读取时延信息可以按照时钟信号(CK)的时钟周期来定义。例如，读取时延信息可以是在提供关联读取数据时由存储器阵列10接收读取命令后的时钟信号(例如，CK)的若干个时钟周期。

发出写入命令并且为行地址和列地址及时供应该写入命令时，可以根据时钟信号(例如，WCK和WCKF)将写入数据供应到数据端子。写入命令可以由命令解码器20接收，命令解码器20可以将内部命令提供给I/O电路26，以便写入数据由I/O电路26中的数据接收器接收，并且经由I/O电路26和读取/写入放大器28供应到存储器阵列10。可将写数据写入由行地址和列地址指定的存储单元中。可以在由写等待时间(WL)信息定义的时间将写入数据提供给数据端子。写入时延信息可以被编程在存储器阵列10中，诸如在模式寄存器(图1中未示出)中。写入时延信息可以按照时钟信号(CK)的时钟周期来定义。例如，写入时延信息可以是在接收关联写入数据时由存储器阵列10接收写入命令后的时钟信号(CK)的若干个时钟周期。

可以为电源端子供应电源电势(VDD和VSS)。可以将这些电源电势(VDD和VSS)供应到内部电压发生器电路30。内部电压发生器电路30可以基于电源电势(VDD和VSS)来生成各种内部电势(VPP、VOD、VARY、VPERI及诸如此类)。可以在行解码器14中使用内部电势(VPP)，可以在存储器阵列10中包含的感测放大器中使用内部电势(VOD和VARY)，以及可以在许多其它电路块中使用内部电势(VPERI)。

还可以为电源端子供应电源电势(VDDQ)。可以将电源电势(VDDQ)与电源电势(VSS)一起供应到I/O电路26。电源电势(VDDQ)可以与在本技术的实施例中的电源电势(VDD)是相同的电势。电源电势(VDDQ)可以与在本技术的另一实施例中的电源电势(VDD)是不同的电势。然而，专用电源电势(VDDQ)可被用于I/O电路26，以便由I/O电路26生成的电源噪声不传播到其它电路块。

可以为时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。可以将外部时钟信号(CK、CKF、WCK和WCKF)供应到时钟输入电路32。一些时钟信号(CK和CKF、WCK和WCK)可以是互补的。互补的时钟信号可以具有相反的时钟电平并且同时在相反的时钟电平之间转变。例如，时钟信号处在低时钟电平时，互补的时钟信号处在高电平，并且时钟信号处在高时钟电平时，互补的时钟信号处在低时钟电平。此外，时钟信号从低时钟电平转变到高时钟电平时，互补的时钟信号从高时钟电平转变到低时钟电平，并且时钟信号从高时钟电平转变到低时钟电平时，互补的时钟信号从低时钟电平转变到高时钟电平。

包含在时钟输入电路32中的输入缓冲器可以接收外部时钟信号。例如，在由来自命令解码器20的信号(CKE)使能时，输入缓冲器可以接收时钟信号(CK、CKF、WCK和WCKF)。时钟输入电路32可以接收外部时钟信号以生成内部时钟信号(ICLK)。可以将内部时钟信号供应到内部时钟电路34。内部时钟电路34可以基于所接收的内部时钟信号和来自命令地址输入电路22的时钟使能信号(CKE)来提供各种相位和频率受控的内部时钟信号。例如，内部时钟电路34可以包含接收内部时钟信号并且将各种时钟信号提供给命令解码器20的时钟路径(图1中未示出)。内部时钟电路34可以进一步提供输入/输出(I/O)时钟信号。可以将用作定时信号的I/O时钟信号供应到I/O电路26，以便确定读数据的输出定时和写数据的输入定时。可以在多个时钟频率提供I/O时钟信号，以便数据可以以不同数据速率从存储器阵列10输出和/或输入到存储器阵列10。期望高存储器速度时，较高的时钟频率可能是所期望的。期望较低的功率消耗时，较低的时钟频率可能是所期望的。也可以将内部时钟信号供应到定时发生器36并用来生成各种内部时钟信号。

存储器阵列10可以耦合到作为主机装置，将存储器的至少一部分用于信息的临时和/或持久存储的任何适合的电子装置。例如，主机装置备可以包含台式或便携式计算机、服务器、手持装置(例如，移动电话、平板电脑、数字阅读器、数字媒体播放器)，或处理电路的至少一部分，诸如中央处理单元、协处理器、专用存储器控制器或诸如此类。主机装置有时可以是联网装置(例如，开关、路由器)或数字图像、音频和/或视频的记录器、车辆、器具、玩具或若干个其它产品中的任一个。在一个实施例中，主机装置可以被直接连接到存储器阵列10，但在其它实施例中，主机装置可以被间接连接到存储器阵列10(例如，通过网络连接或经由与中间装置的通信)。

如上所述，存储器阵列10可以包含若干个存储体12。图2是带有存储体12的存储器阵列10的框图。一或多个存储体12可以可操作地耦合到存储体逻辑电路54。在此示例中，存储器阵列10包含32个存储体12，然而，应注意，存储器阵列10内可包含任何适合数量的存储体12。要进行刷新操作时，存储体逻辑电路54从命令控制器56接收至少一个刷新控制信号。命令控制器56可以是耦合在存储器控制器与存储体12之间的控制或处理电路。命令控制器56可以在预定的基础上和/或响应于系统8的感测到的操作条件来启动刷新操作。例如，可以以规则或限定的时间间隔刷新存储器以防止信息衰减和/或可以响应于感测到可能损害存储器的一或多种材料的信息保留能力的操作条件而刷新存储器。

命令控制器56可以传输全局行地址(GRA<15:0>)信号和激活存储体(ActBnk<31:0>)信号。全局行地址(GRA<15:0>)信号和激活存储体(ActBnk<31:0>)信号可以使得命令控制器56能够经由递增用于存储体12的每一行的地址来刷新存储体12中的每一个的每一行。注意，每个存储体12可以具有相同数量的行，并且行的数量可以大于或小于十六行。

存储器通道58可以被部署在存储体12之间。存储器通道58可以包含在存储器操作期间使用的通信耦合，诸如在刷新操作期间单独地激活或去激活存储体12的行时和/或分发刷新操作信号(例如，全局行地址(GRA<15:0>)信号、激活存储体(ActBnk<31:0>)信号)时。这样，存储器通道58可以包含在各个存储体12之间的一或多个硬连线耦合。

为帮助描述存储器通道58和存储体12，图3是存储器阵列10的一对存储体12(12A、12B)的框图。部署在存储体12之间的是存储器通道58(58A，58B)。存储器通道58中的每一个可以包含一或多个子通道64，其将来自子存储体逻辑电路66(66A、66B)的输出耦合到对应存储器存储本12的行和/或列。子存储体逻辑电路66可以包含响应于来自命令控制器56的控制信号而生成刷新控制信号的电路。刷新控制信号可以经由存储器通道58被单独生成或适当地分发，以有利于逐行或逐列刷新操作。

在一些情况下，刷新操作牵涉到在大致类似的时间生成用于每个存储体12的刷新控制信号。例如，存储体12A可以与存储体12B同时接收刷新控制信号。在这些情况下，用于每对存储体12A、12B的刷新控制信号可以对于刷新控制信号的一部分是相同的和/或至少是类似的。因此，在由于系统8生成重复的信号而生成和分散刷新控制信号时，系统8可以消耗不期望的功率量。如本文中所述，如果包含了电路以允许在该对存储体12(例如，该对存储体12A、12B)之间共享刷新控制信号，则可以降低存储体12的功率消耗，且因此降低系统8的功率消耗。

图4是存储器阵列10的框图，其包含允许经由缓冲器电路80在一或多个存储体12之间共享刷新控制信号的此类电路，例如多路复用器78或其它适合的开关电路。多路复用器78可以选择性地允许在子存储体逻辑电路66(66A、66B)之间共享刷新控制信号。刷新控制信号在一或多个存储体12之间共享时，存储体12的至少一个可以被断电，从而减少系统8消耗的功率。命令控制器56可以控制子存储体逻辑电路66的断电，并且因此控制多路复用器78的操作状态。例如，命令控制器56可以生成控制信号并且将所述控制信号传输到多路复用器78以促使多路复用器78传输来自子存储体逻辑电路系统66B的信号而不是来自子存储体逻辑电路系统66A的信号。

存储器通道58可以被视为存储器阵列10的存储器通道区，其包含用以传输来自子存储体逻辑电路66和存储体12的控制信号的子通道64。这样，多路复用器78被包含在存储器阵列10的存储器通道58和/或存储器通道区域的外部。多路复用器78耦合到缓冲电路80的输入，并且因此向存储通道58间接地传输。在第一操作状态中时，多路复用器78允许来自子逻辑存储体逻辑电路66A的控制信号经由存储器通道58A传输到存储体12A。然而，在对应于存储器阵列10的刷新操作的第二操作状态中时，多路复用器78不允许来自子逻辑存储体逻辑电路66A的控制信号传输到存储体12A。相反，在第二操作状态中时，多路复用器78经由相同的存储器通道58A将控制信号从子逻辑存储体逻辑电路66B传输到存储体12A。实际上，由于在刷新操作期间在存储体12之间共享由子逻辑存储体逻辑电路66B生成的控制信号，因此，在执行存储器刷新操作的同时，子逻辑存储体逻辑电路66A可以被断电或具有降低的其供应功率。这样，命令控制器56可以生成一半的激活存储体(ActBnk<31:0>)信号(例如，ActBnk<0>、ActBnk<2>、ActBnk<4>…ActBnk<30>)，以执行与全部的激活存储体(ActBnk<31:0>)信号一样的等效的刷新操作。由于在刷新操作期间使用的激活存储体信号被减少一半，因此，至少部分地通过降低由传输信号的电路(例如，通信耦合)消耗的功率(例如，因发热而损耗的功率、生产中降低的功率)以及至少部分地通过经不响应于激活存储体信号而操作来降低由子存储体逻辑电路66消耗的功率，可以实现功率节省。

图5中描述了牵涉到在存储体12A、12B之间共享刷新控制信号的操作。图5是由命令控制器56执行以在存储器刷新操作期间在降低的功率模式中操作系统8的过程90的流程图。通常，过程90包含命令控制器执行存储器操作(框92)，接收为n个存储体启动刷新操作的指示(框94)，接收对降低的功率操作的指示(框96)，向(一或多个)多路复用器传输控制信号(框98)，以及生成n/2个刷新控制信号以执行刷新操作(框100)。应理解的是，虽然以特定顺序描述了过程90的具体操作，但可以以任何适合的顺序执行这些操作。此外，虽然过程90被描述为由命令控制器56执行，但应理解的是，任何适合的系统和/或电路(例如，与控制系统结合的电路)可以执行所描述的操作。

在框92，命令控制器56可以执行存储器操作。存储器操作可以包含与命令控制器56关联，有利于读取和/或写入操作的操作。图1中所描述的存储器控制器可以指示命令控制器56来执行存储器操作。图1中所描述的存储器控制器还可以指示命令控制器56来执行存储体12的刷新操作。因此，在框94，命令控制器56可以接收为存储器阵列10的n个存储体12启动刷新操作的指示。命令控制器56可以接收刷新操作启动的指示，该指示是命令控制器56的软件或处理电路可解释的命令。然而，在一些实施例中，命令控制器56可以从存储器控制器接收命令控制器56的逻辑电路可解释的指示，例如用于系统8和/或存储器阵列10的逻辑低或逻辑高电压电平的电压信号。可以为存储器阵列10的每个存储体12(例如，n个存储体12)启动刷新操作。

除接收刷新操作启动的指示之外，在框96，命令控制器56可以接收对降低的功率操作的指示。在降低的功率操作模式中时，存储器阵列10可以在存储体12的子集之间共享刷新控制信号。例如，在降低的功率操作模式期间，子存储体逻辑电路66B可生成用于存储体12A和存储体12B两者的刷新控制信号。对应于未被用来生成刷新控制信号的部分的子存储体逻辑电路66的部分可以被断电或在降低的功率状态中操作。例如，在图4中，在降低的功率操作期间共享来自子存储体逻辑电路66B的刷新控制信号时，子存储体逻辑电路66A可以被断电或具有降低的其供应功率。对降低的功率操作的指示可以用信号发送到命令控制器56以对子存储体逻辑电路66的一部分(例如，至少子存储体逻辑电路66A和其它存储体12对的类似部署的子存储体逻辑电路66)进行断电或降低供应到其的功率。注意，子存储体逻辑电路66A或子存储体逻辑电路66B二者之一可以被断电以实现本公开的功率消耗降低。对降低的功率操作的指示还可以是命令控制器56的逻辑电路、软件和/或处理电路可解释的命令或指示。

在框98，命令控制器56可以至少部分通过将控制信号传输到一或多个多路复用器78并且降低到子存储体逻辑电路66的子集的功率来启动降低的功率刷新操作。控制信号可以促使多路复用器78更改状态以操作存储器阵列10进入降低的功率操作模式。多路复用器78可以更改状态，以将允许的信号传输从在子存储体逻辑电路66的第一部分与相应存储体12之间更改为在子存储体逻辑电路系统66的第二部分与相应存储体12之间。例如，图4的多路复用器78在第一状态中时可以在子存储体逻辑电路66A与存储体12A之间传输刷新控制信号，但在接收来自命令控制器56的控制信号(例如，在框98)之后可以在子存储体逻辑电路66B与存储体12A之间传输刷新控制信号。在降低的功率刷新操作期间，命令控制器可以降低所供应的功率或对子存储体逻辑电路66的子集进行断电。例如，可以在子存储体逻辑电路66B代表子存储体逻辑电路66A生成刷新控制信号时以降低的功率或无功率来操作子存储体逻辑电路66A。为降低供应到子存储体逻辑电路66A的功率，命令控制器56可以抑制或减小供应到电耦合到子存储体逻辑电路66A的一或多个部分的电压，将子存储体逻辑电路66A电耦合到供应比子存储体逻辑电路66的原始功率供应更少的功率的不同电源，和/或例如经由开关电路将子存储体逻辑电路66A与电源解耦。

在框100，命令控制器56可以生成对应于若干个存储体12的一半(例如，n/2)的若干个刷新控制信号。由于在一或多个存储体12(例如，两个存储体)之间共享刷新控制信号，因此，用于存储器阵列10的子存储体逻辑电路66的一半可以被断电或具有减小的所供应的功率量。这样，可降低在刷新操作期间由存储器阵列10且因此由系统8所消耗的功率。存储器阵列10所消耗的功率可以响应于存储器阵列10使用更少功率来生成刷新控制信号和/或响应于子存储体逻辑电路66的子集被电去耦而降低，并且因此不能在刷新操作期间被动地消耗功率。

虽然图4描绘了使用电路来允许在一或多个存储体之间共享刷新控制信号的存储器阵列10的示例，但功率消耗的进一步降低可以被实现。图6是存储器阵列10的框图，其包含耦合到每个存储体12的每一行以允许在一或多个存储体12之间共享刷新控制信号的多路复用器78。多路复用器78可以选择性地允许在子存储体逻辑电路66(66A、66B)之间共享刷新控制信号。类似于图4的示例存储器阵列10，在一或多个存储体12之间共享刷新控制信号时，存储体12中的至少一个可以被断电，从而减少由系统8所消耗的功率。命令控制器56可以控制子存储体逻辑电路66的断电，并且因此控制多路复用器78的操作状态。例如，命令控制器56可以生成控制信号并且将所述控制信号传输到多路复用器78以促使多路复用器78传输来自子存储体逻辑电路系统66B的信号而不是来自子存储体逻辑电路系统66A的信号。

然而，与图4的示例存储器阵列10不同，多路复用器78将存储体12A耦合到与存储体12B共享的子通道64。在此情况下，多路复用器78被包含在存储器阵列10的存储器通道区内，并且直接耦合到存储器通道58B(例如，经由直接耦合)。如本文中所使用的，“直接地耦合”或“直接耦合”可以指的是在没有中间组件的情况下形成的在两个组件之间的物理连接。图4的存储器阵列10可以关断或降低供应到子存储体逻辑电路66A的功率，但可以经由一或多个子通道64通过缓冲器电路80继续传输刷新控制信号。图6的存储器阵列10可以关断或降低供应到子存储体逻辑电路66A的功率和通过使用更少的子通道64来将刷新控制信号传输到存储体12A，降低经由子通道64所消耗的功率。由于与存储体12A共享存储器通道58B以将相同的刷新控制信号传递到存储体12A和存储体12B两者，因此，可以在存储器刷新操作中不使用存储器通道58A。因此，传输刷新控制信号时，存储器通道58A可以不消耗功率。类似于图4和图5的描述，命令控制器56可以生成和传输控制信号以操作存储器阵列10进入降低的功率刷新操作，所述降低的功率刷新操作通常包含使子存储体逻辑电路66的子集(例如，至少子存储体逻辑电路66A)断电，更改多路复用器78的状态以允许在存储器通道58B的子通道64与存储体12A之间的信号传输。注意，子存储体逻辑电路66A或子存储体逻辑电路66B二者之一可以被断电以实现本公开的功率消耗降低。

考虑到前面所述，在一些实施例中，存储器通道58将另外的控制信号传输到刷新控制信号。在这些情况下，另外的控制信号可以在子存储体逻辑电路66的子集处被生成和传输到剩余的子存储体逻辑电路66。另外的控制信号可以包含刷新地址、字线控制信号、感测放大器控制信号或诸如此类，其可以经由多路复用器78被多路复用到存储体12A中，以在降低的功率刷新操作中操作存储体12A时帮助操作存储器阵列10以执行存储器刷新操作。注意，在本公开中论述了多种逻辑门，然而应理解的是，所描绘的逻辑门可以各自被替换成多种有效逻辑门，与多种有效逻辑门组合使用，所述多种有效逻辑门包含与非(NAND)门、或非(NOR)门、异或(XOR)门、与门、或门、反相门或等等(即使本文中未明确地指出)。

因此，本公开的技术效应包含改进存储器刷新操作的系统和方法。使用上述多路复用电路，至少两个存储体可以使用共享的刷新控制信号进行存储器刷新操作。刷新控制信号的共享可以允许一或多个子存储体逻辑电路被断电，从而减小在刷新操作期间所消耗的功率。此外，通过将多路复用电路部署在第一存储器阵列与用于第二存储器阵列的子通道电路之间，使得可以绕过对应于第一存储器阵列的存储器通道的至少一部分，可以实现另外的功率消耗改进。

尽管本公开可以容许各种修改和备选形式，但特定实施例已在附图中作为示例被示出，并且在本文中已被详细描述。然而，应理解的是，本公开无意于被限于所公开的特定形式。相反，本公开旨在覆盖落入如由所附权利要求限定的本公开的精神和范围内的所有修改、等同物和备选。

本文提出并要求保护的技术被参考并应用于实践性质的材料对象和具体实例，其明显地改善了本技术领域，且因此不是抽象的、无形的或纯粹的理论。此外，如果本说明书所附的任何权利要求包含被指定为“用于[执行][功能]的装置…”或“用于[执行][功能]的步骤…”的一或多个元件，则此些元件旨在根据35U.S.C.112(f)来解释。然而，对于包含以任何其它方式指定的元件的任何权利要求，此些元件不应根据35U.S.C.112(f)来解释。