阅读说明：本技术 用于模拟行存取跟踪的设备和方法 (Apparatus and method for simulating row access tracking ) 是由 吴俊� 李亮 张煜 潘栋 于 2020-08-17 设计创作，主要内容包括：本公开的实施例是针对用于模拟行存取跟踪的设备和方法。提供多个单位单元,所述单位单元中的每一个含有用以跟踪对存储器装置的字线的一部分的存取的一或多个模拟电路。当所述部分中的字线被存取时,所述单位单元可例如通过将电荷添加到电容器,更新累加器电压。比较器电路可确定一或多个累加器电压何时越过阈值(例如,参考电压)。响应于所述累加器电压越过所述阈值,可将侵略者地址加载于目标刷新队列中,或如果所述侵略者地址已经处于所述队列中,可设置与所述地址相关联的优先级旗标。可提供侵略者地址以按基于设置的优先级旗标的数目的次序来刷新所述侵略者地址的受害者。(Embodiments of the present disclosure are directed to apparatus and methods for simulating row access tracking. A plurality of unit cells are provided, each of which contains one or more analog circuits to track access to a portion of a word line of a memory device. When the word line in the portion is accessed, the unit cell can update the accumulator voltage, for example, by adding charge to the capacitor. The comparator circuit may determine when one or more accumulator voltages cross a threshold (e.g., a reference voltage). In response to the accumulator voltage crossing the threshold, an aggressor address may be loaded in a target refresh queue, or if the aggressor address is already in the queue, a priority flag associated with the address may be set. Aggressor addresses may be provided to refresh victims of the aggressor addresses in an order based on the number of priority flags set.)

用于模拟行存取跟踪的设备和方法

技术领域

本公开涉及存储器装置，且特定来说，涉及用于模拟行存取跟踪的设备和方法。

背景技术

信息可作为物理信号(例如，电容性元件上的电荷)存储在存储器的个别存储器单元上。存储器可以是易失性存储器，且物理信号可随时间推移衰减(这可能使存储于存储器单元中的信息降级或毁坏)。可能需要通过例如重写信息以将物理信号恢复到初始值来周期性地刷新存储器单元中的信息。

随着存储器存储体件的大小减小，存储器单元的密度大大增加。可进行自动刷新操作，其中存储器单元的顺序周期性地刷新。重复存取特定存储器单元或存储器单元组(通常称为‘行锤击(row hammer)’)可能导致附近存储器单元中数据降级的速率增加。除了自动刷新操作之外，可能还需要在目标刷新操作中识别且刷新受行锤击影响的存储器单元。

发明内容

在一个方面中，本申请案提供一种设备，其包括：多个单位单元，所述单位单元中的每一个被配置成存储多个电压中的一个并且将所述多个电压中的所述所存储电压与参考电压进行比较，其中响应于指示所述多个单位单元中的一个的选择信号，所述多个单位单元中的所选单位单元被配置成更新所述多个电压中的所述所存储电压；和栈控制电路，其被配置成接收行地址并且基于所述行地址将所述选择信号提供到所述多个单位单元中的一个，其中所述栈控制电路被配置成响应于所述多个电压中的所述所存储电压越过所述参考电压而提供触发信号。

在另一方面中，本申请案另外提供一种设备，其包括：累加器电路，其包括电容器，所述累加器电路被配置成提供基于所述电容器的电荷的累加器电压，所述累加器电路被进一步配置成响应于选择信号而将一量的电荷添加到所述电容器；比较器电路，其被配置成将所述累加器电压与参考电压进行比较，并且响应于所述累加器电压高于所述参考电压而提供触发信号；和旗标逻辑电路，其被配置成部分地基于所述触发信号来设置多个旗标信号的逻辑电平。

在又一方面中，本申请案另外提供一种设备，其包括：存储器，其包括与行地址相关联的多个字线；栈，其被配置成存储多个电压，其中所述多个电压中的每一个与所述多个字线的一部分相关联，其中所述栈被配置成响应于接收到与所述多个字线的所述部分相关联的行地址而改变所述多个电压中的选定电压，所述多个字线的所述部分与所述多个电压中的所述选定电压相关联，且其中所述栈在所述多个电压中的所述选定电压越过阈值的情况下提供触发信号；和目标刷新队列，其被配置成响应于所述触发信号而存储基于所述行地址的队列地址。

附图说明

图1是根据本公开的实施例的半导体装置的框图。

图2是根据本公开的实施例的刷新控制电路的框图。

图3是根据本公开的实施例的行存取跟踪栈的框图。

图4是示出根据本公开的实施例的栈控制电路的示意图。

图5是根据本公开的实施例的单位单元的示意图。

图6是根据本公开的实施例的第一旗标锁存器和第二旗标锁存器的示意图。

图7A-7B是根据本公开的实施例的存储器阵列的框图。

图8是根据本公开的实施例的存储器阵列的框图。

具体实施方式

以下对某些实施例的描述在本质上仅是示范性的，且决不意图限制本公开的范围、本公开的应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，且借助于说明方式展示其中可实践所描述的系统和方法的特定实施例。对这些实施例进行了足够详细的描述以使所属领域的技术人员能够实践本发明所公开的系统和方法，且应理解，可以利用其它实施例，且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，出于清晰性的目的，当所属领域的技术人员清楚某些特征时将不再论述其详细描述，以免混淆本公开的实施例的描述。因此，以下详细描述不应以限制性的意义来理解，并且本公开的范围仅由所附权利要求书来限定。

存储器装置可包含多个存储器单元。存储器单元可存储信息(例如，作为一或多个位)，且可组织在字线(行)与位线(列)的交叉点处。数个字线和位线可组织成存储器存储体。存储器装置可包含数个不同存储器存储体。存储器装置可接收一或多个命令信号，所述一或多个命令信号可指示一或多个存储器封装的存储体中的一或多个中的操作。存储器装置可进入刷新模式，其中刷新存储器存储体中的一或多个中的字线。

存储器单元中的信息可能随时间推移而衰减。存储器单元可逐行刷新，以保持存储器单元中的信息。在刷新操作期间，一或多个行中的信息可重写回到相应行，以恢复信息的初始值。对给定行(例如，侵略者行)的重复存取可能致使一或多个相邻行(例如，受害者行)中的信息衰减的速率增加。可跟踪对存储器的不同行的存取以便确定可能的受害者行并且作为目标(或‘行锤击’)刷新操作的部分对所述受害者行进行刷新。然而，归因于装置的空间和/或功率限制，用数字计数器分别跟踪每个行存取可能是困难的。

本公开是针对用于模拟行存取跟踪的设备、系统和方法。刷新控制电路可包含数个模拟单位单元，所述模拟单位单元中的每一个包含用以跟踪对存储器装置的一或多个字线的存取的数个电路。每一单位单元可跟踪对字线的一部分的存取，并且单位单元一起可跟踪对存储器的所有字线的存取。当存取给定字线时，栈控制电路可将信号发送到跟踪所述字线的单位单元。响应于那些信号，单位单元可更新电压(例如，通过增加电容器上的电荷量)。基于所述电压(例如，当所述电压越过参考电压时)，可为与单位单元相关联的一或多个字线加旗标以用于目标刷新操作。

在一些实施例中，刷新控制电路也可包含目标刷新队列，作为目标刷新操作的部分，在为了刷新而被单位单元标记之后，所述目标刷新队列可存储用于刷新的地址。当单位单元中的一个中的电压越过阈值电平(例如，参考电压)时，与单位单元相关联的一或多个地址可添加到目标刷新队列，且可重置单位单元中的电压。在一些实施例中，目标刷新队列中的每一地址可包含一或多个优先级旗标。当单位单元中的电压越过阈值时，如果与单位单元相关联的地址已经处于目标刷新队列中(例如，当待存储的队列地址匹配所存储队列地址中的一个时)，那么可设置优先级旗标中的一或多个(例如，可切换旗标的电平)。可以基于设置的优先级旗标的数目的次序刷新目标刷新队列中的地址。

图1是根据本公开的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DXADDM装置。

半导体装置100包含存储器阵列112。在一些实施例中，存储器阵列112可包含多个存储器存储体。每一存储器存储体包含多个字线WL、多个位线BL和/BL以及布置在所述多个字线WL与所述多个位线BL和/BL的相交点处的多个存储器单元MC。字线WL的选择由行控件108执行，且位线BL和/BL的选择由列控件110执行。在一些实施例中，可存在用于存储器存储体中的每一个的行控件108和列控件110。

位线BL和/BL耦合到相应感测放大器(SAMP)117。来自位线BL或/BL的读取数据被感测放大器SAMP 117放大，并且经由互补本地数据线(LIOT/B)、转移栅极(TG)118和互补主数据线(MIO)转移到读取/写入放大器120。相反地，从读取/写入放大器120输出的写入数据经由互补主数据线MIO、转移栅极118和互补本地数据线LIOT/B转移到感测放大器117，且写入于耦合到位线BL或/BL的存储器单元MC中。

半导体装置100可使用多个外部端子，其包含命令和地址(C/A)端子，其耦合到命令和地址总线以接收命令和地址；时钟端子，其接收时钟CK和/CK；数据端子DQ，其提供数据；以及电源端子，其接收电源电势VDD、VSS、VDDQ和VSSQ。

为时钟端子供应外部时钟CK和/CK，所述外部时钟CK和/CK提供到时钟输入电路122。外部时钟可以是互补的。时钟输入电路122基于CK和/CK时钟产生内部时钟ICLK。ICLK时钟提供给命令控件106并提供给内部时钟产生器124。内部时钟产生器124基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。将内部数据时钟LCLK提供给输入/输出电路126，以对包含在输入/输出电路126中的电路的操作进行定时，例如提供给数据接收器以对写入数据的接收进行定时。

可为C/A端子供应存储器地址。供应给C/A端子的存储器地址经由命令/地址输入电路102转移到地址解码器104。地址解码器104接收所述地址并且将解码的行地址XADD供应给行控件108并将解码的列地址YADD供应给列控件110。行地址XADD可用以规定存储器阵列112的一或多个字线WL，且列地址YADD可规定存储器阵列112的一或多个位线BL。地址解码器104还可提供存储体地址BADD，其规定存储器的特定存储体。存储体地址BADD可提供给行控件108和/或列控件110以将存取操作引导到所述存储体中的一或多个。

行地址XADD可包含多个位。如本文中所使用，不同位的行地址XADD可标记为XADD0-XADDn，其中n是行地址的位的总数目。因此，XADDi可指行地址XADD的第i位。

行地址XADD的不同子集的位可与存储器阵列112的不同层级的组织相关联。举例来说，行地址XADD的位子集可为指代存储器阵列112的含有数个字线的区段的区段地址，且行地址XADD的不同位子集可为指代所述区段内的特定字线的字线地址。在其它实施例中，可使用行地址和字线的不同布置。虽然在本文中大体描述行地址的性质和用途，但应理解，可在一些实施例中以类似方式组织列地址。

可为C/A端子供应命令。命令的实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与一或多个行地址XADD、列地址YADD和存储体地址BADD相关联以指示待存取的存储器单元。

所述命令可作为内部命令信号经由命令/地址输入电路102提供到命令控件106。命令控件106包含用以对内部命令信号进行解码以产生用于执行操作的各个内部信号和命令的电路。举例来说，命令控件106可提供用以选择字线的行命令信号和用以选择位线的列命令信号。

装置100可接收为行激活命令ACT的存取命令。当接收到行激活命令ACT时，为行地址XADD供应行激活命令ACT。

装置100可接收为读取命令的存取命令。当接收到读取命令时，为存储体地址BADD和列YADD地址及时供应读取命令，从存储器阵列112中的存储器单元读取对应于行地址XADD和列地址YADD的读取数据。命令控件106接收读取命令，所述读取命令提供内部命令以使得来自存储器阵列112的读取数据提供给读取/写入放大器120。读取数据经由输入/输出电路126从数据端子DQ输出到外部。

装置100可接收为写入命令的存取命令。当接收到写入命令时，及时向存储体地址和列地址供应写入命令，将供应给数据端子DQ的写入数据写入到存储器阵列112中的对应于行地址和列地址的存储器单元。命令控件106接收到写入命令，所述写入命令提供内部命令以使得输入/输出电路126中的数据接收器接收到写入数据。写入时钟也可提供给外部时钟端子以用于将输入/输出电路126的数据接收器对写入数据的接收进行定时。写入数据经由输入/输出电路126供应到读取/写入放大器120，并且通过读取/写入放大器120供应到存储器阵列112以写入到存储器单元MC中。

装置100还可接收致使其进行刷新操作的命令。刷新信号AREF可以是脉冲信号，其在命令解码器106接收到指示刷新模式的信号时激活。在一些实施例中，可在外部向存储器装置100发布刷新命令。在一些实施例中，装置的组件可周期性地产生刷新命令。在一些实施例中，当外部信号指示刷新进入命令时，还可激活刷新信号AREF。刷新信号AREF可紧接在命令输入之后激活，且其后可以所要内部时序循环激活。因此，刷新操作可自动继续。自刷新退出命令可致使刷新信号AREF的自动激活停止并返回到空闲状态。

刷新信号AREF供应给刷新控制电路116。在一些实施例中，可存在与每一存储体相关联的刷新控制电路116。存储体地址BADD可指示待激活的刷新控制电路116中的一或多个。刷新控制电路116可共同接收刷新信号AREF，并且可产生和提供一或多个刷新行地址RXADD以便执行相关联存储器存储体中的一或多个刷新操作。在一些实施例中，存储器存储体的子集可为给定刷新命令。举例来说，一或多个额外信号可响应于AREF而指示哪些刷新控制电路116应提供刷新地址。在另一实例中，AREF可仅提供给与正在刷新的存储器存储体的子集相关联的刷新控制电路116。

聚焦于给定刷新控制电路的操作，刷新控制电路116将刷新行地址RXADD供应给行控件108，所述行控件108可刷新由刷新行地址RXADD指示的一或多个字线WL。刷新控制电路116可基于刷新信号AREF控制刷新操作的时序。在一些实施例中，响应于AREF的激活，刷新控制电路116可产生泵信号的一或多个激活，并且可产生和提供用于泵信号(例如，每一泵)的每一激活的刷新地址RXADD。

一种类型的刷新操作可为自动刷新操作。响应于自动刷新操作，存储器存储体可刷新存储器的行群组，并且接着可响应于下一自动刷新操作而刷新存储器存储体的下一行群组。刷新控制电路116可提供指示存储器存储体中的字线群组的刷新地址RXADD。刷新控制电路116可产生刷新地址RXADD序列以使得随时间推移，自动刷新操作可循环通过存储器存储体的所有字线WL。刷新操作的时序可使得以基于存储器单元中的数据降级的普通速率的频率来刷新每一字线。

另一类型的刷新操作可为目标刷新操作。对存储器的特定行(例如，侵略者行)的重复存取可能由于例如行之间的电磁耦合而导致相邻行(例如，受害者行)中的衰减速率增加。在一些实施例中，受害者行可包含物理上邻近于侵略者行的行。在一些实施例中，受害者行可包含远离侵略者行的行。受害者行中的信息可以一速率衰减，所述速率使得所述受害者行在所述行的下一自动刷新操作之前未经刷新的情况下可丢失数据。为了防止丢失信息，可能需要识别侵略者行并且接着进行目标刷新操作，其中刷新与一或多个相关联受害者行相关联的刷新地址RXADD。

在一些实施例中，所识别的行可为潜在侵略者行(和/或具有是侵略者的较高可能性的行)，且可在潜在受害者行(和/或具有是受害者的较高可能性的行)上执行目标刷新操作。出于清楚起见，所识别的行将被称作侵略者，且所刷新的行将被称作受害者，即使是存储器可识别未必是正被存取的足以引起相邻行中的数据降级的速率增加的侵略者字线，且可刷新其中未必发生数据降级的速率增加的受害者字线。

刷新控制电路116可接收地址解码器104所提供的行地址XADD并且可基于行地址XADD确定哪些字线是侵略者。刷新控制电路116可基于行地址XADD跟踪对字线的存取并且可基于存取的量确定哪些字线是侵略者。刷新控制电路可将字线的总数目划分成部分并且具有用于所述部分中的每一个的累加器电压。举例来说，字线的第一部分可与第一累加器电压相关联，字线的第二部分可与第二累加器电压相关联等。在一些实施例中，字线的与累加器电压相关联的部分可组织成字线的一或多个区段，所述区段中的每一个含有物理上彼此相邻的一或多个字线。可在由每一累加器电压表示的部分中的字线中的任一个被存取的任何时间更新所述累加器电压。举例来说，在一些实施例中，可通过增加电容器上的电荷来增加累加器电压。在一些实施例中，可通过减小电容器上的电荷来减小累加器电压。以此方式，可通过累加器电压跟踪对所有字线的所有存取，但可存在比总字线数目更少的计数值。

在一些实施例中，可基于与字线相关联的行地址将那些字线分组在一起。如果仅规定行地址的特定子集(例如，所述位子集的特定值)，那么可识别共享所述子集的规定值的所有字线，所述规定值作为其行地址的部分。举例来说，累加器电压所跟踪的字线的每一部分可由行地址XADD的子集的特定值来规定。如果行地址含有规定字线的区段的第一子集(例如，区段地址)和规定所述区段内的特定字线的第二子集(例如，字线地址)，那么可忽略行地址的字线地址子集，且刷新控制电路116可具有与区段地址的值相关联的累加器电压。因此，累加器电压可在任何时间更新与区段地址相关联的区段内的任何字线。在一些实施例中，区段地址可截短(例如，可忽略区段地址的一些位)成多区段地址，其表示数个不同区段中的所有字线。每一计数值可由经分组区段地址的特定值规定并且可表示对与多区段地址相关联的区段中的任一个中的任何字线的存取。应理解，行地址XADD可包含描述多个不同组织层级的多个子集，且基于行地址分配存储器阵列112的字线的特定方式的实例仅意在辅助理解所述概念。在其它实施例中，可使用其它使字线群组与计数器值相关联的方法。

当刷新控制电路116确定累加器电压所跟踪的字线的一部分中的至少一个字线是侵略者时(例如，当累加器电压越过阈值例如参考电压时)，可提供与所述累加器电压表示的字线的部分相关联的一或多个受害者地址。在其中每一存取都增加累加器电压的一些实施例中，刷新控制电路116可确定累加器电压何时大于参考电压。在其中每一存取都减小累加器电压的一些实施例中，刷新控制电路116可确定累加器电压何时小于参考电压。由于每一累加器电压可表示数个不同字线，因此可为与给定累加器电压相关联的群组中的每一个字线提供受害者地址。另外，可为物理上靠近(例如，邻近于)与累加器电压相关联的字线群组中的一或多个字线的字线提供受害者地址。举例来说，如果字线的群组布置到一或多个区段中，那么受害者地址可与区段中的每一字线以及靠近区段末尾的字线的字线相关联。

刷新控制电路116可具有数个累加器电压，在所述累加器电压之间表示对存储器阵列112的每个字线的存取。在一些实施例中，刷新控制电路116可包含可存储用于目标刷新操作的地址的目标刷新队列。在一些实施例中，目标刷新队列可存储受害者地址。在一些实施例中，目标刷新队列可存储与累加器电压表示的字线的部分相关联的侵略者地址(或侵略者地址的一部分)。当累加器电压越过阈值(例如，参考电压)时，与累加器电压相关联的地址可添加到目标刷新队列，且可将累加器电压重置为初始电压(例如，接地电压、系统电压例如VDD等)。当存在刷新命令(例如，AREF、刷新泵)时，可选择存储在目标刷新队列中的地址，且可提供基于所述队列中的所述地址的一或多个受害者地址作为刷新地址RXADD。

在一些实施例中，存储器可(例如，通过提供基于目标刷新队列的受害者地址作为刷新地址RXADD)对受害者地址执行目标刷新操作，只要所述目标刷新队列含有至少一个未经刷新地址即可。在一些实施例中，如果指示了刷新操作，但目标刷新队列为空(例如，不含地址和/或仅含有已经使其受害者刷新的地址，那么可替代地执行自动刷新操作。在一些实施例中，可为目标刷新操作预留某些刷新操作，且如果目标刷新队列为空，那么在那些预留的操作期间可不执行刷新操作。

目标刷新队列可包含与存储于其中的地址相关联的一或多个优先级旗标。每当累加器电压越过阈值时，如果与累加器电压相关联的地址已经存储在目标刷新队列中，那么可设置另一优先级旗标，且可将累加器电压重置为初始电平。举例来说，当队列地址添加到目标刷新队列时，如果队列地址已经在目标刷新队列中而非进行存储，那么设置与存储的队列地址相关联的另一优先级旗标。装置100可基于设置的优先级旗标的数目来区分目标刷新队列中的刷新地址的优先级。举例来说，其中可选择较多优先级旗标用于刷新的地址是在其中设置较少优先级旗标的地址之前。

向电源端子供应电源电势VDD和VSS。这些电源电势VDD和VSS供应给内部电压产生器电路128。内部电压产生器电路128基于供应给电源端子的电源电势VDD和VSS产生各个内部电势VPP、VOD、VARY、VPERI等等。内部电势VPP主要用于行控件108中，内部电势VOD和VARY主要用于包含在存储器阵列112中的感测放大器SAMP中，且内部电势VPERI用于多个其它外围电路块中。

还向电源端子供应电源电势VDDQ和VSSQ。电源电势VDDQ和VSSQ供应给输入/输出电路126。在本公开的一些实施例中，供应给电源端子的电源电势VDDQ和VSSQ可为与供应给电源端子的电源电势VDD和VSS相同的电位。在本公开的另一实施例中，供应给电源端子的电源电势VDDQ和VSSQ可为与供应给电源端子的电源电势VDD和VSS不同的电势。供应给电源端子的电源电势VDDQ和VSSQ用于输入/输出电路126，以使得输入/输出电路126产生的电源噪声不传播到其它电路块。

图2是根据本公开的实施例的刷新控制电路的框图。在一些实施例中，刷新控制电路200可实施图1的刷新控制电路116。刷新控制电路200接收行地址XADD(例如，从图1的地址解码器104)和刷新信号AREF，并且以基于AREF的时序提供刷新地址RXADD。刷新地址RXADD可为作为自动刷新操作的部分的自动刷新地址RXADD1，或作为目标刷新操作的部分的目标刷新地址RXADD2。可基于随时间跟踪行地址XADD来确定目标刷新地址RXADD2。

刷新控制电路200包含行存取跟踪栈230a(和其相关联栈控制电路231a)和冗余行存取跟踪栈230b(和其相关联栈控制电路231b)。行存取跟踪栈230a和冗余行存取跟踪栈230b各自包含数个单位单元232，所述单位单元232中的每一个包含存储和更新累加器电压中的一个的数个电路。虽然在本公开使用术语栈，但应理解，栈230a-b可表示包含如本文中所描述的单位单元232的任何形式的数据存储单元。

冗余行存取跟踪栈230b包含跟踪对存储器的冗余行(例如，修复操作中使用的行)的存取的单位单元232。行存取跟踪栈230a包含跟踪对存储器的非冗余行的存取的单位单元232。由于通常可存在比存储器的冗余行更多的非冗余行，因此栈230a可比栈230b包含更多的单位单元232。栈230a和230b可大体上包含类似组件并且可以类似方式起作用。出于简洁起见，将关于通用行存取跟踪栈230和栈控制电路231描述操作。

行存取跟踪栈230包含数个单位单元232，所述单位单元232中的每一个跟踪对存储器的字线的一部分的存取。行存取跟踪栈230还包含栈控制电路231，其包含共同耦合到不同单位单元232的数个电路。栈控制电路231可用以将信号共同提供到所有单位单元232或提供到一或多个规定的单位单元232。在图3-4中更详细地描述可用作栈控制电路231的实例栈控制电路。在图5-6中更详细地描述可用作单位单元232的实例单位单元。

每当接收到行地址XADD时，栈控制电路231可选择性地激活与字线的包含行地址XADD所表示的字线的部分相关联的单位单元232中的一个。在图2的实施例中，激活的单位单元232可增加存储的累加器电压，且单位单元232和栈控制电路231可将更新的累加器电压与参考电压进行比较。基于所述比较(例如，当累加器电压大于参考电压时)，行存取跟踪栈230可改变单位单元232所提供的旗标信号Flag的状态。应理解，虽然本文中所论述的实施例通常可指代增加累加器电压，但在一些实施例中，激活的单位单元232可减小电压，且栈控制电路231可确定更新的累加器电压是否小于参考电压。

响应于单位单元232中的一个的旗标信号Flag改变状态，挪用地址电路234可基于行地址XADD将地址存储于目标刷新队列236中。目标刷新队列236包含数个文件，所述文件中的每一个存储受害者地址和一或多个优先级旗标。挪用地址电路234可使用引导取样器指针235的逻辑，所述取样器指针235指示下一地址插入到目标刷新队列236的哪个文件中。在一些实施例中，挪用地址电路234可基于XADD确定受害者地址，且所述受害者地址可存储于目标刷新队列236中。在一些实施例中，挪用地址电路234可将行地址XADD(或行地址XADD的位的一部分)添加到目标刷新队列236。在其中XADD(或XADD的一部分)存储于目标刷新队列236中的实施例中，刷新逻辑电路244可在接收到存储于目标刷新队列236中的地址RXADD2之后计算受害者地址。在图7-8中更详细地论述确定受害者地址的细节。

在图2的实施例中，目标刷新队列236包含第一优先级旗标237和第二优先级旗标238。可在其它实施例中使用更多或更少优先级旗标。当单位单元232中的累加器电压上升到高于阈值时，单位单元232可检查第一优先级旗标237和第二优先级旗标238的状态。如果优先级旗标237、238都不处于高电平(例如，都不经设置)，那么挪用地址电路234可将基于地址XADD的地址存储于目标刷新队列236中基于样本指针235的位置(例如，文件)处。累加器电压接着可重置为初始电平。如果第一旗标237已经处于高电平(例如，指示累加器电压先前上升到高于参考电压)，那么第二优先级旗标238可改变为高电平，且第一优先级旗标237可保持在高电平下。挪用地址电路234可响应于第一优先级旗标237从第一状态改变为第二状态而仅将所述地址存储于目标刷新队列236中。因此，如果地址已经位于目标刷新队列236中，那么不二次加载所述地址。

刷新逻辑电路244以基于刷新信号AREF的时序提供刷新地址RXADD。刷新地址RXADD可为自动刷新地址电路242提供的自动刷新地址RXADD1或基于目标刷新队列236提供的地址RXADD2的目标刷新地址(例如，一或多个受害者地址)。目标刷新队列236中的待提供为地址RXADD2的队列地址由清空指针241指示，清空控制电路240引导所述清空指针241。清空控制电路240可致使清空指针241基于设置的优先级旗标237、238的数目来区分目标刷新队列236的文件的优先级。其中第一优先级旗标237和第二优先级旗标238两者都处于高电平的地址可提供为在其中仅第一优先级旗标237处于高电平的地址之前的目标刷新地址RXADD2。

栈控制电路231可接收行地址XADD，并且基于行地址XADD的位子集的值将来自行计数器栈230的计数值中的一个提供给计数器逻辑电路234。行计数器栈230的计数值中的每一个可与存储器的字线的一部分相关联。字线的每一部分可由行地址XADD的位子集的值规定。计数值中的每一个可与行地址的位子集的特定值相关联。因此，可存在用于行地址的子集的第一值的第一计数值、用于行地址的子集的第二值的第二计数值等。如果行地址的子集具有N个可能值，那么行计数栈230可为N寄存器深。

栈控制电路231中的解码器可仅接收(和/或仅关注)行地址XADD的位子集。在一些实施例中，目标刷新队列可将行地址的相同子集作为栈230进行存储。继而，刷新逻辑244可基于行地址的所述子集来确定受害者地址。举例来说，刷新逻辑244可基于包含行地址的第四位到第十三位(例如，XADD3-XADD12)的多区段地址来确定受害者地址。刷新逻辑244可提供数个受害者地址，包含与行地址的子集表示的所有字线相关联的受害者地址。在一些实施例中，每一受害者地址可表示存储器的多个字线，且可同时刷新表示为给定受害者地址的所有字线。在一些实施例中，刷新逻辑244还可提供表示与行地址的部分不相关联的字线的受害者地址。在图7-8中更详细地论述受害者地址的确定。

目标刷新队列236可为存储挪用地址电路234提供的队列地址的寄存器栈。目标刷新队列236的每一寄存器可包含存储挪用地址电路234提供的队列地址的数个位。举例来说，每一寄存器可存储与供栈控制电路231中解码器激活单位单元232所使用的位数相同的位数。在一个实例中，在解码器对10位(例如，XADD3-XADD12)作出响应的情况下，目标刷新队列236的每一寄存器可存储10位价值的行地址XADD。在一些实施例中，目标刷新队列236可为例如64寄存器深。可在其它实例中使用其它深度的目标刷新队列236，例如50或100。

目标刷新队列236的每一寄存器可包含数个优先级旗标(例如，第一优先级旗标237和第二优先级旗标238)。每一寄存器可包含特定数目的附加存储位以含钠优先级旗标。举例来说，优先级旗标237-238各自可为单个位，且因此每一寄存器可包含用于第一优先级旗标237的一位和用于第二优先级旗标238的一位。旗标237和238可当处于高逻辑电平时被设置(例如，作用中)，且当处于低逻辑电平时不被设置(例如，非作用中)。一旦优先级旗标237/238经设置，就可大体保持为设定的，直到所述寄存器中的地址经刷新，在此时，优先级旗标237和238两者可重置为非作用中状态。

当单位单元232指示当前地址XADD应添加到目标刷新队列236时，地址(或其部分)可插入到由样本指针235指示的寄存器处的目标刷新队列236中。挪用地址电路234可监视优先级旗标237和238的状态，且部分地基于优先级旗标的状态使样本指针235移动。一般来说，样本指针235可前进通过寄存器序列(例如，寄存器(0)、寄存器(1)、…、寄存器(n)、寄存器(0)、…等)，但可基于其旗标的状态跳过序列中的某些寄存器。

一般来说，挪用地址电路将朝向具有较少作用中优先级旗标的寄存器引导样本指针235。在地址添加到样本指针235的当前位置之后，样本指针235可移动到序列中的下一寄存器。如果第一优先级旗标237和第二优先级旗标238两者都处于低电平(例如，非作用中)，那么样本指针235可保持在所述位置处。如果第一优先级旗标237经设置，但第二优先级旗标238不经设置，那么样本指针235可跳过所述寄存器并且移动到序列中的下一寄存器。如果目标刷新队列236中的所有寄存器具有设置的第一优先级旗标237(例如，在样本指针235环回之后)，那么样本指针235可保持在具有设置的第一优先级旗标237但不具有第二优先级旗标238的下一寄存器处。在一些实施例中，挪用地址电路234可以不指向具有处于高电平的第二优先级旗标238的任何寄存器。因此，如果样本指针235移动到具有处于高电平的第二优先级旗标238的寄存器，那么其可移动到下一寄存器。如果所有寄存器都具有处于高电平的第二优先级旗标238，那么挪用地址电路234可以不将地址添加到目标刷新队列236，且可以不添加任何地址到目标刷新队列236，直到至少一个寄存器经刷新以致使其优先级旗标重置为非作用中的电平。

刷新逻辑电路244以基于信号AREF的时序提供刷新地址RXADD。在一些实施例中，刷新逻辑电路244可每当发生AREF时提供刷新地址RXADD。在一些实施例中，刷新逻辑电路244可响应于AREF的每次发生而提供多个刷新地址RXADD。举例来说，刷新逻辑电路244可响应于接收到AREF的发生而提供一组数个‘泵’，且可提供用于每一泵的刷新地址RXADD。

每当刷新逻辑电路244提供刷新地址RXADD时，基于队列地址RXADD2的自动刷新地址RXADD1或受害者地址可提供为刷新地址RXADD。自动刷新地址电路242可提供自动刷新地址RXADD1。每一自动刷新地址RXADD1可与存储器的数个字线相关联。在提供自动刷新地址RXADD1之后，自动刷新地址电路242可提供与序列中的下一字线群组相关联的下一自动刷新地址RXADD1。自动刷新地址电路242可提供序列中的自动刷新地址RXADD1以使得随时间推移，自动刷新地址RXADD1刷新存储器阵列的所有字线。在提供序列中的最后一个自动刷新地址RXADD1之后，可再次提供序列中的第一自动刷新地址RXADD1。在一些实施例中，自动刷新地址电路242可确定内部逻辑用的自动刷新地址的序列。举例来说，自动刷新地址RXADD1的一或多个部分可在提供每一自动刷新地址RXADD1之后递增以确定下一自动刷新地址RXADD1。

清空控制电路240可引导清空指针241，所述清空指针241可指示目标刷新队列236的哪个寄存器提供存储于所指示寄存器中的地址作为队列地址RXADD2。以类似于样本指针235的方式，清空指针241通常可前进通过寄存器序列(例如，寄存器(0)、寄存器(1)、…、寄存器(n)、寄存器(0)、…等)，但可基于设置的优先级旗标237和238的数目而跳过某些寄存器。一般来说，清空控制电路240可优先朝向具有设置的较多优先级旗标237和238的寄存器引导清空指针241。应注意，样本指针235和清空指针241通常可彼此独立地移动。

清空控件240可以基于挪用速率控制信号的速率移动，所述挪用速率控制信号可指示目标刷新操作的速率。在一些实施例中，刷新逻辑244可提供挪用速率控制信号。在一些实施例中，刷新逻辑电路244和清空控制电路240两者都可从外部源接收挪用速率控制信号。在实例操作中，当清空指针241移动到下一寄存器时，清空控制电路240可检查优先级旗标237和238的状态。如果第二优先级旗标238处于作用中，那么清空指针241可保持在所述寄存器处。如果第二优先级旗标238不处于作用中，那么清空指针241可移到下一寄存器，除非没有寄存器具有作用中的第二优先级旗标238，在此情况下，清空指针241可在其中第一优先级旗标237处于作用中但第二优先级旗标238不在作用中的下一寄存器处停止。如果目标刷新队列236中没有寄存器具有作用中的优先级旗标237-238，那么可不提供作为队列地址RXADD2的地址。

在一些实施例中，刷新逻辑电路244可基于目标刷新队列236的状态，确定是否提供自动刷新地址RXADD1或基于队列地址RXADD2的地址。举例来说，刷新逻辑电路244可提供目标刷新地址(例如，受害者地址)，只要地址RXADD2正在由目标刷新队列236提供即可，并且可在地址RXADD2不被正在提供的情况下提供自动刷新地址RXADD1作为刷新地址RXADD。在一些实施例中，刷新逻辑电路244可以挪用速率控制信号确定的速率提供基于地址RXADD2的受害者地址，且如果无地址RXADD2可用，那么可跳过那些刷新操作。

图3是根据本公开的实施例的行存取跟踪栈的框图。在一些实施例中，行存取跟踪栈300可包含在图2的行存取跟踪栈230中。行存取跟踪栈300包含数个不同单位单元348，在一些实施例中，所述单位单元348可实施图2的单位单元232。行存取跟踪栈300还包含各种组件，例如解码器电路346、比较器电路350、脉冲产生器电路352和吸收电路354，所述组件在一些实施例中可包含在图2的栈控制电路231中。

解码器电路346接收行地址XADD并且将选择信号Sel提供给单位单元348中的一个。栈300包含数个不同单位单元348，其中的每一个可编号为单位单元(0)到单位单元(n)。每一单位单元348可被选择信号Sel(0)到Sel(n)激活。解码器电路346可基于所接收的行地址XADD的值将选择信号Sel(i)提供到单位单元(i)。选择信号Sel(i)可提供于高电压(例如，系统电压，例如VDD或VPERI)下，且其它选择信号(例如，Sel(0到i-1)和Sel(i+1到n))可提供于低电压(例如，接地电压，例如VSS)下。

举例来说，在一些实施例中，行地址XADD可为17位长以表示存储体中总计2^17字线(不包含冗余字线)。第四到第十六位(例如，XADD3-16)可为表示存储器的特定区段的区段地址，其中每一区段含有8字线，其由第一到第三位(例如，XADD0-XADD2)定址为字线地址。解码器电路346可通过忽略区段地址的位中的一些位来将所述区段中的一些分组在一起，其可被视为多区段地址。举例来说，解码器电路346可仅关注包含行地址的第四到第十三位(例如，XADD3-XADD12)的多区段地址，使得每一多区段地址表示区段中的十六个区段。每一单位单元348因而可与多区段地址(例如，XADD3-XADD12)的值相关联。因此，行存取跟踪栈300可包含1024单位单元(例如，n＝1023)，多区段地址XADD3-XADD12的值中的每一个单位单元(例如，总计2^10个值)。这类栈300中的每一单位单元348可表示(由于区段地址截短成多区段地址)存储器的16个不同区段中的每一个中的八个字线(由于忽略字线地址)。因此，在此实例实施例中，每一单位单元跟踪对总计128个字线的存取。可在其它实例中使用存储器和行地址的不同组织。在其它实施例中，行地址可具有表示存储器的更多或更少字线的更多(或更少)位。

当单位单元348接收到其处于高电平的相关联选择信号Sel时，可激活单位单元348。当激活给定单位单元348时，其可增加单位单元348中的电容器上的累加器电压。

单位单元348中的每一个可共同耦合到比较器电路350。单位单元348中的每一个可包含比较器部分，其耦合到比较器电路350提供的电压MirLeft和MirRight。电压MirLeft和MirRight可共同耦合到单位单元348中的每一个中的比较器部分。每一单位单元342还共同耦合到吸收电路354，所述吸收电路354可产生吸收电流iSink，所述吸收电流iSink从单位单元348排出到吸收电路354。当选择信号Sel激活单位单元348时，可使所述单位单元348中的比较器部分耦合于电压MirLeft和MirRight与吸收电流iSink之间。第一电流可从电压MirLeft流到吸收器，且第一电流的量值可基于参考电压，且第二电流可从MirRight流到吸收器，其中第二电流具有基于所述单位单元348中的累加器电压的量值。比较器电路350可提供基于第一和第二电流的相对电平的触发信号Trig。

脉冲产生器电路352从比较器电路350接收信号Trig并且提供触发信号TrigPulse0和TrigPulse1。第一触发器信号TrigPulse0可在第一时间提供，且第二触发信号TrigPulse1可在第二时间提供。第一触发信号TrigPulse0和第二触发信号TrigPulse1可提供给单位单元348。

正在接收选择信号Sel的单位单元348(例如，处于作用中的单位单元348)可发送基于旗标信号的当前状态的一或多个旗标信号(例如，图2的信号Flag)，以及第一触发信号TrigPulse0和第二触发信号TrigPulse1。单位单元348可包含确定何时改变旗标信号的状态的旗标逻辑电路。

每一单位单元也可共同耦合到数个控制信号Control，所述控制信号Control可用以管理栈300的不同组件的操作。举例来说，控制信号可包含例如偏压电压pBias、参考电压VRef、旗标重置信号FlushEn和电压重置信号DisChgEn的信号。在一些实施例中，偏压电压pBias可由吸收电路354提供，并且可为可调整电压。脉冲产生器电路352可接收激活信号(例如，图1的Act)并且响应于所述激活信号而提供信号ActPulse。脉冲产生器电路352可提供额外控制信号，例如ActPulse、TrigPulse0和TrigPulse1。一般来说，不同控制信号可共同提供到单位单元348中的每一个，且选择信号Sel可确定哪个单位单元348处于作用中并且对各个控制信号作出响应。

放电逻辑电路353可提供电压重置信号DisChgEn。电压重置信号DisChgEn可提供于高逻辑电平处以致使单位单元348中的由选择信号Sel规定的累加器电压重置为初始电平(例如，接地电压)。电压重置信号DisChgEn可共同提供到所有单位单元348。在图3的实施例中，放电逻辑电路353可与解码器346协作提供选择信号以确定重置单位单元348中的哪些单位单元348。在一些实施例(未示出)中，放电逻辑电路353(例如，除了解码器346之外)还可提供选择信号Sel，并且使用一个或多个信号以及内部逻辑确定何时提供信号DisChgEn，以及提供选择信号Sel的何值。

放电逻辑电路353可响应于数个不同条件而将信号DisChgEn提供到选择信号Sel规定的单位单元348。举例来说，每当接收到处于高电平的信号FlushEn时，放电逻辑电路353可提供处于高电平的信号DisChgEn。由于信号FlushEn通常可指示已经刷新与单位单元348相关联的字线，且由于信号Sel仍可指示哪个单位单元348已经刷新，因此放电逻辑电路353可当与单位单元348相关联的字线经刷新时致使重置所述单位单元中的累加器电压。每当与单位单元348相关联的新优先级旗标经设置(例如，如由信号TrigPulse0或TrigPulse1指示)时，放电逻辑电路还可重置所述单位单元。换句话说，每当给定单位单元348累加器电压上升到高于阈值(例如，参考电压Vref)时，放电逻辑电路353可重置所述单位单元348中的累加器电压。因此，响应于接收到处于高逻辑电平的TrigPulse0或TrigPulse1，放电逻辑电路353可提供处于高逻辑电平的信号DisChgEn。每当接收到刷新信号AREF，放电逻辑电路348还可提供处于高逻辑电平的信号DisChgEn。

在一些情况下，放电逻辑电路353可致使重置所有单位单元348(例如，通过在将选择信号提供给所有单位单元348的同时提供信号DisChgEn)。举例来说，当系统经初始化(例如，响应于通电，响应于系统重置等)时。举例来说，放电逻辑电路353可接收到指示系统是否通电的信号PwrUp。如果系统不通电，那么信号PwrUp可处于低逻辑电平，且放电逻辑电路353可提供指示系统是否通电的信号DisChgEn。如果系统不通电，那么信号PwrUp可位于低逻辑电平，且放电逻辑电路353可提供处于高逻辑电平的信号DisChgEn。

图4是示出根据本公开的实施例的栈控制电路的示意图。栈控制电路400包含解码器446、比较器电路450、脉冲产生器电路452和吸收电路454。在一些实施例中，这些解码器446、比较器电路450、脉冲产生器电路452和吸收电路454可分别包含在图3的解码器346、比较器电路350、脉冲产生器电路352和吸收电路354中。在图4中还示出单位单元(例如，图3的单位单元348)的比较器部分470以有助于演示比较器电路450和吸收电路454的操作。比较器部分470可在单位单元(例如，图2的单位单元232和/或图3的单位单元348)中的每一个中重复。

解码器446接收行地址XADD并且提供选择信号Sel。在一些实施例中，信号Sel可为多位信号，其中信号Sel的位中的每一个提供给单位单元中的不同单位单元。信号Sel的每一位可与行地址XADD的位子集的值相关联。可存在用于行地址的位子集的每一值的单位单元，并且单位单元一起可表示的子集的所有值。举例来说，解码器446可监视行地址XADD的第四到第十三位(例如，XADD<12:3>)，其可具有1024个不同值。因此，可存在1024个不同单位单元和1024个不同选择位(例如，Sel<1023:0>)。

当接收到行地址XADD时，与行地址XADD相关联的选择信号Sel的位可提供于高电平(例如，系统电压，例如VPERI)下。在一些实施例中，选择信号Sel的位可在接收到行地址XADD之后的设定时间段内提供于高电平下。在一些实施例中，选择信号Sel的位可提供于高电平下，只要接收到当前行地址XADD即可。

响应于选择信号Sel的相关联位处于高电平，比较器电路450和吸收电路454可与被选择信号Sel的位激活的单位单元的比较器部分470一起工作以将所述单位单元的累加器电压CapNode与参考电压Vref进行比较。

吸收电路454包含具有耦合到系统电压(例如，VPERI或VSS)的源极的第一晶体管462和耦合到偏压电压pBias的栅极和吸收器。第一晶体管462可为p型晶体管。偏压电压pBias还通过电阻器463耦合到接地电压(例如，VSS)。电流I可从第一晶体管462流经电阻器463。在一些实施例中，电阻器463可为可调整电阻器，并且可用以调整电流I的大小和偏压电压pBias的电平。在一些实施例中，电流I可为约0.5μA。可在其它实例中使用电流I的其它值。

吸收电路454还包含第二晶体管464，其具有耦合到偏压电压pBias的栅极、耦合到系统电压的源极和耦合到节点465的漏极。第二晶体管464可为p型晶体管。吸收电路454还包含第三晶体管，其具有共同耦合到节点465的漏极和栅极以及耦合到接地电压(例如，VSS)的源极。第三晶体管466可为n型晶体管。第一晶体管462、第二晶体管464和第三晶体管465以及电阻器463可充当电流镜，且电流I还可从第二晶体管464朝向第三晶体管466流动。

吸收电路454还包含第四晶体管467，其具有耦合到比较器部分470的输出的漏极、耦合到接地电压的源极，以及耦合到节点465的栅极。当耦合的比较器部分470中的一个处于作用中时，第四晶体管467可致使电流iSink穿过第四晶体管467流到接地电压。吸收电流iSink可具有大于电流I的量值。在一些实施例中，吸收电流iSink可为约8μA。

比较器电路450包含第一晶体管455，其具有耦合到系统电压(例如，VSS或VPERI)的源极和共同耦合到节点459的栅极和漏极。第一晶体管455可为p型晶体管。比较器电路450还包含第二晶体管456，其具有耦合到系统电压的源极、耦合到节点459的栅极和耦合到电压MirLeft的漏极。第二晶体管456可为p型晶体管。比较器电路450还包含第三晶体管457和第四晶体管458。第三晶体管457具有耦合到系统电压的源极和共同耦合到电压MirRight的栅极和源极。第四晶体管458具有耦合到系统电压的源极、耦合到电压MirRight的栅极和耦合到比较器450的输出的漏极。第三晶体管457和第四晶体管458可为p型晶体管。比较器电路450还包含第五晶体管460和第六晶体管461。第五晶体管460具有共同耦合到节点459的漏极和栅极以及耦合到接地电压(例如，VSS)的源极。第六晶体管461具有耦合到节点459的栅极、耦合到接地电压放入源极和耦合到比较器电路450的输出的漏极。第五晶体管460和第六晶体管461可为n型晶体管。

第一晶体管455、第二晶体管456和第五晶体管460可一起作为第一电流镜工作，且第三晶体管457、第四晶体管458和第六晶体管461可一起作为第二电流镜工作。一般来说，允许更多电流从电压MirLeft穿过比较器部分470流到吸收电路454，第六晶体管461上的电压越低，第六晶体管461越处于作用中。允许从电压MirRight穿过比较器部分470流到吸收电路454的电流越多，第四晶体管458越处于作用中。取决于第四晶体管458或第六晶体管461中的哪一个更处于作用中，比较器电路450的输出可通过第四晶体管458更强力地耦合到系统电压或通过第六晶体管461更强力地耦合到接地电压。因此，如果来自电压MirLeft的电流大于来自电压MirRight的电流，那么比较器部分450的输出可为接地电压。如果来自电压MirRight的电流大于来自电压MirLeft的电流，那么比较器部分450的输出可为系统电压(例如，高电压)。

比较器部分470可控制来自电压MirLeft和MirRight的多少电流流到吸收电路454。仅示出了单个比较器部分470，然而，可存在用于每一单位单元的比较器部分470，其全部共同耦合到电压MirLeft和MirRight以及吸收电流iSink。比较器部分470包含第一晶体管475、第二晶体管477和第三晶体管476。所有三个晶体管475-477可为n型晶体管。第一晶体管475具有耦合到电压MirLeft的漏极和耦合到参考电压Vref的栅极。第二晶体管477具有耦合到电压MirRight的漏极和耦合到单位单元(i)的累加器电压CapNode<i>的栅极。第一晶体管475和第二晶体管477具有共同耦合到第三晶体管476的漏极的源极。第三晶体管476具有耦合到吸收电路454提供的吸收电流iSink的源极和耦合到与包含比较器部分470的单位单元(i)相关联的选择信号Sel<i>的位的栅极。

当选择信号Sel<i>的位处于高电平时，第三晶体管476可处于作用中，并且可将第一晶体管475和第二晶体管477两者的源极耦合到电流iSink。电流可从电压MirLeft穿过第一晶体管475流到电流iSink并且与参考电压Vref的高低成比例。电流可从电压MirRight穿过第二晶体管477流到电流iSink并且与累加器电压CapNode<i>的高低成比例。因此，如果累加器电压CapNode<i>高于参考电压Vref，那么来自MirRight的电流可大于来自MirLeft的电流，且比较器电路450的输出可为高电平(例如，系统电压)。

脉冲产生器电路452包含缓冲电路469，其具有耦合到比较器电路450的输出的输入端子和提供触发信号Trig的输出端子。当缓冲电路469的输入上升到高电平(例如，因为电压CapNode上升到高于电压Vref)时，信号Trig可从低电平切换到高电平。第一上升脉冲产生器472具有耦合到信号Trig的输入端子，以及提供信号TrigPulse0的输出端子。响应于信号Trig的上升边缘(例如，当信号Trig从低电平转变到高电平时)，第一上升脉冲产生器472可提供第一触发器脉冲TrigPulse0。第一触发器脉冲TrigPulse0可为在信号从低电平转变到高电平的情况下保持处于高电平达设定时间长度(通常相对于脉冲之间的时间为短的)并且接着转变回到低电平的脉冲。脉冲产生器电路452还包含具有耦合到信号TrigPulse0的输入端子的延迟电路473。延迟电路473在第一时间接收信号TrigPulse0，并且接着在第一时间之后的第二时间提供信号TrigPulse1。

脉冲产生器电路452也可包含具有耦合到激活信号Act的输入端子的第二上升脉冲产生器468。当存在激活信号Act的上升边缘时，第二上升脉冲产生器468可提供信号ActPulse的脉冲。ActPulse的每一脉冲的宽度(例如，ActPulse处于高电平的时长)可为可调整的。信号TrigPulse0、TrigPulse1和ActPulse可共同提供到单位单元。

图5是根据本公开的实施例的单位单元的示意图。在一些实施例中，单位单元500可包含在图2的单位单元232和/或图3的单位单元348中。单位单元500包含累加器电路505、比较器部分510和旗标逻辑电路515。比较器部分510可大体类似于图4的比较器部分470，且晶体管540-544可大体类似于图4的晶体管475-477。出于简洁起见，不再详细地描述比较器部分510。

累加器电路505存储基于电容器530上的电荷的电压CapNode。响应于选择信号和激活信号，可通过将电荷添加到电容器530来增加电压CapNode。累加器电路包含NAND门516，其具有耦合到基于信号Act并且指示存取操作的信号ActPulse(例如，来自脉冲产生器468)的输入端子。NAND门516的另一输入端子耦合到与单位单元500相关联的选择信号Sel的位。因此，当ActPulse和Sel两者都处于高电平时，其指示作为存取操作的部分，接收到与关联于单位单元500的字线的部分相关联的地址。NAND门516将信号Act1F提供到反相器电路518，所述反相器电路518提供信号Act1。信号Act1F和Act1可彼此互补并且具有相反逻辑电平。

累加器电路505包含第一晶体管520，其具有耦合到系统电压(例如，VDD、VPERI)的源极和耦合到电压chargeLine的漏极。第一晶体管520的栅极耦合到偏压电压pBias，所述偏压电压pBias是由吸收电路(例如，图4的吸收电路454)提供。第一晶体管520可为p型晶体管。偏压电压pBias可为可调整的(例如，通过调整图4的电阻器463的电阻)，其可控制每当接收到处于高电平的信号Sel和ActPulse时将多少电荷添加到电容器530(例如，通过控制有多少电流流经第一晶体管520)。

累加器电路505包含第二晶体管522和第三晶体管524，其经激活以将电压chargeLine耦合到电压CapNode，从而增加电容器上的电荷。第二晶体管522具有耦合到电压电荷线的源极和耦合到电压CapNode的漏极。第二晶体管522的栅极耦合到信号Act1F，所述信号Act1F当信号ActPulse和Sel两者都为高时处于低电平。第二晶体管522可为p型晶体管。第三晶体管524具有耦合到电压chargeLine的源极、耦合到电压CapNode的漏极，以及耦合到信号Act1的栅极，所述信号Act1当Act1F处于低电平时处于高电平。第三晶体管524可为n型晶体管。

电压CapNode通过电容器530耦合到地。因此，当信号Act1F处于低电平且信号Act1处于高电平时，第二晶体管522和第三晶体管524可处于作用中且电流可从电压chargeLine流到电压CapNode，可将电荷添加到电容器530，从而增加电压CapNode。响应于信号ActPulse和Sel增加的电压CapNode的量(例如，步长)可部分地基于电压pBias和信号ActPulse的宽度。在一些实施例中，可通过调整图4的电阻器463的电阻来调整电压pBias。在一些实施例中，可通过改变脉冲产生器电路的设置(例如，通过改变图4的上升脉冲产生器468的控制信号)来调整信号ActPulse的宽度。步长还可部分地取决于电容器530的电容。在一些实施例中，可能需要使用具有相对大电容的电容器530。举例来说，在一些实施例中，电容器530可为开关电容器或冠状电容器以在相对小布局区域中达成高电容。在一些实施例中，步长可保持为小，以限制不期望的耦合，例如电压chargeLine上的寄生电容。举例来说，在一些实施例中，步长可为约1mV。可在其它实例中使用其它步长。在一些实施例中，可采取额外步骤，例如最小化携带电压chargeLine的导电元件的长度。

在一些实施例中，累加器电路505也可包含任选第四晶体管526和第五晶体管528。第四晶体管526可具有耦合到电压CapNode的漏极、耦合到信号Act1的栅极和浮动(例如，不耦合到累加器电路505的任何组件或信号)的源极。第四晶体管526可为p型晶体管。第五晶体管528可具有耦合到电压CapNode的漏极、耦合到信号Act1F的栅极，以及浮动的源极。第五晶体管528可为n型晶体管。第四晶体管526和第五晶体管528可与第二晶体管522和第三晶体管524同时地激活并且可有助于限制接通电压CapNode的晶体管522和524的断开耦合影响。

在一些条件下，可使电压CapNode放电以将电压CapNode重置为初始电压(例如，接地电压)。累加器电路505可包含第六晶体管532和第七晶体管534。第六晶体管532具有耦合到电压CapNode的漏极、耦合到放电信号DisChgEn(例如，由图3的放电逻辑电路353提供)的栅极，以及耦合到第七晶体管534的漏极的源极。第七晶体管534具有耦合到选择信号Sel的栅极、耦合到第六晶体管532的源极的漏极和耦合到接地电压(例如，VSS)的源极。第六晶体管532和第七晶体管534两者可为n型晶体管。当第六晶体管532和第七晶体管534处于作用中时(例如，当信号Sel和DisChgEn两者处于高电平时)，电压CapNode可提供第六晶体管532和第七晶体管534耦合到地。因此，当第六晶体管532和第七晶体管534两者都处于作用中时，可使电容器530放电到地，且电压CapNode可降到接地电压。

单位单元500也可包含旗标逻辑电路515。旗标逻辑电路515可控制旗标信号Flag0和Flag1的电平，所述旗标信号Flag0和Flag1可控制目标刷新队列中的优先级旗标(例如，图2的队列236中的旗标237和238)的状态。可基于以下来确定旗标信号Flag0和Flag1的状态：旗标信号的当前状态、可通过脉冲产生器电路(例如，图3的352和/或图4的452)响应于电压CapNode越过电压(例如，电压Vref)而提供的触发脉冲TrigPulse0和TrigPulse1、选择信号Sel和可由清空控制电路(例如，图2的240)提供的清空启用信号FlushEn。

旗标逻辑电路515包含第一AND门546，其具有耦合到TrigPulse0和选择信号Sel的输入端子。当信号TrigPulse0和Sel两者都处于高电平时，第一AND门546提供处于高电平的信号TrigPulseEn0。旗标逻辑电路515还包含第二AND门548，其具有耦合到信号TrigPulse1和Sel的输入端子。第二AND门548提供处于高电平的信号TrigPulseEn1，其中TrigPulse1和Sel两者都处于高电平。由于在第一时间提供TrigPulse0，且在第二时间提供TrigPulse1(例如，基于图4的延迟电路473)，也可首先提供信号TrigPulseEn0，随后是在延迟时间之后的信号TrigPulseEn1。旗标逻辑电路515还包含NAND门550，其具有耦合到信号FlushEn和Sel的输入端子，并且输出信号FlushEnF，所述输出信号FlushEnF当FlushEn和Sel两者都处于高电平时处于低逻辑电平。

旗标逻辑电路515包含第一旗标锁存器552和第二旗标锁存器554。第一旗标锁存器552具有耦合到信号FlushEnF的反相重置端子RstF，以及耦合到信号TrigPulseEn0的设置端子Set。第一旗标锁存器552存储第一优先级旗标的状态，并且提供指示第一优先级旗标(例如，图2的第一优先级旗标237)的逻辑状态的信号Flag0和Flag0F。信号Flag0和Flag0F可与彼此互补，并且可具有相反逻辑状态。当信号TrigPulseEn0处于高电平，指示选择了当前单位单元，且电压CapNode已增大到高于阈值(例如，参考电压Vref)时，存储的第一优先级旗标的值可改变为高逻辑电平(或可在第一优先级旗标已经处于高电平的情况下保持在高电平下)。当第一优先级旗标处于高电平时，信号Flag0可处于高电平，且信号Flag0F处于低电平。当第一旗标锁存器552接收到处于低逻辑电平的信号FlushEnF，指示与单位单元相关联的字线已经刷新时，第一优先级旗标的状态可重置为低逻辑电平。当第一优先级旗标处于低逻辑电平时，信号Flag0可处于低电平，且信号Flag0F可处于高电平。

第二旗标锁存器554可以大体类似于第一旗标锁存器552的方式操作。第二旗标锁存器554具有耦合到信号FlushEnF的反相重置输入端子RstF，以及耦合到信号TrigPulseEn1的设置输入端子Set。另外，第二旗标锁存器554包含耦合到信号Flag0的设置启用端子SetEn以及耦合到信号Flag0F的反相设置启用端子SetEnF。第二旗标锁存器554可提供信号Flag1和Flag1F，其指示存储于第二旗标锁存器554中的第二优先级旗标的状态。当信号Flag0为高(且信号Flag0F为低)时，第二旗标锁存器554可被启用，并且可对信号TrigPulseEn1作出响应。因此，当第一优先级旗标处于高电平时，第二优先级旗标可改变为高电平，且接收到指示电压CapNode已超过阈值(例如，电压Vref)的信号TriPulseEn1。可响应于信号FlushEnF处于低电平而将第二优先级旗标的状态设置为低电平。

图6是根据本公开的实施例的第一旗标锁存器和第二旗标锁存器的示意图。在一些实施例中，第一旗标锁存器605可包含在图5的第一旗标锁存器552中。在一些实施例中，第二旗标锁存器610可包含在图5的第二旗标锁存器554中。

第一旗标锁存器605包含第一晶体管612，其具有耦合到系统电压(例如，VPERI、VDD)的源极、耦合到设置端子Set(例如，信号TrigPulse0En)的栅极，以及耦合到第五晶体管620的源极的漏极。第二晶体管614具有耦合到系统电压的源极、耦合到反相重置端子RstF(例如，耦合到信号FlushEnF)的栅极以及耦合到反相输出端子OutF(例如，信号Flag0F)的漏极。第一晶体管612和第二晶体管616可为p型晶体管。第三晶体管616具有耦合到端子OutF(例如，Flag0F)的漏极、耦合到接地电压(例如，VSS)的源极和耦合到设置端子Set(例如，TrigPulseEn0)的栅极。第四晶体管618具有耦合到第六晶体管622的源极的漏极、耦合到接地电压的源极，以及耦合到反相重置端子RstF的栅极。第三晶体管616和第四晶体管618可为n型晶体管。

第一旗标锁存器605还包含晶体管620-626，其充当交叉耦合的反相器以形成存储优先级旗标的状态的锁存器。晶体管612-618可充当被端子Set和RstF上的信号激活以改变存储于锁存器中的旗标的状态的开关。

第五晶体管620具有耦合到第一晶体管612的漏极的源极、耦合到输出端子Out的栅极和耦合到反相输出端子OutF的漏极。第六晶体管622具有耦合到端子OutF的漏极、耦合到端子Out的栅极，以及耦合到晶体管618的漏极的源极。第七晶体管624具有耦合到系统电压的源极、耦合到端子OutF的栅极和耦合到端子Out的漏极。第八晶体管626具有耦合到端子Out的漏极、耦合到端子OutF的栅极一种耦合到接地电压的源极。晶体管620和624可为p型晶体管。晶体管622和626可为n型晶体管。

如可见，当设置端子Set上的信号提供于高电平下时(例如，当TrigPulse0En为高时)，晶体管616处于作用中，且接地电压可耦合到端子OutF上的信号。当OutF处于低电平(例如，接地电压)时，晶体管626可不在作用中且晶体管624可在作用中，这可将系统电压耦合到端子Out以将端子out设置为高电平。当端子Out处于高电平时，可激活晶体管622且不激活晶体管620。当端子RstF上的信号处于低电平时(例如，当FlushEnF处于低电平时)，晶体管614可在作用中并且可使端子OutF耦合到高电平。当OutF处于高电平时，晶体管626可在作用中，这可将端子Out耦合到接地电压，因此将其设置为低电平。

第二旗标锁存器610可大体类似于第一旗标锁存器605，且出于简洁起见，将不再描述类似组件和操作。简单来说，第二旗标锁存器610的晶体管632-646可类似于第一旗标锁存器605的晶体管612-626并且以类似的方式起作用。第二旗标锁存器610还包含晶体管648和650，其用以启用第二旗标锁存器610。晶体管648具有耦合到系统电压(例如，VDD、VPERI)的源极、耦合到晶体管640的源极的漏极，以及耦合到输入端子SetEnF(例如，第一旗标锁存器605的输出端子OutF提供的信号Flag0F)的栅极。晶体管650具有耦合到接地电压的源极、耦合到晶体管636的源极的漏极，以及耦合到端子SetEn(例如，第一旗标锁存器605的输出端子Out提供的信号Flag0)的栅极。因此，当信号Flag0处于低电平时，晶体管648和650可不在作用中，这可防止端子Set上的信号操作第二旗标锁存器610。

图7A-7B是根据本公开的实施例的存储器阵列的框图。图7A示出布置成多个区段750的存储器阵列700。在一些实施例中，存储器阵列700可实施图1的存储器阵列112。图7B示出图7A的一部分的放大图，其中数个字线752布置在不同区段750中。图7B还示出行地址的子集，其可用于寻址不同区段750和/或字线752。存储器阵列700示出基于存储器的行地址将存储器的字线组织成多个部分的特定方式的实例。存储器阵列700可仅表示存储器阵列的一部分。在其它实施例中，可使用存储器阵列中的字线的其它组织和/或数目，以及行地址的其它组织和/或长度。

存储器阵列700包含数个区段750。每一区段750包含数个字线752。在给定区段750内，字线752通常可沿着一个方向布置且彼此邻近，使得区段750中的第一字线752(例如，XADD0-3＝000)邻近于第二字线752(例如，XADD0-3＝001)，第二字线(001)邻近于第一字线752(000)和第三字线752(010)等。一些区段750可邻近于其它区段750，使得例如第一区段750(XADD3-12＝0000000000)中的最后一个字线752(111)可邻近于第二区段750(XADD3-12＝0000000001)中的第一字线752(000)。

如图7B所示，其示出区段750中的一些的放大图，行地址的位的不同部分可指代存储器阵列700的组织层级。实例行地址可包含17位。行地址的子集，例如包含第四到第十三位(例如，XADD3-XADD12)的多区段地址，可指代存储器的十六个不同区段750(在图7A中以阴影示出)。额外位(例如XADD13-16)可用于指定所述十六个区段750中的特定区段。包含第一到第三位(例如，XADD0-XADD2)的字线地址可用于指代区段750内的八个字线752中的特定字线。图7B的下部部分示出多区段地址(例如，XADD3-XADD12)的实例值和字线地址(例如，XADD0-XADD2)的个别位。虽然针对多区段地址(XADD3-XADD12)的每一值仅示出了单个区段，但多区段地址的每一值可表示十六个不同区段(例如，如图7A中的阴影所示)。

如先前论述，刷新控制电路(例如，图1的116、图2的200和/或图3的300)可具有与行地址的子集的每一值相关联的累加器电压(例如，单位单元)。举例来说，可存在用于多区段地址(例如，XADD3-XADD12)的每一值的单位单元。因此，每一单位单元可表示对存储器阵列的十六个不同区段750中的任一个中的任何字线752的数个存取(和因此，对128个不同字线752中的任一个的存取)。由于存在用于XADD3-XADD12的1024个不同的可能值(例如，2^10个可能值)，可存在1024个不同计数值，其各自表示各自含有8个字线752的16个区段750的不同集合。

由于数个字线752被分组在一起且与相同的计数值相关联，所以当计数值超过阈值时，其可指示由计数值表示的字线752中的至少一个是侵略者。然而，由于计数值不区分字线，因此可能不知道哪个字线752是侵略者。因此，可提供受害者地址，以便刷新由单位单元表示的所有字线的潜在受害者字线中的每一个。图8提供可如何确定受害者地址的实例实施例。

图8是根据本公开的实施例的存储器阵列的框图。在一些实施例中，存储器阵列800可表示图7A-7B的存储器阵列700的一部分。存储器阵列800表示可如何基于存储器中的字线的物理组织确定(例如，通过图2的刷新逻辑244)受害者字线的实例。图8可大体上类似于图7B，且出于简洁起见，将不二次描述类似特征。

如本文所描述，刷新控制电路(例如，图1的116和/或图2的200)可包含数个单位单元(例如，单位单元232)，其中的每一个可表示存储器阵列700的数个区段850中的所有字线852。在实例实施例中，给定单位单元可表示对组织成各自具有八个字线的十六个区段850的128个字线852中的任一个的存取。在此实例中，可存在对应于行地址XADD3-XADD12的位子集的1024个不同值的1024个不同计数值(各自表示十六个区段850)。为清楚起见，图8仅示出用于行地址部分的每一值的单个区段850，然而，应理解，行地址部分的每一值可表示未示出的额外区段850(例如，十五个额外区段850)。

如果确定单位单元中的累加器电压超过阈值，那么由计数值表示的字线852中的一或多个可为侵略者。表示字线852的部分的行地址(例如，XADD3-12)的位的子集可保存于目标刷新队列(例如，目标刷新队列236)中。存储于队列中的地址可提供给可执行目标刷新操作的刷新逻辑电路244，所述目标刷新操作刷新由队列提供的地址表示的字线中的每一个的所有潜力受害者字线。图8示出其中不将物理上邻近于侵略者字线的字线视为受害者的实施例。因此，为了刷新所有潜力受害者，必须刷新物理上邻近于由计数值表示的字线852中的任一个的所有字线(例如，其地址可提供为刷新地址RXADD)。可利用由计数值表示的字线852中的一些可物理上彼此相邻的事实确定受害者地址。在一些实施例中，这可通过提供仅规定行地址的特定位子集的受害者地址来进行，使得受害者地址指代共享所述子集的特定值来作为其行地址的部分的所有字线。

框854示出在与具有值1的多区段地址(例如，XADD3-XADD12＝0000000001)相关联的累加器电压超过阈值之后可刷新的受害者字线。框854包含区段850中的一个内多区段地址为1的字线以及邻近区段中的邻近字线。可刷新框854内示出的字线852中的每一个。虽然仅示出单个框854，但应理解，每一受害者地址与多个字线(例如，十五个其它区段850中的十五个其它字线)相关联。在一些实施例中，与受害者地址相关联的其它字线可以与框854中所示的方式类似的方式来布置。

在一实例中，每一区段850可包含彼此邻近的八个字线852。为了刷新与这些字线852中的任一个邻近的字线852，可(例如，通过图2的刷新逻辑244)提供总共十个受害者地址。受害者地址中的八个与区段850的八个字线852相关联，且提供两个额外地址，其表示邻近于区段850的第一字线的字线(例如，前一区段的最后一个字线)和邻近于区段850的最后一个字线的字线(例如，下一区段的第一字线)。将被提供受害者地址的字线由框854内的阴影框表示。

每一受害者地址可规定多区段地址(例如，XADD3-12)以及字线地址(例如，XADD0-2)两者的值。因此，每一受害者地址可与由多区段地址(例如，XADD3-12)表示的不同区段850中的每一个中的单个字线852相关联。在本文中所论述的实例中，每一受害者地址因而可与总计十六个区段850中的总计十六个字线852相关联。作为实例，与具有值1的多区段地址(例如，XADD3-XADD12＝0000000001)相关联的区段已经识别为含有侵略者行(例如，因为与多区段地址相关联的计数值已超过阈值)。在图4的实施例中，可提供总计十个受害者字线：具有多区段地址0(例如，XADD3-XADD12＝0000000000)的最后一个字线地址(例如，XADD0-XADD2＝111)；与识别的侵略者多区段地址(例如，XADD3-XADD12＝0000000001)相关联的区段中的字线地址(例如，XADD0-XADD2＝000到111)的所有值；和具有值2的多区段地址(例如，XADD3-XADD12＝0000000010)中的第一字线地址(例如，XADD0-XADD2＝000)。可忽略受害者地址的剩余位(例如，XADD13-XADD16)，且因此受害者地址中的每一个可与十六个不同区段850中的每一个中的单个字线852相关联。

虽然仅示出了区段850的单个集合，但应理解，存在额外区段。因此，每一受害者地址可表示多个字线。举例来说，在一实例实施例中，每一受害者地址可表示十六个不同区段850中的每一个中的字线。每当受害者地址被提供为刷新地址RXADD时，可同时刷新由所述受害者地址表示的不同区段中的每一个中的所有字线。举例来说，可同时刷新十六个字线。

虽然图8的实例示出其中将邻近于侵略者的字线视为受害者的实施例，但在其它实例实施例中，可使用其它确定受害者的方法。举例来说，在一些实施例中，与侵略者相邻的字线(例如，XADD-1和XADD+1)以及与邻近字线相邻的字线(例如，XADD-2和XADD+2)可被视为受害者。在此情境下，考虑具有八个邻近字线的区段，可供应总计十二个受害者地址，包含在区段850的任一侧上的两个相邻字线。

当然，应了解，本文所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例和/或过程组合或分开和/或在根据本发明系统、装置和方法的单独装置或装置部分当中执行。

最后，上文的论述旨在仅说明本发明系统，且不应解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考示范性实施例详细地描述了本发明系统，但是还应了解，在不脱离如在所附权利要求书中所阐述的本发明系统的更广和既定精神和范围的情况下，所属领域的技术人员可设计许多修改和替代性实施例。因此，说明书和附图应以说明性方式看待，且并不旨在限制所附权利要求书的范围。