阅读说明：本技术 用于有损耗行存取计数的设备及方法 (Apparatus and method for lossy row access counting ) 是由 M·D·詹金森 李继云 D·G·蒙蒂尔斯 N·J·迈尔 于 2020-08-04 设计创作，主要内容包括：本发明的实施例涉及用于有损耗行存取计数的设备、系统及方法。可沿着行地址总线对行地址进行取样。当所述行地址被取样时,可将其与数据存储单元中的多个所存储地址进行比较。如果所述经取样地址与所述所存储地址中的一者匹配,那么可在第一方向上更新(例如增大)与所述地址相关联的计数值。还可在第二方向上周期性地更新(例如减小)所有的所述计数值。(Embodiments of the invention relate to an apparatus, system, and method for lossy row access counting. The row address may be sampled along a row address bus. When the row address is sampled, it may be compared to a plurality of stored addresses in the data storage unit. If the sampled address matches one of the stored addresses, a count value associated with that address may be updated (e.g., incremented) in a first direction. All of the count values may also be periodically updated (e.g., decremented) in the second direction.)

用于有损耗行存取计数的设备及方法

技术领域

本发明大体来说涉及半导体装置，且更具体来说涉及半导体存储器装置。确切来说，本发明涉及易失性存储器，例如动态随机存取存储器(DRAM)。

背景技术

信息可以物理信号形式存储在存储器的个别存储器单元上(例如，以电荷形式存储在电容性元件上)。存储器可以是易失性存储器，且物理信号可随时间而衰减(其可降级或破坏存储在存储器单元中的信息)。可需要通过例如对信息进行重写来周期性地刷新存储器单元中的信息以将物理信号恢复到初始值。

随着存储器组件的大小减小，存储器单元的密度已极大地增大。重复地存取特定存储器单元或存储器单元群组(通常被称为‘行锤击(row hammer)’)可导致邻近存储器单元中数据降级速率加快。可期望识别并刷新受到行锤击效应影响的存储器单元。可随时间跟踪对不同行的存取以识别受到行锤击效应影响的存储器单元。

发明内容

根据本申请案的一方面，提供一种设备。所述设备包括：多个寄存器，其各自经配置以存储所存储行地址，其中所述多个寄存器中的每一者与多个计数值中的一者相关联；比较器电路，其经配置以接收所接收行地址并将所述所接收行地址与所述多个寄存器中的所述所存储行地址进行比较，其中响应于所述所接收行地址与所述多个寄存器中的一者中的所述所存储行地址匹配而在第一方向上更新与所述多个寄存器中的所述一者相关联的所述计数值；及振荡器，其经配置以周期性地激活振荡器信号，其中响应于所述振荡器信号的每一次激活而在与所述第一方向相反的第二方向上更新所有的所述多个计数值。

根据本申请案的另一方面，提供一种设备。所述设备包括：存储器阵列，其包括各自与行地址相关联的多个字线；侵扰源检测器电路，其经配置以存储多个所存储地址，所述多个所存储地址中的每一者与计数值相关联，其中响应于所接收行地址和与所述计数值相关联的所述所存储地址匹配而递增所述计数值，其中所述计数值中的每一者周期性地递减，且其中所述侵扰源检测器电路经配置以部分地基于所述计数值而提供所述多个所存储地址中的一者作为匹配地址；及行解码器，其经配置以基于所述匹配地址刷新至少一个字线。

根据本申请案的又一方面，提供一种方法。所述方法包括：沿着行地址总线对当前行地址进行取样；将所述经取样行地址与数据存储单元中的多个所存储行地址进行比较；在第一方向上更新多个计数值中与所述多个所存储行地址中与所述经取样行地址匹配的一个所存储行地址相关联的一个计数值；及在第二方向上周期性地更新所述多个计数值。

附图说明

图1是根据本发明实施例的半导体装置的框图。

图2是根据本发明实施例的刷新控制电路的框图。

图3是根据本发明实施例的侵扰源检测器电路的框图。

图4A到4D是描绘根据本发明实施例的侵扰源检测器电路的实例性操作的时序图。

图5是根据本发明实施例的有损耗行存取计数的方法的流程图。

具体实施方式

以下对某些实施例的说明本质上仅具示例性，并不旨在限制本发明的范围或者其应用或用途。在以下对本发明系统及方法的实施例的详细说明中，参考附图，附图形成详细说明的一部分且通过图解说明可实践所描述的系统及方法的具体实施例予以展示。充分详细地描述这些实施例以使得所属领域的技术人员能够实践当前所揭示的系统及方法，且应理解可利用其它实施例且可在不背离本发明的精神及范围的情况下做出结构改变及逻辑改变。此外，出于清晰目的，当所属领域的技术人员将明了某些特征的详细说明时，将不对其加以论述以免使本发明实施例的说明模糊。因此，不应将以下详细说明视为具有限制意义，且本发明的范围由随附权利要求书界定。

易失性存储器装置中的信息可存储在存储器单元中(例如，以电荷形式存储在电容性元件上)，且可随时间衰减。存储器单元可被组织成行(字线)及列(位线)且可逐行地刷新存储器单元。举例来说由于行之间存在电磁耦合，因此重复存取特定存储器行(例如，侵扰源行)可导致相邻行(例如，受扰行)衰减速率增大。为防止信息丢失，可需要识别侵扰源行以使得可对对应的受扰行进行刷新。

可监测行存取操作以确定哪些行是侵扰源(或潜在侵扰源)。举例来说，存储器装置可存储某些行地址且可对这些所存储行地址的存取进行计数。可每次所接收地址与所存储地址中的一者匹配则更新(例如，递增)所述计数，且如果所接收地址与所存储地址不匹配，那么所接收地址可替换所存储地址中的一者(例如，所接收地址可替换具有最低计数的地址)。对存储器装置的实际存取可存在大量噪声，原因在于被频繁存取的行地址仍可散布在存取不被频繁存取的许多其它行地址当中。在一些情形中，此可导致存取足够的噪声行以至于所述噪声行替换表示侵扰源行的所存储地址继而可能导致装置漏掉侵扰源行的情况。可期望在监测行存取时使用筛选器，以确保维持并计数真正的肯定项(例如，侵扰源行)，而筛除不频繁存取的行。

本发明涉及用于有损耗行存取计数的设备、系统及方法。存储器装置可含有数据存储单元，例如含有一定数目个寄存器的寄存器堆叠。每一寄存器存储行地址且与计数值相关联。当接收到地址时，如果所接收到地址与所存储行地址中的一者匹配，那么在第一方向上更新(例如，增大)与所述寄存器相关联的计数器。另外，可周期性地(例如，响应于振荡器信号)在与第一方向不同的第二方向上更新(例如，减小)所有计数值。

周期性更新可用作筛选器。举例来说，在计数在有匹配时被递增且周期性递减的实施例中，比周期性递减更频繁地被存取的行(例如，侵扰源行)具有继续增大的计数值，而比周期性递减更小地或以与周期性递减小相同的频度被存取的行具有将保持接近0的计数值。可对周期性地改变计数值的频率进行调谐，以设定低于筛除噪声行的频度且高于不筛除潜在侵扰源行的频度的阈值频度。

图1是根据本发明实施例的半导体装置的框图。半导体装置100可以是半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。

半导体装置100包含存储器阵列118。存储器阵列118被展示为包含多个存储器库。在图1的实施例中，存储器阵列118被展示为包含8个存储器库：库0到库7。其它实施例的存储器阵列118中可包含更多或更少的库。每一存储器库包含多个字线WL、多个位线BL及/BL，以及布置在所述多个字线WL与所述多个位线BL及/BL的交叉处的多个存储器单元MC。字线WL的选择由行解码器108执行且位线BL及/BL的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每一存储器库的相应行解码器，且列解码器110包含用于每一存储器库的相应列解码器。位线BL及/BL耦合到相应的读出放大器(SAMP)。来自位线BL或/BL的读取数据由读出放大器SAMP放大，并经由互补局部数据线(LIOT/B)、传送门(TG)及互补主数据线(MIOT/B)传送到读取/写入放大器120。反之，经由互补主数据线MIOT/B、传送门TG及互补局部数据线LIOT/B将从读取/写入放大器120输出的写入数据传送到读出放大器SAMP，并写入在耦合到位线BL或/BL的存储器单元MC中。

半导体装置100可采用多个外部端子，所述多个外部端子包含：命令与地址(C/A)端子，其耦合到命令与地址总线以接收命令与地址以及CS信号；时钟端子，其接收时钟CK及/CK；数据端子DQ，其提供数据；及电力供应端子，其接收电力供应电势VDD、VSS、VDDQ及VSSQ。

向时钟端子供应提供到输入电路112的外部时钟CK及/CK。外部时钟可互补。输入电路112基于CK及/CK时钟产生内部时钟ICLK。将ICLK时钟提供到命令解码器110及内部时钟产生器114。内部时钟产生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于为各种内部电路的操作安排时间。将内部数据时钟LCLK提供到输入/输出电路122以为输入/输出电路122中所包含的电路的操作安排时间，举例来说提供到数据接收器以为写入数据的接收安排时间。

可向C/A端子供应存储器地址。将供应到C/A端子的存储器地址经由命令/地址输入电路102传送到地址解码器104。地址解码器104接收地址并将已解码行地址XADD供应到行解码器108并将已解码列地址YADD供应到列解码器110。地址解码器104也可供应已解码库地址BADD，所述已解码库地址BADD可指示存储器阵列118含有已解码行地址XADD及列地址YADD的库。可向C/A端子供应命令。命令的实例包含：用于控制各种操作的时序的时序命令、用于存取存储器的存取命令(例如，用于执行读取操作的读取命令及执行写入操作的写入命令)以及其它命令及操作。存取命令可与指示将被存取的存储器单元的一或多个行地址XADD、列地址YADD及库地址BADD相关联。

可将命令作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含对内部命令信号进行解码以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器106可提供选择字线的行命令信号及选择位线的列命令信号。

装置100可接收是读取命令的存取命令。当接收读取命令且及时向库地址、行地址及列地址供应所述读取命令时，从存储器阵列118中与行地址及列地址对应的存储器单元读取读取数据。命令解码器106接收读取命令且提供内部命令以使得将来自存储器阵列118的读取数据提供到读取/写入放大器120。将读取数据从数据端子DQ经由输入/输出电路122输出到外部。

装置100可接收是写入命令的存取命令。当接收到写入命令且及时为库地址、行地址及列地址供应写入命令时，将供应到数据端子DQ的写入数据写入到存储器阵列118中与行地址及列地址对应的存储器单元。命令解码器106接收写入命令并提供内部命令以使得输入/输出电路122中的数据接收器接收写入数据。也可将写入时钟提供到外部时钟端子以为输入/输出电路122的数据接收器接收写入数据安排时间。将写入数据经由输入/输出电路122供应到读取/写入放大器120，且由读取/写入放大器120供应到存储器阵列118以写入到存储器单元MC中。

装置100也可接收使装置100施行一或多个刷新操作来作为自刷新模式的一部分的命令。在一些实施例中，可将自刷新模式命令在外部发出到存储器装置100。在一些实施例中，装置的组件可周期性地产生所述自刷新模式命令。在一些实施例中，当外部信号指示自刷新进入命令时，也可激活刷新信号AREF。刷新信号AREF可以是在命令解码器106接收到指示进入自刷新模式的信号时被激活的脉冲信号。刷新信号AREF可在命令输入之后立即被激活，且此后可在所期望的内部时序处被循环地激活。刷新信号AREF可用于在自刷新模式期间控制刷新操作的时序。因此，可自动地继续刷新操作。自刷新退出命令可使得刷新信号AREF的自动激活停止且可使装置100返回到闲置状态及/或重新开始其它操作。

将刷新信号AREF供应到刷新控制电路116。刷新控制电路116将刷新行地址RXADD供应到行解码器108，此可刷新由刷新行地址RXADD指示的一或多个字线WL。在一些实施例中，刷新地址RXADD可表示单个字线。在一些实施例中，刷新地址RXADD可表示多个字线，行解码器108可依序或同时刷新所述多个字线。在一些实施例中，刷新地址RXADD所表示的字线的数目在不同刷新地址之间可有所不同。刷新控制电路116可控制刷新操作的时序，且可产生并提供刷新地址RXADD。刷新控制电路116可受控制以改变刷新地址RXADD的细节(例如，计算刷新地址的方式、刷新地址的时序、地址所表示的字线的数目)，或可基于内部逻辑操作。

刷新控制电路116可选择性地输出目标刷新地址(例如，受扰地址)或自动刷新地址(自动刷新地址)作为刷新地址RXADD。自动刷新地址可来自于基于刷新信号AREF的激活而提供的一系列地址。刷新控制电路116可按照AREF所确定的频度循环地遍历所述一系列自动刷新地址。在一些实施例中，自动刷新操作可通常按照一定时序发生以使得一系列自动刷新地址循环，以使得预期在对给定字线进行自动刷新操作之间的时间内信息不会降级。换句话说，可执行自动刷新操作以使得以比预期的信息衰减速率快的速率刷新每一字线。

刷新控制电路116也可基于存储器阵列118中的邻近地址(例如，与侵扰源行对应的侵扰源地址)的存取型式确定目标刷新地址，所述目标刷新地址是需要刷新(例如，与受扰行对应的受扰地址)的地址。刷新控制电路116可使用装置100的一或多个信号计算目标刷新地址RXADD。举例来说，可基于由地址解码器提供的行地址XADD计算刷新地址RXADD。

在一些实施例中，刷新控制电路116可沿着行地址总线对由地址解码器104提供的行地址XADD的当前值进行取样，且基于经取样地址中的一或多者确定目标刷新地址。经取样地址可存储在刷新控制电路中，且每一所存储地址可与计数值相关联。当对行地址XADD进行取样时，可将经取样的行地址XADD与所存储地址进行比较。如果行地址XADD确实与存储地址匹配，可在第一方向上更新(例如，增大)与所述所存储地址相关联的计数值。另外，可在第二方向上周期性地更新(例如，减小)所有的计数值。当发生目标刷新操作时，可部分地基于计数值选择所存储地址中的一者，且一或多个刷新地址RXADD可基于选定地址。

虽然大体来说本发明涉及确定侵扰源字线及地址以及受扰字线及地址，但应理解如本文中所使用，侵扰源字线未必会导致相邻字线中出现数据降级，且受扰字线未必会经受此降级。刷新控制电路116可使用一些准则来判断地址是否为侵扰源地址，可捕获潜在侵扰源地址而不是决定性地确定哪些地址是侵扰源。举例来说，刷新控制电路116可基于存取地址的型式确定潜在侵扰源地址，且此准则可包含并非是侵扰源的一些地址，且漏掉是侵扰源的一些地址。可基于预期哪些字线将受到侵扰源影响来确定类似受扰地址，而不是决定性地确定哪些字线正经历增大的数据衰减速率。

可基于刷新信号AREF的时序为刷新地址RXADD提供时序。刷新控制电路116可具有与AREF的时序对应的时隙，且可在每一时隙期间提供一或多个刷新地址RXADD。在一些实施例中，可在原本将分配给自动刷新地址的时隙中发出目标刷新地址(例如，目标刷新地址可“窃用(steal)”所述时隙)。在一些实施例中，可为目标刷新地址保留某些时隙，且刷新控制电路116可确定是提供目标刷新地址、在所述时隙期间不提供地址还是替代地在所述时隙期间提供自动刷新地址。

目标刷新地址可基于随从地址解码器104接收到的行地址XADD的时间变化的特性。举例来说，刷新控制电路116可当在行地址总线上提供当前行地址XADD时对当前行地址XADD进行取样以确定其随时间变化的特性。取样可间歇地发生，其中所获取的每一样本基于随机时序或半随机时序。刷新控制电路116可使用不同方法基于经取样行地址XADD来计算目标刷新地址。举例来说，刷新控制电路116可确定给定行是否为侵扰源地址，且然后计算并提供与侵扰源地址的受扰地址对应的地址作为目标刷新地址。在一些实施例中，一个以上受扰地址可对应于给定侵扰源地址。在此情形中，刷新控制电路可使多个目标刷新地址排队等候，并在确定应提供目标刷新地址时依序提供所述多个目标刷新地址。刷新控制电路116可立即提供目标刷新地址，或可使目标刷新地址排队等候以在稍后的时间提供(例如，在可用于目标刷新的下一时隙中)。

刷新控制电路116可使用‘有损耗计数’来确定侵扰源地址。当行地址XADD由刷新控制电路116取样时，可将行地址XADD与存储在数据存储单元(例如，寄存器堆叠)中的先前经取样地址进行比较。存储地址中的每一者与计数值相关联。当经取样地址XADD与所存储地址中的一者匹配时，可在第一方向上更新(例如，递增)与所述所存储地址相关联的计数值。可在第二方向上周期性地(例如，以某一频率)更新(例如，递减)所有的计数值。与最大计数相关联的地址可被识别为侵扰源地址。如果经取样地址与所存储地址中的一者不匹配，那么可将经取样地址存储在数据存储单元中。在一些实施例中，在第二方向上更新计数值的时序可通常独立于对地址进行取样的时序。在一些实施例中，当发生周期更新时可抑制取样操作。

向电力供应端子供应电力供应电势VDD及VSS。将电力供应电势VDD及VSS供应到内部电压产生器电路124。内部电压产生器电路124基于供应到电力供应端子的电力供应电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP主要用于行解码器108中，内部潜在VOD及VARY主要用于存储器阵列118中所包含的读出放大器SAMP中，且内部电势VPERI用于许多外围电路块中。

还向电力供应端子供应电力供应电势VDDQ及VSSQ。电力供应电势VDDQ及VSSQ被供应到输入/输出电路122。在本发明实施例中，供应到电力供应端子电力供应电势VDDQ及VSSQ可与供应到电力供应端子的电力供应电势VDD及VSS是相同的电势。在本发明另一实施例中，供应到电力供应端子的电力供应电势VDDQ及VSSQ与供应到电力供应端子的电力供应电势VDD及VSS可以是不同的电势。供应到电力供应端子的电力供应电势VDDQ及VSSQ用于输入/输出电路122，以使得输入/输出电路122所产生的电力供应噪声不会传播到其它电路块。

图2是根据本发明实施例的刷新控制电路的框图。在一些实施例中，刷新控制电路216可包含在图1的刷新控制电路116中。展示刷新控制电路216的某些内部组件及信号以图解说明刷新控制电路216的操作。展示虚线218以表示在某些实施例中，组件中的每一者(例如，刷新控制电路216及行解码器208)可对应于特定存储器库，且这些组件可重复用于存储器库中的每一者。因此，可存在多个刷新控制电路216及行解码器208。为简洁起见，将仅描述单个库的组件。

DRAM接口226可将一或多个信号提供到地址刷新控制电路216及行解码器208。刷新控制电路216可包含样本时序电路230、侵扰源检测器电路232、行锤击刷新(RHR)状态控制电路236及刷新地址产生器234。DRAM接口226可提供一或多个控制信号，例如刷新信号AREF及行地址XADD。刷新控制电路216基于刷新信号AREF为刷新地址RXADD提供时序，其中刷新地址中的一些刷新地址是基于所接收行地址XADD。

侵扰源检测器电路232可响应于取样信号ArmSample的激活而对当前行地址XADD进行取样。侵扰源检测器电路232可沿着行地址总线耦合到所有行地址XADD，但可仅在取样信号ArmSample激活时接收(例如处理、关注)行地址XADD的当前值。如本文中所使用，样本的激活可指代电路所响应于的信号波形的任何部分。举例来说，如果电路对上升沿做出响应，那么信号从低电平切换到高电平可以是激活。一个实例性激活类型是脉冲，其中信号在一定时间周期内从低电平切换到高电平，且然后回到低电平。此可触发对上升沿、下降沿及/或处于高逻辑电平的信号做出响应的电路。

在一些实施例中，可将经取样地址存储在侵扰源电路232中及/或与先前所存储地址进行比较。侵扰源检测器电路232可基于当前经取样行地址XADD及/或先前经取样行地址提供匹配地址HitXADD。RHR状态控制电路236可提供信号RHR以指示应发生行锤击刷新(例如，对与所识别侵扰源行对应的受扰行的刷新)。RHR状态控制电路236也可提供内部刷新信号IREF以指示应发生自动刷新。响应于激活RHR或IREF，刷新地址产生器234可提供刷新地址RXADD，刷新地址RXADD可以是自动刷新地址或可以是对应于与匹配地址HitXADD对应的侵扰源行的受扰行的一或多个受扰地址。行解码器208可响应于刷新地址RXADD及行锤击刷新信号RHR而执行刷新操作。行解码器208可基于刷新地址RXADD及内部刷新信号IREF执行自动刷新操作。

DRAM接口226可表示将信号提供到库的组件的一或多个组件。在一些实施例中，DRAM接口226可表示耦合到半导体存储器装置(例如，图1的装置100)的存储器控制器。在一些实施例中，DRAM接口226可表示组件，例如图1的命令地址输入电路102、地址解码器104及/或命令解码器106。DRAM接口226可提供行地址XADD、刷新信号AREF及存取信号，例如激活信号ACT及预充电信号Pre。刷新信号AREF可以是可指示何时发生自动刷新操作的周期性信号。通常可将与行地址XADD一起提供存取信号ACT及PRE作为存取操作的一部分。可提供激活信号ACT以激活给定存储器库。可提供预充电信号PRE以对给定存储器库预充电。行地址XADD可以是包含多个位(可被串行传输或被并行传输)的信号且可对应于经激活存储器库的具体行。

在图2的实例性实施例中，刷新控制电路216使用取样来监测沿着行地址总线提供的行地址XADD的一部分。因此，不对每一行地址做出响应，而是刷新控制电路216可对行地址总线上的行地址XADD的当前值进行取样，并可基于经取样行地址确定哪些地址是侵扰源。提供取样信号ArmSample的样本时序电路230可控制刷新控制电路216的取样时序。样本时序电路230可提供取样信号ArmSample的激活，且信号ArmSample的每次激活可指示应对行地址的当前值进行取样。ArmSample的激活可以是‘脉冲’，其中ArmSample提提高到高逻辑电平且然后返回到低逻辑电平。信号ArmSample的激活可被提供规律时序、随机时序、半随机时序、伪随机时序或其组合。在其它实施例中，可不使用取样，且侵扰源检测器电路232可沿着行地址总线接收行地址XADD的每一值。

侵扰源检测器电路232可从DRAM接口226接收行地址XADD且从样本时序电路230接收信号ArmSample。当DRAM接口226将存取操作(例如，读取操作及写入操作)引导向存储器单元阵列(例如，图1的存储器单元阵列118)的不同行时，行地址总线上的行地址XADD可发生改变。每当侵扰源检测器电路232接收信号ArmSample的激活(例如，脉冲)时，侵扰源检测器电路232可对XADD的当前值进行取样。

如本文中更详细地描述，侵扰源检测器电路232可基于经取样行地址中的一或多者确定侵扰源地址，且然后可提供所确定侵扰源地址作为匹配地址HitXADD。侵扰源检测器电路232可包含可用于存储经取样行地址的数据存储单元(例如，一定数目个寄存器)。每一所存储地址与计数值相关联。当侵扰源检测器电路232对行地址XADD的新值进行取样时(例如，响应于ArmSample的激活)，侵扰源检测器电路232可将经取样行地址与存储在数据存储单元中的地址进行比较。如果经取样地址与所存储地址中的一者匹配，那么可在第一方向上改变(例如，增大)与所述所存储地址相关联的计数值。因此，计数值可部分地基于对相关联行地址的存取次数。侵扰源检测器电路232也可周期性地在第二方向上改变所有的所存储计数值(例如，减小所存储计数值)。侵扰源检测器电路232可提供与最高计数值(例如，计数值中的最大值)相关联的所存储地址作为匹配地址HitXADD。图3到5中详细论述实例性侵扰源检测器电路的操作。

如本文中所使用，本发明大体来说可涉及与最高计数相关联的地址用于刷新操作，而与最低计数相关联的地址可被替换。此可通常用于其中响应于其地址与经取样地址匹配而增大计数且周期性地减小所有计数值的实施例中。在此举被颠倒的实施例中(例如，计数值周期性地增大，且响应于匹配而减小)，此可被颠倒且可提供与最小计数相关联的地址以供刷新而与最大计数相关联的地址被替换。

RHR状态控制电路236可接收刷新信号AREF且提供行锤击刷新信号RHR。刷新信号AREF可被周期性地产生且可用于控制刷新操作的时序。存储器装置可施行一系列自动刷新操作以周期性地刷新存储器装置的行。可产生RHR信号以指示装置应刷新特定目标行(例如，受扰行)而不是一系列自动刷新地址中的一个地址。RHR状态控制电路236可使用内部逻辑来提供RHR信号。在一些实施例中，RHR状态控制电路236可基于AREF的激活次数(例如，AREF的每第四激活)来提供RHR信号。在一些实施例中，RHR状态控制电路236可基于与侵扰源字线相关联的受扰字线的数目提供行中的信号RHR的激活的次数。RHR状态控制电路236也可提供可指示应发生自动刷新操作的内部刷新信号IREF。在一些实施例中，可产生信号RHR及IREF以使得所述两个信号不同时起作用(例如，两者不同时处于高逻辑电平)。

在一些实施例中，刷新控制电路216可响应于刷新信号AREF的每一次激活而执行多个刷新操作。举例来说，每当接收到刷新信号AREF时，刷新控制电路216可通过提供N个不同的刷新地址RXADD来执行N次不同的刷新操作。每一次刷新操作可被称为‘泵激(pump)’。在一些实施例中，刷新控制电路216可具有固定的型式，其中一些泵激分配给自动刷新操作且一些泵激分配给目标刷新操作。在一些实施例中，刷新控制电路216可动态地确定给定泵激是与自动刷新操作还是与目标刷新操作相关联，抑或是不与刷新操作相关联。

刷新地址产生器234可接收行锤击刷新信号RHR及匹配地址HitXADD。匹配地址HitXADD可表示侵扰源行。刷新地址产生器234可基于匹配地址HitXADD确定一或多个受扰行的位置，并在信号RHR指示目标刷新操作时提供所述位置作为刷新地址RXADD。在一些实施例中，受扰行可包含物理上邻近于侵扰源行(例如，HitXADD+1及HitXADD-1)的行。在一些实施例中，受扰行也可包含物理上邻近于侵扰源行的物理邻近行的行(例如，HitXADD+2及HitXADD-2)。在其它实例中可使用受扰行与所识别侵扰源行之间的其它关系。举例来说，也可刷新+/-3、+/-4及/或其它行。

刷新地址产生器234可基于行锤击刷新信号RHR确定刷新地址RXADD的值。在一些实施例中，当信号RHR不作用时，刷新地址产生器234可提供一系列自动刷新地址中的一者。当信号RHR作用时，刷新地址产生器234可提供目标刷新地址(例如受扰地址)作为刷新地址RXADD。在一些实施例中，刷新地址产生器234可对信号RHR的激活进行计数，且可比提供距侵扰源地址较远的受扰行(例如，HitXADD+/-2)更频繁地提供较近的受扰行(例如，HitXADD+/-1)。

行解码器208可基于所接收信号及地址对存储器阵列(未展示)执行一或多次操作。举例来说，响应于激活信号ACT及行地址XADD(及处于低逻辑电平的IREF及RHR)，行解码器208可将一或多次存取操作(举例来说，读取操作)引导在规定的行地址XADD上。响应于RHR信号作用，行解码器208可刷新刷新地址RXADD。

图3是根据本发明实施例的侵扰源检测器电路的框图。在一些实施例中，侵扰源检测器电路300可用作图2的侵扰源检测器电路232。图3中还展示样本时序电路330，其被展示为侵扰源检测器电路300的一部分。如图2的实例性实施例中所展示，在一些实施例中，样本时序电路可以是单独的组件，或者如在图3的实例性实施例中所展示，样本时序电路可以是侵扰源检测器电路的一部分。样本时序电路330可与图2中所描述的样本时序电路230具有类似的功能。为简洁起见，样本时序电路330的操作将不再加以赘述。

侵扰源检测器电路300包含存储一定数目个行地址的数据存储单元340。确切来说，数据存储单元340可包含一定数目个寄存器341，一定数目个寄存器341中的每一者可存储一个行地址。举例来说，每一寄存器可包含可存储数据位的一定数目个存储器单元，例如锁存器电路。每一寄存器可基于行地址中的位数目而包含一定数目个存储器单元。在一些实施例中，每一寄存器可包含的存储器单元的数目与行地址中的位数目相同。举例来说，如果行地址包含17个位，那么每一寄存器可包含17个存储器单元。在其它实例中可使用每一行地址的更多或更少的位。在一些实施例中，每一寄存器341可包含一或多个额外存储器单元，所述一或多个额外存储器单元可用于存储与寄存器及/或存储在寄存器中的行地址有关的额外信息。

数据存储单元340具有用以存储一定数目个行地址的一定数目个寄存器341。每一寄存器341中的位(例如，锁存器电路)的数目可通常被称为数据存储单元340的宽度，而数据存储单元340中的寄存器341的数目可通常被称为数据存储单元340的深度。图3的实施例中展示8个寄存器341，所述8个寄存器341继而可存储多达8个行地址。其它实例实施例中可使用其它数目个寄存器341，例如4个或16个寄存器。

寄存器341中的每一者与计数值342相关联。每一计数值342可以是表示对寄存器341中的相关联寄存器中所存储行地址进行存取的次数的数值。在一些实施例中，计数值342可以二进制数形式存储。举例来说，每一计数值342可以是具有一定数目个锁存器电路的寄存器(例如，类似于寄存器341)，锁存器电路中的每一者存储二进制数中的一个位。位的数目可确定计数值342的最大值。举例来说，在一些实施例中，计数值342中的每一者可以是14位数目，且因此每一计数值可表示从0到16,383的任何数目。其它实施例中可使用计数值的其它大小。在一些实施例中，计数值342可以是作为寄存器341的同一数据存储单元340的一部分。在一些实施例中，寄存器341中的每一者可包含相关联计数值342，且因此每一寄存器341可包含用以存储地址的某一数目个位(例如，锁存器电路)以及用以存储计数值342的某一数目个位(例如，锁存器电路)。

当计数值342中的一或多者更新时，可将计数值342中的所述一或多者读出到工作计数器电路346。基于来自本文中所描述的比较器电路344及/或筛选器振荡器电路348的一或多个信号，工作计数器电路346可检索计数值342，更新所述计数值342的值且然后写回已更新计数值。

在一些实施例中，并不是在数据存储单元340中存储为二进制数，而是计数值342可以可本征地更新所存储计数值342的其它方式存储(例如，在计数器电路中)。在一些实施例中，某些组件(例如工作计数器电路346)可不是必需的，且可省略。

侵扰源检测器电路300沿着行地址总线接收行地址XADD。响应于取样信号ArmSample的激活，比较器电路344将行地址XADD的当前值与存储在数据存储单元340中的地址进行比较。比较器电路344可确定所接收行地址XADD是否与存储在数据存储单元340中的地址中的任一者准确匹配(例如，具有相同的位序列)。在一些实施例中，可依序将所接收地址XADD与所有的所存储地址进行比较。在一些实施例中，可同时将所接收地址XADD与所有的所存储地址进行比较。

在一些实施例中，寄存器341可包含按内容寻址存储器(CAM)单元作为存储行地址(及/或计数值342)的位的锁存器电路。CAM单元可能够确定所提供的位与存储在CAM单元中的位的状态是否匹配。来自寄存器341中的一者中的CAM单元中的每一者的信号可与AND逻辑耦合在一起。因此，当将行地址XADD提供到数据存储单元340时，寄存器341中的每一者可提供与状态的匹配信号，所述匹配信号指示行地址是否匹配。在CAM单元用于寄存器341中的实施例中，比较器电路344可接收匹配信号且基于所述匹配信号识别匹配。

如果所接收地址XADD与数据存储单元340中所存储的地址中的一者匹配，那么比较器电路344可将匹配信号发送到工作计数器电路346。工作计数器电路346可更新与含有与所接收行地址XADD匹配的所存储行地址的寄存器341相关联的计数值。当指示匹配时，工作计数器电路346可在第一方向上更新计数值342。举例来说，计数值可响应于匹配而增大，例如递增(例如，增大1)。

如果与所存储地址中的任一者皆不匹配，那么可将所接收行地址XADD存储在数据存储单元340中。比较器电路344可确定寄存器341中的任一者是否可用(例如，当前未存储行地址)。举例来说，在一些实施例中，寄存器341中的每一者可包含用于存储空旗标的额外位(例如，额外存储器单元)。空旗标可处于指示寄存器可用(例如，空的)的第一状态及指示寄存器不可用(例如，存储行地址)的第二状态中。其它实例中可使用确定寄存器341是否可用的其它方法。

如果寄存器341中的至少一者可用，那么比较器电路344可将行地址XADD存储在可用寄存器中的一者中。如果寄存器皆不可用，那么行地址XADD可存储在最小值指针358所指示的寄存器中。当将行地址XADD存储在寄存器341中时，其可盖写存储在寄存器341中的任何先前行地址。当将新地址存储在寄存器341中的任一者中时(例如，盖写旧地址或存储在可用寄存器中)，与所述寄存器相关联的计数值342可被复位到初始值(例如，0或1)。举例来说，比较器电路344可将复位信号发送到工作计数器电路346，工作计数器电路346可将所指示计数值342更新到初始值。

工作计数器电路346还耦合到来自筛选器振荡器电路348的振荡器信号FilterOsc。筛选器振荡器电路348可以是提供振荡器信号FilterOsc的周期性激活的振荡器电路。每当工作计数器电路346接收到筛选器振荡器信号FilterOsc的激活时，工作计数器电路346可在第二方向上更新所有的计数值342。举例来说，响应于振荡器信号FilterOsc的激活，可减小所有计数值342，例如通过递减计数值342(例如，减小1)。在一些实施例中，计数值342可具有最小值(例如，0)且不可递减到低于所述最小值。举例来说，如果计数值处于最小值0处且筛选器振荡器电路348提供振荡器信号FilterOsc的激活，那么计数值可仍处于0而不是进一步递减。

在一些实施例中，不可能同时在同一时间在两个方向上更新计数值。为防止此情形，在一些任选实施例中，可将振荡器信号FilterOsc提供到样本时序电路330。当振荡器信号FilterOsc作用时，样本时序电路330可抑制取样信号ArmSample的任何激活。因此，可在信号FilterOsc作用时防止样本时序电路330激活信号ArmSample。

可基于所期望的筛选程度来确定振荡器信号的激活频度(例如，周期/频率)。可将振荡器信号率设定成使得仅接收(例如，取样)表示某一行地址百分比的地址。此关系可通常表达为以下方程式1：

由于计数器增大的频度(例如，可增大任何计数器的频度)是基于接收(例如，取样)地址的频度且计数器减小的频度是基于筛选器振荡器产生振荡器信号FilterOsc的频度，因此可将方程式1重写成以下方程式2：

在方程式2中，ArmSample周期可表示取样信号ArmSample的任何激活之间的平均时间。在以某一随机程度激活ArmSample的实施例中，ArmSample周期可表示在无限激活次数中的平均脉冲之间的时序。FilterOsc周期表示筛选器振荡器电路348提供振荡器信号FilterOsc的频度。在一些实施例中，ArmSample周期可为已知的且可选择所期望筛选器出现百分比，且可使用方程式2计算FilterOsc周期。举例来说，可将筛选器出现百分比选择为12.5％，且因此FilterOsc周期＝ArmSample周期/0.125。其它实施例中可使用其它筛选器出现百分比，例如15％或10％。

计数比较器电路350可将计数值342彼此进行比较。计数比较器电路350可确定计数值342的最大值及计数值342的最小值。在一些实施例中，每当计数值342中的一或多者更新时，计数比较器电路350可确定最大值及最小值。在一些实施例中，当需要将地址存储在数据存储单元340中及/或从数据存储单元340检索地址时，计数比较器电路350可确定计数值342的最大值及最小值。

计数比较器电路350可向指针逻辑电路354的指示最大值及最小值。指针逻辑电路354可引导最大值指针356指示与最大计数值相关联的寄存器且可引导最小值指针358指示与最小计数值相关联的寄存器。可提供存储在最大值指针356所指示的寄存器341中的地址作为匹配地址HitXADD。当没有可用的寄存器时，可由新地址替换存储在最小值指针358所指示的寄存器341中的地址。

在一些实施例中，任选的顺序扰码器352可耦合在计数比较器电路350与指针逻辑电路354之间。顺序扰码器352可在偶然情况下用来自一系列寄存器的寄存器来替换计数比较器电路350按照最大值所识别的寄存器。因此，指针逻辑电路354可替代地经引导以指示来自所述一系列寄存器的寄存器341。举例来说，每隔一段时间需要提供最大值时，顺序扰码器352可激活。因此，最大值指针356可指示与最大计数值相关联的寄存器、所述一系列中的第一寄存器、与最大计数值相关联的寄存器、所述一系列中的第二寄存器等。

图4A到4D是描绘根据本发明实施例的侵扰源检测器电路的实例性操作的时序图。图4A到4D展示侵扰源检测器电路(例如图2的侵扰源检测器电路232及/或图3的300)的操作中的不同点。为清晰起见，图4A到4D的时序图400a到400d中已简化了某些操作。

由于图4A到4D大体类似，因此为简洁起见，时序图400a到400d所共有的特征将描述一次。沿着表示时间的共同x轴展示时序图400a到400d的轨迹中的每一者。每一轨迹(行地址XADD除外)具有表示所述信号的逻辑电平的单独的y轴。时序图400a到400d中的轨迹展示信号的理想化版本，举例来说，所述理想化版本具有低逻辑电平与高逻辑电平之间的瞬时转变。在一些实施例中，波形可能会更凌乱(例如，更多噪声、非零转变时间)。

时序图400a到400d的第一轨迹展示可用于控制存取操作的时序的时钟信号CLK。时钟信号CLK可以是周期性信号，例如方波。

时序图400a到400d的第二轨迹展示行地址XADD。行地址XADD的值可响应于时钟信号CLK的上升沿而发生改变。行地址值的值表示为row0、row1、row2等。行地址的每一值可以是一串二进制位。

时序图400a到400d的第三轨迹展示取样信号ArmSample。在图4A到4D中所展示的实施例中，按照周期性时序以与时钟信号CLK相同的频度激活信号ArmSample，且因此可对行地址XADD的每一值进行取样(与信号FilterOsc同时作用的行地址的值除外)。应理解在其它实施例中，可按照不太规律的时序激活ArmSample，且可仅对行地址的某些值进行取样。在图4的实例性实施例中，当信号FilterOsc作用时，可抑制信号ArmSample。

时序图400a到400d的第四轨迹展示筛选器振荡器信号FilterOsc。信号FilterOsc可以是可按照规律的时序激活的周期性信号。

图4A到4B中的每一者展示实例性侵扰源检测器电路的操作中的不同时间点t0到t3。图4A到4B中的每一者展示具有一组寄存器440的实例性数据存储单元及其在时间点t0到t3处的相关联计数值442。在图4A到4D中所展示的实例性实施例中，总共4个寄存器440及计数值442。寄存器440及计数值442可具有与图3的数据存储单元340中的寄存器341及计数值342大体类似的功能。

图4A展示初始时间t0。在初始时间t0处，侵扰源检测器电路处于初始状态中。因此，所有的地址寄存器440是空的(例如，未存储地址)，如通过将其标示为‘地址寄存器0’等来指示。相关联计数值中的每一者被设定为0以作为初始值。

图4B展示在初始时间t0之后的第一时间t1处的侵扰源检测器电路。在第一时间处，先前已发生数个存取操作。由于每进行一次行存取操作就激活信号ArmSample，因此对时序图400b的第二轨迹中直到时间t1所展示的行地址中的每一者进行取样。因此，仅在时间t1之前，值为row0的行地址已被取样3次，且row1、row2及row3已各自被取样1次。由于存在行地址的4个唯一值且由于存在4个寄存器440，因此地址中的每一者已存储在寄存器中的一者中。由于地址row0是被取样的第一地址，因此将其存储在第一寄存器440地址寄存器0中，第二取样地址row1存储在地址寄存器1中等。

当对新地址进行取样且存储在寄存器440中的一者中时，可将与所述寄存器440相关联的计数值442从0更新到1(例如，递增)。每当随后对存储在所述寄存器440中的地址进行取样时，再次递增与所述寄存器相关联的计数值442。因此，仅在时间t1之前，与存储地址row0的寄存器440相关联的计数值442是3，且其它计数值是1。

在第一时间t1处，对新的行地址值row4进行取样。将行地址row4与寄存器440中的3个行地址(row0到row3)进行比较(例如，通过图3的比较器电路344)。由于行地址row4当前未存储在寄存器440中的一者中，因此可将行地址row4存储在寄存器440中的一者中。由于所有的寄存器皆是满的(例如，每一者皆存储有行地址)，因此可使用与最低计数值相关联的寄存器。在图4B的时序图400b的实例中，寄存器中的三者被绑定(例如，具有计数值1的三个寄存器)。在此情形中，通过选择具有最低指数的被绑定寄存器(例如，地址寄存器1)来打破所述绑定，此由展示地址寄存器1中的地址从row1改变到row4的箭头指示。由于寄存器440中的地址发生改变(例如，从row1到row4)，因此可将相关联计数值442复位为1。在此情形中，由于与所述寄存器相关联的计数值已经是1，因此计数值可仍处于1。

图4C展示侵扰源检测器电路在第一时间t1之后的时间t2处的状态。在时间t2处，激活振荡器信号FilterOsc(例如，由图3的振荡器电路348提供)。在时间t2处，还存取新行地址(row5)，然而振荡器信号的激活致使取样信号ArmSample被抑制。因此，值row5未被取样且未存储在寄存器440中。而是，响应于振荡器信号的激活，在此情形中可通过将所有的计数值442皆减小1(例如，递减所有的计数值442)来更新所有的计数值442。如计数值442中的箭头所展示，row0的存取计数可从3减小到2，且row4、row2及row3的计数可从1减小到0。

图4D展示侵扰源检测器电路在第二时间t2之后的时间t3处的状态。时间t3表示振荡器信号FilterOsc在第二时间t2处被激活之后的下一次激活。在时间t2与时间t3之间，存在调整存储在寄存器440中的地址及其计数值442的数次行存取操作。简言之，row6替换row4，且与row6相关联的计数值被设定为1。在行中对地址row2进行两次取样，此将row2的计数提高到2。然后，在行中对地址row0进行两次取样，此将与row0相关联的计数值提高到4。存取替换寄存器440中的row3的地址row8且使得相关联计数值被设定为1，且然后对row2进行取样，此将与row2相关联的计数值提高到3。

在时间t3处，进行对振荡器信号FilterOsc的另一次激活。因此，可递减所有的计数值442。与row0相关联的计数可从4减小到3，与row2相关联的计数可从3减小到2，且与row6及row8相关联的计数可各自从1减小到0。

从图4A到4D的实例性操作可看到，最频繁地存取的行(例如，row0及row2)具有继续累加的计数值，而不太频繁存取的行可比其累加更快地递减(例如，由于信号FilterOsc)。因此，不太频繁存取的行可具有最小计数值且可在存储新地址时被替换。此可用于‘筛除’这些行而使其不存储在数据存储单元440中。

图5是根据本发明实施例的有损耗行存取计数的方法的流程图。在一些实施例中，可通过图1到4D中所描绘的组件及/或信号中的一或多者实施方法500。

方法500可包含框505，其描述行地址的当前值进行取样。可沿着行地址总线提供行地址以作为各种存取操作。可基于取样信号(例如，由图2的样本时序电路230及/或图3的330提供的取样信号ArmSample)的激活对行地址的当前值进行取样。在一些实施例中，可按照周期性时序及/或随机时序执行取样。框505通常可后续接着任选框510或框515。在描述任选框510之前，将先描述框540。

方法500也可包含框540，框540描述周期性地产生振荡器信号。在一些实施例中，振荡器信号(例如，FilterOsc)可由振荡器电路(例如，图3的348)提供。可按照基于对行地址进行取样的频度(例如，如方程式1及方程式2中所描述)的周期/频率提供振荡器信号。在一些实施例中，虽然取样信号的周期与筛选器振荡器信号的周期可以是相关的，可通常按照彼此独立的时序提供这两个信号。因此，框505及540描述彼此并行发生的过程。

框540通常可后续接着框545，框545描述响应于振荡器信号的激活而在第二方向上更新所有的计数值。举例来说，响应于振荡器信号的每一次激活，可减小(例如，递减)所有的计数值。

返回框505，在一些实施例中框505通常可后续接着任选框510，框510描述响应于振荡器信号的激活而抑制取样。在使用框510的一些实施例中，当振荡器信号作用时，可防止取样信号起作用。在使用框510的一些实施例中，取样信号可仍作用，但可在振荡器信号处于高电平时忽视所述取样信号。通常，在使用框510的实施例中，在振荡器信号起作用时，不可执行对地址的取样(并比较经取样地址)。

当振荡器信号不作用时(例如，当不抑制取样时)，框505通常可后续接着框515，框515描述将经取样地址与所存储地址进行比较。可将地址存储在数据存储单元中，例如寄存器堆叠(例如，图3的数据存储单元340)。框515可涉及确定所存储地址中的任一者与经取样地址中的任一者是否准确匹配。如果存在准确匹配，那么框515通常可后续接着框520。如果不存在准确匹配，那么框515通常可后续接着框525。

框520描述更新与和经取样地址匹配的所存储地址相关联的计数值。可在第一方向上更新(例如，增大)计数值。第一方向可与第二方向相反(例如，如框545中所描述的响应于振荡器信号而更新计数的方向)。在一些实施例中，在框520中，可递增与匹配的地址相关联的计数值。

框525描述确定数据存储单元中的寄存器是否可用。此可涉及确定是否存在不含有地址的至少一个寄存器，或确定是否存在含有已被刷新的地址的至少一个寄存器。举例来说，在一些实施例中，寄存器中的每一者可与空旗标相关联，所述空旗标可指示寄存器是否可用。如果不存在至少一个可用寄存器，那么框525通常可后续接着框530。如果不存在至少一个可用寄存器，框525通常可后续接着框535。

框530描述将经取样地址存储在与最低计数值相关联的寄存器中。存储在寄存器中的当前地址可被经取样地址盖写。在一些实施例中，当地址被盖写时，计数值可被复位到初始值(例如1)。在一些实施例中，在多于一个最小计数值(例如，绑定)的情况下，则可使用一些选择准则(例如，基于寄存器指数、随机地等)打破所述绑定。

框535描述将经取样地址存储在数据存储单元的可用寄存器中。当经取样地址存储在可用寄存器中时，寄存器可被标记为不可用(例如，通过改变空旗标的状态)。当存储经取样地址时，与存储有地址的寄存器相关联的计数值可被设定到初始值(例如，1)。

尽管图5中未展示，但响应于目标刷新操作，方法500可进一步包含提供与最大计数值相关联的地址。当提供设置有最大计数值的地址时，可基于所提供地址刷新一或多个字线(例如，一或多个受扰字线)。在一些实施例中，在提供地址之后，可将计数值复位到初始值(例如，0或1)且可将含有所述地址的寄存器标记为可用(例如，通过从寄存器移除地址及/或通过改变空旗标的状态)。

当然，根据本发明系统、装置及方法，应了解本文中所描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合或分离，及/或在单独的装置或装置部分中执行。

最后，以上论述仅旨在说明本发明系统并不应被解释为将随附权利要求书限制于任何特定实施例或实施例群组。因此，虽然已参考示例性实施例详细地描述了本发明系统，但还应了解所属领域的技术人员可在不背离随附权利要求书中所陈述的本发明系统的较宽泛且预期的精神及范围的情况下构想诸多修改及替代实施例。因此，说明书及图式被视为具说明性且不旨在限制随附权利要求书的范围。