具体实施方式

提供了一种DC耦合缓冲器，该DC耦合缓冲器包括第一下拉NMOS晶体管，第一下拉NMOS晶体管具有的栅极由输入信号的反相版本驱动。输入信号及其互补信号在由第一电源电压供电的第一电力域中被生成，而DC耦合缓冲器在由大于第一电源电压的第二电源电压供电的第二电力域中被生成。来自DC耦合缓冲器的输出信号因此将相对于输入信号被电平移位。为了降低功耗并且提高操作速度，第一下拉晶体管的漏极通过第一开关晶体管耦合到由二极管连接的晶体管形成的电流镜，该二极管连接的晶体管具有的栅极连接到电流镜晶体管的栅极，使得当第一下拉晶体管与第一开关晶体管二者都接通时，电流镜晶体管将电流传导到内部节点中。反相器对内部节点的电压反相以形成输出信号。

内部节点通过具有栅极由输入信号驱动的第二下拉晶体管耦合到接地。在输入信号的下降沿之后，在电流镜对内部节点充电时，第二下拉晶体管因此将关断，使得反相器将输出信号放电到接地。输出信号的延迟版本驱动第一开关晶体管的栅极。因此，在输入信号的下降沿之后的延迟的到期之后，第一开关晶体管将关断。这防止了二极管连接的晶体管在输入信号的下降沿之后的延迟之后使电流放电，从而降低了功耗。另外，第二开关晶体管连接在用于第二电力域的电源轨与二极管连接的晶体管和电流镜晶体管的栅极之间。输出信号的延迟版本还驱动第二开关晶体管的栅极。因此，第二开关晶体管将在输入信号的下降沿之后的延迟之后接通，以关断电流镜晶体管和二极管连接的晶体管。由于电流镜晶体管因此将在输入信号的上升沿处关断，因此不会有与使内部节点放电的第二下拉晶体管的冲突，从而有利地提高了DC耦合缓冲器的操作速度。

下面的讨论将假定DC耦合缓冲器是时钟缓冲器，但是应当理解，其他类型的信号可以通过本文中公开的DC耦合缓冲器进行缓冲和电平移位。以下讨论还将假定第一电源电压是内部电源电压VDDL并且第二电源电压是I/O电源电压VDDH。但是将意识到，本文中公开的DC耦合缓冲器可以用于在其他类型的电源电压之间进行电平移位。图2中示出了示例DC耦合缓冲器200。第一下拉晶体管M1、电流镜端子120、第二下拉晶体管M2、二极管连接的晶体管P1、电流镜晶体管P2以及反相器105和115的作用如关于DC耦合缓冲器100所述。在用于输入时钟信号Vin的下降沿之后，由反相器105将互补输入时钟信号Vin_b充电高至VDDL。互补输入时钟信号Vin_b驱动第一下拉晶体管M1的栅极，第一下拉晶体管M1的源极连接至接地。然后，第一下拉晶体管M1接通，以对在第一下拉晶体管M1处的漏极的下拉节点215放电。第一下拉晶体管M1在本文中也可以简称为第一晶体管。

下拉节点215通过第一开关NMOS晶体管M3耦合到电流镜端子120，电流镜端子120包括与电流镜晶体管P2处于电流镜配置的二极管连接的晶体管P1的漏极。二极管连接的晶体管P1和电流镜晶体管P2的源极连接到用于I/O电源电压VDDH的电源节点。输出信号(Vout_bb)的延迟版本驱动第一开关晶体管M3的栅极，使得第一开关晶体管M3在输入时钟信号Vin的下降沿处将仍然接通。下拉节点215的放电因此使电流镜端子120放电，以引起二极管接通的晶体管P1通过第一开关晶体管M3和第一下拉晶体管M1将电流镜的输入电流传导到接地。然后，用于电流镜的该输入电流由电流镜晶体管P2镜像成电流镜电流，该电流镜电流将内部节点110朝向VDDH充电。第二下拉晶体管M2在输入时钟信号Vin的上升沿之前关断。第二下拉晶体管M2在本文中也称为第二晶体管。

内部节点110的电压的充电通过反相器115被反相，以引起输出时钟信号Vout放电低至接地。反相器205和反相器210的串联组合延迟输出时钟信号Vout，以形成经延迟的输出时钟信号Vout_bb。在由反相器205和210的串联组合引入的延迟的到期之后，第一开关晶体管M3将在输出信号Vout的下降沿之后关断。以这种方式，在输入时钟信号Vin为低的同时，通过二极管连接的晶体管P1和第一下拉晶体管M1继续放电至地的输入电流被截止。但是由于这种延迟，在输入时钟信号Vin的下降沿之后会有短暂时段，在该短暂时段内，第一下拉晶体管M1和第一开关晶体管二者都接通，使得由二极管连接的晶体管P1和电流镜晶体管P2形成的电流镜可以对内部节点110充电，以迫使输出时钟信号Vout具有下降沿。反相器205和210以及第一开关晶体管M3可以被认为形成装置，用于控制用于电流镜的输入电流在延迟时段期间传导通过第一晶体管，并且用于在延迟时间的到期之后关断输入电流，延迟时段从互补输入信号的断言开始。

第二开关PMOS晶体管P3连接在电流镜端子120(二极管连接的晶体管P1和电流镜晶体管P2的栅极)与用于I/O电源电压VDDH的电源轨之间。经延迟的输出时钟信号Vout_bb驱动第二开关晶体管P3的栅极，使得第二开关晶体管P3将在输出时钟信号Vout的下降沿之后的延迟之后接通。第二开关晶体管P3的这种接通在输入时钟信号Vin的上升沿之前，对电流镜晶体管P2和二极管连接的晶体管P1的栅极充电，以关断电流镜晶体管P2。因此，当第二下拉晶体管M2响应于输入时钟信号Vin的上升沿而接通时，将不会有与第二下拉晶体管M2冲突的PMOS晶体管。因此，第二下拉晶体管M2可以使内部节点110快速放电，以在输出时钟信号Vout中引起上升沿。因此，DC耦合缓冲器200有利地是低电力和高速的。

DC耦合缓冲器200可以与如图3所示的锁相环(PLL)300集成。PLL 300位于由内部电源电压VDDL供电的内部电力域内。PLL 300包括相位检测器305，该相位检测器305将参考时钟信号的相位与来自时钟分频器320的反馈信号进行比较。取决于这两个信号之间的相位差，相位检测器305驱动环路滤波器310，该环路滤波器310对来自相位检测器305的输出进行滤波，以用控制电压信号驱动压控振荡器(VCO)315。VCO 315产生驱动DC耦合缓冲器200的输入时钟信号Vin。时钟分频器320对输入时钟信号Vin进行频率分频，以形成反馈信号。DC耦合缓冲器200允许PLL 300与参考时钟信号同步地用输出时钟信号Vout为外部设备提供时钟。

现在将关于图4的流程图讨论将输入信号缓冲并且电平移位为输出信号的方法。该方法包括响应于互补输入信号的断言而传导用于电流镜的输入电流的动作400，其中互补输入信号是输入信号的互补信号。响应于互补输入信号Vin_b的上升沿而传导通过下拉晶体管M1的输入电流是动作400的示例。该方法还包括通过电流镜镜像输入电流以形成镜像电流的动作。传导通过电流镜晶体管P2的镜像电流是动作405的示例。此外，该方法包括用镜像电流对内部节点充电的动作410。内部节点110的充电是动作410的示例。该方法还包括响应于内部节点的充电而使输出信号放电的动作415。响应于内部节点110的放电而放电输出信号Vout是动作415的示例。此外，该方法包括响应于在输出信号的放电之后的延迟的到期而关断输入电流的动作420。关断第一开关晶体管M3以停止传导通过下拉晶体管M1到接地的输入电流是动作420的示例。该方法还包括响应于输入信号到第一电源电压的断言而使内部节点放电的动作425。由于第二下拉晶体管M2的接通而导致放电内部节点110是动作425的示例。最后，该方法包括响应于放电内部节点而将输出信号断言为第二电源电压的动作430，其中第二电源电压大于第一电源电压。将输出信号Vout充电到I/O电源电压VDDH是动作430的示例。

如本文中公开的DC耦合缓冲器和电平移位器可以被结合到各种电子系统中。例如，如图5所示，蜂窝电话500、膝上型计算机505和平板计算机PC 510都可以包括具有根据本公开的DC耦合缓冲器和电平移位器的存储器。诸如音乐播放器、视频播放器、通信设备和个人计算机等其他示例性电子系统也可以配置有根据本公开而构造的DC耦合缓冲器和电平移位器。

应当理解，在不脱离本公开的范围的情况下，可以对本公开的设备的材料、装置、配置和使用方法进行很多修改、替代和变化。鉴于此，本公开的范围不应当限于本文中示出和描述的特定实施例的范围，因为它们仅作为一些示例，相反，本公开的范围应当与所附权利要求及其功能等同方案的范围完全相称。