具体实施方式

以下公开提供了用于实施所提供的主题的不同特征的许多不同实施例或示例。下面描述部件和布置的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下描述中，第一特征形成在第二特征之上或上可以包括其中第一特征和第二特征直接接触形成的实施例，并且还可以包括其中附加特征可以形成在第一特征与第二特征之间使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可能在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或构造之间的关系。

此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等的空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与(一个或多个)另一元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应地解释。

本公开的方面提供了用于将掩码图案与高速存储器器件的数据进行时间对准的技术。一般地，在写入到存储器单元之前，串行数据由串并转换器(又被称为第一串并转换器)转换为并行数据。根据本公开的一些方面，可以使用具有与第一串并转换器匹配的时序特征的另一串并转换器(又被称为第二串并转换器)来提供掩码图案。因此，掩码图案和并行数据可以时间对准，并且可以通过将并行数据与掩码图案组合来生成用于写入的有效数据。

现代电子设备和系统包括用于各种数据存储器目的的高速半导体存储器器件。在一些示例中，随机存取存储器(RAM)是可以以任何顺序读取和改变的一种类型的半导体存储器，并且通常用于存储处理器可访问的工作数据和机器代码。尽管各种技术提高了处理器的操作速度，但是RAM的操作速度可能需要被提高以避免成为高速系统的瓶颈。

动态随机存取存储器(DRAM)是一种类型的RAM。为了在高速系统中操作，已经开发了被称为SDRAM的同步DRAM。SDRAM包括由外部供应的系统时钟协调的接口。系统时钟与整个系统的处理速度同步，并且因此对SDRAM执行的读取和写入操作可以与系统时钟同步。SDRAM可以被分类为单倍数据速率(SDR)SDRAM和双倍数据速率(DDR)SDRAM。在SDR SDRAM中，例如，可以在系统时钟的上升沿或下降沿(非两者)处读取和写入数据。在DDR SDRAM中，例如，可以在系统时钟的上升沿和下降沿两者处读取和写入数据。因此，例如，DDR SDRAM可以具有系统时钟的频率二倍的数据带宽。

在一些情况下，期望仅将数据流的一部分写入到存储器器件，从而保持存储在存储器器件中的一些数据不变。写入掩码可以用于在写入操作期间对数据流进行掩码，并且阻止一些数据流到达应当保持不变的单独的存储器单元。在相关示例中，DRAM可以包括与每八个数据引脚相关联的数据掩码引脚，并且数据掩码引脚可以用于指示八个数据引脚上的八个数据位是否应当写入到存储器单元。例如，数据掩码引脚处的掩码信号可以迫使与数据掩码引脚相关联的八个数据引脚上的八位数据从编程状态改变到擦除状态。具有擦除状态的输入数据将不被写入到存储器单元。应当注意，数据掩码引脚增加了DRAM的总引脚数。

图1示出了另一相关示例中的数据掩码电路100的功能框图。数据掩码电路100与存储器核心电路190耦合，并且可以在写入操作期间掩码要写入到存储器核心电路190的数据的一部分。在示例中，数据掩码电路100包括掩码寄存器电路120，掩码寄存器电路120存储可以用于数据掩码的掩码图案。数据掩码电路100还包括掩码图案选择电路110，掩码图案选择电路110向掩码寄存器电路120提供选择信号，以选择掩码图案中的一种。数据掩码电路100可以从处理器180接收各种控制信号，例如命令信号CMD、地址信号ADDR和数据信号DATA。在示例中，响应于地址信号ADDR，掩码图案选择电路110可以对地址信号ADDR的一部分(例如，地址信号ADDR的最低有效的两个位)进行解码，并且基于解码的地址信号ADDR将选择信号提供到掩码寄存器电路120。响应于选择信号，掩码寄存器电路120可以输出存储在其中的掩码图案中的一种。输出的掩码图案可以通过写入数据转换器140与从数据输入电路130输出的数据(响应于数据信号DATA)组合，并且写入数据转换器140可以输出掩码的数据，并且掩码的数据可以写入到存储器核心电路190。

根据本公开的方面，由于制造变化和紧密的设计裕量，掩模图案和写入数据转换器140的输入处的数据的时序对准可能难以实现。掩码图案与写入数据转换器140的输入处的数据之间的错位(misalignment)可能减小存储器核心电路190的有效写入周期，有效写入周期等于标称写入周期减去时序错位，因此时序错位可能限制整体操作速度。

根据本公开的一些方面，可以分别在用于数据和掩码图案的处理路径上使用等效电路结构。此外，用于数据和掩码图案的处理路径可以被配置为具有匹配的时序特征，以将数据与掩码图案时间对准。

图2示出了根据本公开的一些示例的数据掩码电路200(或外围电路)的功能框图。数据掩码电路200与存储器核心电路290耦合。在示例中，存储器核心电路290包括存储器单元，并且数据掩码电路200可以在写入操作期间掩码要写入到存储器核心电路290中的存储器单元的数据的一部分。

在一些示例中，数据掩码电路200和存储器核心电路290在半导体存储器器件内。在示例中，半导体存储器器件包括单个管芯，并且数据掩码电路200和存储器核心电路290设置在单个管芯上。在另一示例中，半导体存储器器件包括键合在一起的多个管芯，并且管芯中的一个管芯包括将半导体存储器器件与外部电路接口连接的焊盘，并且在示例中被称为接口管芯。在一些示例中，数据掩码电路200设置在接口管芯上。在示例中，半导体存储器器件可以包括三维NAND闪存存储器器件。

在图2的示例中，数据掩码电路200可以包括耦合在一起的第一串并转换器210、第二串并转换器220和写入数据转换器240，如图2中所示。在一些示例中，第一串并转换器210输出并行数据，例如，DATA<63:0>，并且第二串并转换器220输出掩码图案，例如，DMASK_N<7:0>。第一串并转换器210和第二串并转换器220可以具有相同电路结构，并且可以被配置为具有匹配的时序特征，因此并行数据和掩码图案可以在时间对准的情况下到达写入数据转换器240。数据掩码电路200可以用于高速存储器系统中，因此高速存储器系统不需要由于并行数据和掩模图案的时序对准而损害整体操作速度。

具体地，在一些示例中，第一串并转换器210被配置为基于一组写入时钟信号(例如，第一写入时钟信号WT_x1、第二写入时钟信号WT_x2和第三写入时钟信号WT_x4)将串行数据(例如，DQ<7:0>)转换为具有第一时序对准的并行数据(例如，DATA<63:0>)。此外，在一些示例中，第二串并转换器220被配置为基于该组写入时钟信号(例如，第一写入时钟信号WT_x1、第二写入时钟信号WT_x2和第三写入时钟信号WT_x4)将串行掩码图案(例如，MASKPATTERN)转换为具有第二时序对准的掩码图案(DMASK_N<7:0>)。在示例中，串行掩码图案MASK PATTERN以电源电压(例如，高电压电源VDD、地电平电源电压等)的形式提供。在另一示例中，串行掩码图案MASK PATTERN可以从掩码寄存器电路(例如，图1中的掩码寄存器电路120)输出。

在一些示例中，基于同一组写入时钟信号的第一时序对准和第二时序对准可以允许掩码图案DMASK_N<7:0>与并行数据DATA<63:0>时间对准。在示例中，第二串并转换器220和第一串并转换器210基于相同电路结构形成。将参考图3描述该电路结构的示例。

在一些示例中，第二串并转换器220和第一串并转换器210被配置为具有匹配的时序特征。在示例中，第二串并转换器220和第一串并转换器210被配置为具有匹配的晶体管延迟。例如，第二串并转换器220和第一串并转换器210中的对应晶体管(相同电路结构的)被配置为在制造变化内具有相同尺寸。在另一示例中，第二串并转换器220和第一串并转换器210被配置为具有匹配的线延迟。例如，第二串并转换器220和第一串并转换器210中的对应连接线被配置为在制造变化内具有相同宽度和相同长度。

在图2的示例中，写入数据转换器240可以被配置为基于并行数据DATA<63:0>和掩码图案DMASK_N<7:0>生成有效数据(例如，DATA_BF<63:0>)。例如，写入数据转换器240可以基于掩码图案DMASK_N<7:0>转换并行数据DATA<63:0>并且生成有效数据DATA_BF<63:0>(即，根据掩码图案DMASK_N<7:0>控制并行数据DATA<63:0>的数据位的掩码或不掩码)，并且将有效数据DATA_BF<63:0>输出到存储器核心电路290。在实施例中，写入数据转换器240可以对并行数据DATA<63:0>和掩码图案DMASK_N<7:0>执行逻辑运算。例如，逻辑运算符可以是OR、AND或XOR运算。在另一实施例中，写入数据转换器240可以对并行数据DATA<63:0>的每一位和掩码图案DMASK_N<7:0>的位中的对应的一位执行逻辑运算。

在图2的示例中，数据掩码电路200还包括第一输入缓冲器250、第二输入缓冲器260、第三输入缓冲器270和地址发生器280。例如，第一输入缓冲器250可以被配置为接收并且整形数据选通信号DQS。在另一示例中，第二输入缓冲器260可以被配置为与来自第一输入缓冲器250的数据选通信号DQS的转变同步地采样并且缓冲输入数据DATA。在示例中，输入数据DATA在8个引脚上接收，并且第二输入缓冲器260包括八个缓冲器，以分别采样并且缓冲8个引脚上的信号，并且第二输入缓冲器260可以在8个路径中的每一个上输出串行数据，8个路径上的串行数据由DQ<7:0>示出。因此，数据选通信号DQS可以用于使输入数据DATA的采用同步，以生成串行数据DQ<7:0>。

应当注意，串行数据DQ<7:0>包括并行的8个位流，并且8个位流中的每个位流是串行数据的位流。

第三输入缓冲器270可以被配置为采样并且缓冲地址信号ADDR。应当注意，当在多个引脚上接收地址信号时，第三输入缓冲器270可以包括多缓冲器电路，以分别缓冲并且采样多个引脚上的信号。

根据本公开的方面，第一串并转换器210和第二串并转换器220被配置为基于同一组写入时钟信号进行操作，并且写入时钟信号可以被生成为具有用于控制并行数据DATA<63:0>和掩码图案DMASK_N<7:0>到写入数据转换器240的加载时间的时序图案。地址发生器280可以被配置为根据地址信号ADDR生成加载时序信号。例如，地址发生器280可以使用地址信号ADDR的三个最低有效位生成加载时序信号(例如，ADD<2:0>)。在实施例中，加载时序信号ADD<2:0>可以用于控制并行数据DATA<63:0>和掩码图案DMASK_N<7:0>加载到写入数据转换器240的时间。

在实施例中，数据掩码电路200还可以包括时钟发生器230。例如，时钟发生器230可以耦合到第一输入缓冲器250、地址发生器280、第一串并转换器210和第二串并转换器220。在实施例中，时钟发生器230可以被配置为根据数据选通信号DQS(或者与数据选通信号DQS同步的基础时钟信号)和加载时序信号ADD<2:0>生成一组写入时钟信号(例如，第一写入时钟信号WT_x1、第二写入时钟信号WT_x2和第三写入时钟信号WT_x4)。

应当注意，一些其他部件(未示出)(例如，行解码器、列解码器、页缓冲器等)也在包括数据掩码电路200的半导体存储器器件中。

图3示出了根据本公开的一些方面的串并转换器电路结构300的框图。在一些示例中，图2中的第一串并转换器210和第二串并转换器220可以使用串并转换器电路结构300实施。串并转换器电路结构300被配置为将输入位流IN串并转换为8个并行的位流D0-D7。8个并行的位流D0-D7分别具有输入位流IN的1/8位速率。输入位流IN被称为串行数据，并且8个并行的位流D0-D7被称为并行数据。

在示例中，第一串并转换器210包括串并转换器电路结构300的8个复制版本，8个复制版本分别对DQ<7:0>中的每一个进行串并转换，并且例如生成64个并行的位流DATA<63:0>。在另一示例中，第二串并转换器220包括串并转换器电路结构300的一个复制版本，一个复制版本对串行掩码图案进行串并转换，并且生成掩码图案的8个并行位。

为了便于描述，假设输入位流IN具有8个串行位，并且由串并转换器电路结构300对输入位流IN进行串并转换，以生成8个并行位。

在图3的示例中，串并转换器电路结构300包括如图3所示的耦合在一起的采样级310、第一移位级320、第二移位级330和输出级340。

采样级310可以基于数据选通信号对输入位流IN进行采样。在实施例中，采样级310可以包括第一D触发器310_1和第二D触发器310_2。第一D触发器310_1可以基于第一数据选通信号DQS_T对输入位流IN进行采样。第二D触发器310_2可以基于第二数据选通信号DQS_C对输入位流IN进行采样。在一些示例中，第一数据选通信号DQS_T和第二数据选通信号DQS_C具有被称为基本速率的相同采样速率。第二数据选通信号DQS_C相对于第一数据选通信号DQS_T相移例如180°。例如，输入位流IN包括以基本速率的双倍速率传输的8位数据。在示例中，第一D触发器310_1可以例如分别响应于第一数据选通信号DQS_T的第一上升沿、第二上升沿、第三上升沿和第四上升沿对输入位流IN的第一位、第三位、第五位和第七位(例如，D0、D2、D4和D6)进行采样，并且第二D触发器310_2可以例如分别响应于第二数据选通信号DQS_C的第一上升沿、第二上升沿、第三上升沿和第四上升沿对输入位流IN的第二数据位、第四数据位、第六数据位和第八数据位(例如，D1、D3、D5和D7)进行采样。由采样级310采样的数据位被转发到第一移位级320。

第一移位级320包括耦合到采样级310的级联移位寄存器路径321-322，以基于第一写入时钟信号(例如，WT_x1)对采样的数据位进行移位，并且在节点R0、F0、R1和F1处生成中间并行数据。例如，第一移位级320包括耦合到第一D触发器310_1的第一级联移位寄存器路径321，以基于第一写入时钟信号(例如，WT_x1)对由第一D触发器310_1采样的数据位(例如，输入位流IN的第一位、第三位、第五位和第七位(例如，D0、D2、D4和D6))进行移位，并且在节点R0和R1处生成中间并行数据。此外，第一移位级320包括耦合到第二D触发器310_2的第二级联移位寄存器路径322，以基于第一写入时钟信号(例如，WT_x1)对由第二D触发器310_2采样的数据位(例如，输入位流IN的第二数据位、第四数据位、第六数据位和第八数据位(例如，D1、D3、D5和D7))进行移位，并且在节点F0和F1处生成中间并行数据。在一些示例中，第一写入时钟信号WT_x1可以基于第一数据选通信号DQS_T和第二数据选通信号DQS_C生成，例如，具有与第一数据选通信号DQS_T和第二数据选通信号DQS_C相同的频率，并且第一写入时钟信号WT_x1的上升沿可以被配置为相对于第一数据选通信号DQS_T和第二数据选通信号DQS_C的上升沿具有合适的相移。

在实施例中，第一级联移位寄存器路径321包括第一D触发器320_1和级联到第一D触发器320_1的第三D触发器320_3，并且第二级联移位寄存器路径322包括第二D触发器320_2和级联到第二D触发器320-2的第四D触发器320_4。第一D触发器320_1、第二D触发器320_2、第三D触发器320_3和第四D触发器320_4可以由第一写入时钟信号WT_x1触发。例如，在第一写入时钟信号WT_x1的第一上升沿处，第一D触发器320_1和第二D触发器320_2可以分别对输入位流IN的第一位和第二位(例如，D0和D1)进行移位；并且在第一写入时钟信号WT_x1的第二上升沿处，第三D触发器320_3和第四D触发器320_4可以分别对输入位流IN的第一位和第二位进行移位，并且第一D触发器320_1和第二D触发器320_2可以分别对输入位流IN的第三位和第四位(例如，D2和D3)进行移位，因此分别在节点R1、F1、R0和F0处生成第一中间并行数据D0、D1、D2和D3。

此外，在第一写入时钟信号WT_x1的第三上升沿处，第一D触发器320_1和第二D触发器320_2可以分别对输入位流IN的第五位和第六位(例如，D4和D5)进行移位；并且在第一写入时钟信号WT_x1的第四上升沿处，第三D触发器320_3和第四D触发器320_4可以分别对输入位流的第五位和第六位进行移位，并且第一D触发器320_1和第二D触发器320_2可以分别对输入位流的第七位和第八位(例如，D6和D7)进行移位，因此分别在节点R1、F1、R0和F0处生成第二中间并行数据D4、D5、D6和D7。

第二移位级330可以被配置为形成并行级联移位寄存器路径331-334，以基于第二写入时钟信号(例如，WT_x2)对中间并行数据(例如，D0D1D2D3和D4D5D6D7)进行移位，并且分别在节点M1、N1、P1、Q1、M0、N0、P0和Q0处生成并行数据(例如，D0-D7)。例如，第二写入时钟信号WT_x2可以具有第一写入时钟信号WT_x1的周期的两倍的周期。换句话说，第二写入时钟信号WT_x2的频率是第一写入时钟信号WT_x1的一半。在实施例中，第二移位级330可以包括分别对中间并行数据进行移位的四个级联移位寄存器路径331-334。例如，第一级联移位寄存器路径331包括第一D触发器330_1和级联到第一D触发器330_1的第五D触发器330_5；第二级联移位寄存器路径332包括第二D触发器330_2和级联到第二D触发器330_2的第六D触发器330_6；第三级联移位寄存器路径333包括第三D触发器330_3和级联到第三D触发器330_3的第七D触发器330_7；并且第四级联移位寄存器路径334包括第四D触发器330_4和级联到第四D触发器330_4的第八D触发器330_8。第一D触发器330_1、第二D触发器330_2、第三D触发器330_3、第四D触发器330_4、第五D触发器330_5、第六D触发器330_6、第七D触发器330_7和第八D触发器330_8可以由第二写入时钟信号WT_x2触发。例如，在第二写入时钟信号WT_x2的第一上升沿处，第一D触发器330_1、第二D触发器330_2、第三D触发器330_3和第四D触发器330_4可以分别对输入位流IN的第一位到第四位(D0D1D2D3)进行移位；并且在第二写入时钟信号WT_x2的第二上升沿处，第五D触发器330_5、第六D触发器330_6、第七D触发器330_7和第八D触发器330_8可以分别对输入位流IN的第一位到第四位进行移位，并且第一D触发器330_1、第二D触发器330_2、第三D触发器330_3和第四D触发器330_4可以分别对输入位流IN的第五位到第八位(D4D5D6D7)进行移位，因此分别在节点M1、N1、P1、Q1、M0、N0、P0和Q0处生成并行数据，例如，D0、D1、D2、D3、D4、D5、D6和D7。

输出级340可以被配置为基于第三写入时钟信号(例如，WT_x4)输出并行数据。例如，第三写入时钟信号WT_x4可以具有第二写入时钟信号WT_x2的周期的两倍的周期。换句话说，第三写入时钟信号WT_x4的频率是第二写入时钟信号WT_x2的一半，并且是第一写入时钟信号WT_x1的四分之一。在实施例中，输出级340可以包括第一D触发器340_1、第二D触发器340_2、第三D触发器340_3、第四D触发器340_4、第五D触发器340_5、第六D触发器340_6、第七D触发器340_7和第八D触发器340_8，它们由第三写入时钟信号WT_x4触发。例如，在第三写入时钟信号WT_x4的第一上升沿处，第一D触发器340_1、第二D触发器340_2、第三D触发器340_3、第四D触发器340_4、第五D触发器340_5、第六D触发器340_6、第七D触发器340_7和第八D触发器340_8可以分别对节点M1、N1、P1、Q1、M0、N0、P0和Q0处的并行数据(例如，D0、D1、D2、D3、D4、D5、D6和D7)进行移位，并且输出并行数据D0-D7。

图4是根据本公开的一些实施例的时钟发生器400的功能框图。在示例中，时钟发生器230根据时钟发生器400实施。在图4的示例中，时钟发生器400可以包括时钟分频器410和耦合到时钟分频器410的时序控制电路420。在实施例中，时钟分频器410可以包括第一D触发器411、将第一D触发器411的Q端子反馈到第一D触发器411的D端子的第一反相器413、第二D触发器412以及将第二D触发器412的Q端子反馈到第二D触发器412的D端子的第二反相器414。第一D触发器411可以由x1时钟信号CLKx1触发，并且第二D触发器412可以由在第一D触发器411的Q端子处输出的信号触发。例如，第一D触发器411和第二D触发器412可以被单沿触发。在实施例中，x1时钟信号CLKx1可以与数据选通信号DQS同步。在操作之前，时钟分频器410可以通过例如低态有效信号清零，低态有效信号可以将时钟分频器410内的第一D触发器411和第二D触发器412两者清零。

在操作中，在x1时钟信号CLKx1的第一上升沿处，第一D触发器411的Q端子处的信号变为高(因为在第一D触发器411被低态有效信号清零之后，第一D触发器411的D端子处的信号为高)，并且第一D触发器411的D端子处的信号变为低；在x1时钟信号CLKx1的第二上升沿处，第一D触发器411的Q端子处的信号变为低，并且第一D触发器411的D端子处的信号变为高；并且在x1时钟信号CLKx1的第三上升沿处，第一D触发器411的Q端子处的信号返回为高，并且第一D触发器411的D端子处的信号返回为低。因此，x1时钟信号CLKx1可以具有第一D触发器411的Q端子处的信号的频率的二倍的频率，或第一D触发器411的Q端子处的信号(即，x2时钟信号CLKx2)可以具有x1时钟信号CLKx1的周期的二倍的周期。类似地，第二D触发器412的Q端子处的信号(即，x4时钟信号CLKx4)可以具有x2时钟信号CLKx2的周期的二倍并且x1时钟信号CLKx1的周期的四倍的周期。在另一实施例中，时钟分频器410可以采用两个级联J-K触发器或两个级联T触发器代替第一D触发器411和第二D触发器412，并且因此可以省略第一反相器413和第二反相器414。

时序控制电路420可以通过组合由时钟分频器410根据加载时序信号(例如，ADD<2:0>)生成的x1时钟信号CLKx1、x2时钟信号CLKx2和x4时钟信号CLKx4来生成一组写入时钟信号(例如，第一写入时钟信号WT_x1、第二写入时钟信号WT_x2和第三写入时钟信号WT_x4)。例如，时序控制电路420可以包括各种时序和逻辑部件(例如，AND、OR和NOT、多路复用器、多路分配器、触发器等)的组合。

图5是示出了根据本公开的一些实施例的时钟发生器400的操作的时序图500。如时序图500中所示，x1时钟信号CLKx1可以与数据选通信号DQS同步，时钟分频器410可以生成具有x1时钟信号CLKx1的周期的二倍的周期的x2时钟信号CLKx2、以及具有x1时钟信号CLKx1的周期的四倍的周期的x4时钟信号CLKx4，并且时序控制电路420可以生成与x1时钟信号CLKx1同步的第一写入时钟信号WT_x1，通过使x2时钟信号CLKx2反相来生成第二写入时钟信号WT_x2，并且根据起始加载位置信号ADD<2:0>生成第三写入时钟信号WT_x4。图5中所示的时序图500示出了，在加载时序信号ADD<2:0>为“000”时(如510所示)，第三写入时钟信号WT_x4可以在第一写入时钟信号WT_x1的三个周期过去之后开始，并且在加载时序信号ADD<2:0>为“100”时(如520所示)，第三写入时钟信号WT_x4可以在第一写入时钟信号WT_x1的一个周期过去之后开始。根据本公开的一些其他实施例，在起始加载位置信号ADD<2:0>为“001”、“010”和“011”时，第三写入时钟信号WT_x4可以分别在第一写入时钟信号WT_x1的两个半(2.5)、两个和一个半(1.5)周期之后开始。

图6是示出了根据本公开的一些实施例的数据掩码电路(例如，数据掩码电路200)的操作的示例性时序图600。在实施例中，第一串并转换器210包括串并转换器电路结构300的八个复制版本，以分别对8个位流DQ<7:0>进行串并转换，并且第二串并转换器220包括串并转换器电路结构300的一个复制版本，以对串行掩码图案进行串并转换。第一串并转换器210和第二串并转换器220可以由相同一组写入时钟信号(例如，第一写入时钟信号WT_x1、第二写入时钟信号WT_x2和第三写入时钟信号WT_x4)触发。例如，第一移位级320可以由第一写入时钟信号WT_x1触发，并且第二移位级330可以由第二写入时钟信号WT_x2触发，并且输出级340可以由第三写入时钟信号WT_x4触发。

在一些示例中，时钟发生器230根据时钟发生器400实施。因此，时钟分频器410可以基于基础时钟信号(例如，与数据选通信号同步)生成x1时钟信号CLKx1、x2时钟信号CLKx2和x4时钟信号CLKx4，并且时序控制电路420可以通过根据起始加载位置信号ADD<2:0>组合x1时钟信号CLKx1、x2时钟信号CLKx2和x4时钟信号CLKx4来生成一组写入时钟信号(例如，第一写入时钟信号WT_x1、第二写入时钟信号WT_x2和第三写入时钟信号WT_x4)。例如，基础时钟信号可以与数据选通信号DQS(例如，数据选通信号DQS_T和数据选通信号DQS_C)同步。

在实施例中，加载时序信号ADD<2:0>可以指示用于写入的位流中的起始位置，并且可以指示不需要重新加载的页缓冲器。在一些示例中，第一写入时钟信号WT_x1、第二写入时钟信号WT_x2和第三写入时钟信号WT_x4基于加载时序信号ADD<2:0>生成，并且第一写入时钟信号WT_x1、第二写入时钟信号WT_x2和第三写入时钟信号WT_x4控制串并转换器电路结构300，以使位流中的位移位并且形成并行数据。

在图6的示例中，DQ<7:0>表示8个并行位流，并且每个位流包括二进制数据的串行流。例如，H0表示分别是8个并行位流的第一位的8个并行位；H1表示分别是8个并行位流的第二位的8个并行位；H2表示分别是8个并行位流的第三位的8个并行位；H3表示分别是8个并行位流的第四位的8个并行位；等等。在一些示例中，参考地址信号的稳定时间(例如ADD<2:0>)来提及H0。例如，H0是响应于ADD<2:0>被稳定而来自8个并行输入位流DQ<7:0>的第一8个并行位，如601所示。

在图6的示例中，DATA<63:0>表示通过对DQ<7:0>进行串并转换而生成的64个并行位流；DMASK_N<7:0>表示8个并行位，“FF”表示8个并行二进制位“11111111”的十六进制；DATA_BF<63:0>表示作为DATA<63:0>与DMASK_N<7:0>的组合的有效数据的64个并行位流。例如，串行掩码图案中的每一位具有在8个并行位流中的每一个中的对应位。因此，DMASK_N<7:0>中的第一位DMASK_N<0:0>用于掩码DATA<63:0>的第一8位DATA<7:0>；第二位DMASK_N<1:1>用于掩码第二8位DATA<15:8>；第三位DMASK_N<2:2>用于掩码第三8位DATA<23:16>；第四位DMASK_N<3:3>用于掩码第四8位DATA<31:24>；第五位DMASK_N<4:4>用于掩码第五8位DATA<39:32>；第六位DMASK_N<5:5>用于掩码第六8位DATA<47:40>；第七位DMASK_N<6:6>用于掩码第七8位DATA<55:48>；并且第八位DMASK_N<7:7>用于掩码第八8位DATA<63:56>。

在图6的示例中，加载时序信号ADD<2:0>是“000”，并且第一写入时钟信号WT_x1、第二写入时钟信号WT_x2和第三写入时钟信号WT_x4的时序图案基于加载时序信号ADD<2:0>生成，如610所示。图6的时序图600示出了，第一写入时钟信号WT_x1可以与基础时钟信号(即，由时钟分频器410生成的x1时钟信号CLKx1)同步，基础时钟信号与数据选通信号DQS_T和/或数据选通信号DQS_C同步。

在图6的示例中，基础时钟信号或数据选通信号DQS_T和/或数据选通信号DQS_C具有基本时钟速率(在数据采样的上下文中还被称为采样速率)，并且DQ<7:0>以基本时钟速率的双倍速率传输。数据选通信号DQS_T和数据选通信号DQS_C具有相同的采样速率，并且具有彼此大约180°的相移。数据选通信号DQS_T和数据选通信号DQS_C用于例如使用采样级310中的电路结构对DQ<7:0>进行采样。例如，响应于数据选通信号DQS_T的上升沿，分别采样H0、H2、H4、H6、H8、H10、H12、H14…；并且响应于数据选通信号DQS_C的上升沿，分别采样H1、H3、H5、H7、H9、H11、H13、H15…。

第一写入时钟信号WT_x1用于例如串并转换器电路结构300的八个复制版本的第一移位级320中，以分别对8个位流DQ<7:0>进行串并转换；第二写入时钟信号WT_x2用于例如串并转换器电路结构300的八个复制版本的第二移位级330中，以分别对8个位流DQ<7:0>进行串并转换；并且第三写入时钟信号WT_x4用于例如串并转换器电路结构300的八个复制版本的输出级340中，以分别对8个位流DQ<7:0>进行串并转换。

第一写入时钟信号WT_x1用于例如串并转换器电路结构300的第一移位级320中，以对串行掩码图案进行串并转换；第二写入时钟信号WT_x2用于例如串并转换器电路结构300的第二移位级330中，以对串行掩码图案进行串并转换；并且第三写入时钟信号WT_x4用于例如串并转换器电路结构300的输出级340中，以对串行掩码图案进行串并转换。

在图6的示例中，响应于第三写入时钟信号WT_x4的第一上升沿，分别对8个位流DQ<7:0>进行串并转换的串并转换器电路结构300的八个复制版本的输出级340可以输出DATA<63:0>中的64个并行位，例如，由“H7H6H5H4H3H2H1H0”所示；并且响应于第三写入时钟信号WT_x4的第一上升沿，对串行掩码图案进行串并转换的串并转换器电路结构300的输出级340可以输出DMASK_N<7:0>中的8位，例如，由“FF”所示。DATA<63:0>中的64个并行位和DMASK_N<7:0>中的8位组合以生成DATA_BF<63:0>中的64个并行位，如由“H7H6H5H4H3H2H1H0”所示。例如，DMASK_N<0:0>与H0(DATA<7:0>)相关联，并且可以分别对DATA<7:0>中的每一位执行与DMASK_N<0:0>的逻辑AND运算。

在图6的示例中，响应于第三写入时钟信号WT_x4的第二上升沿，分别对8个位流DQ<7:0>进行串并转换的串并转换器电路结构300的八个复制版本的输出级340可以输出DATA<63:0>中的64个并行位，例如，由“H15H14H13H12H11H10H9H8”所示；并且响应于第三写入时钟信号WT_x4的第二上升沿，对串行掩码图案进行串并转换的串并转换器电路结构300的输出级340可以输出DMASK_N<7:0>中的8位，例如，由“FF”所示。DATA<63:0>中的64个并行位和DMASK_N<7:0>中的8位组合以生成DATA_BF<63:0>中的64个并行位，如由“H15H14H13H12H11H10H9H8”所示。例如，DMASK_N<0:0>与H8相关联，并且可以分别对H8中的每一位执行与DMASK_N<0:0>的逻辑AND运算。

图7是根据本公开的一些实施例的另一时序图700。图7与图6的不同之处在于，图6示出了其中加载时序信号ADD<2:0>为“000”的数据掩码电路200的时序图，而图7示出了其中加载时序信号ADD<2:0>为“100”的数据掩码电路200的时序图。在图7的示例中，加载时序信号ADD<2:0>是“100”，并且第一写入时钟信号WT_x1、第二写入时钟信号WT_x2和第三写入时钟信号WT_x4的时序图案基于加载时序信号ADD<2:0>生成，如710所示。

在图7的示例中，响应于第三写入时钟信号WT_x4的第一上升沿，分别对8个位流DQ<7:0>进行串并转换的串并转换器电路结构300的八个复制版本的输出级340可以输出DATA<63:0>中的64个并行位，例如，由“H3H2H1H000000000”所示；并且响应于第三写入时钟信号WT_x4的第一上升沿，对串行掩码图案进行串并转换的串并转换器电路结构300的输出级340可以输出DMASK_N<7:0>中的8位，例如，由“F0”所示。DATA<63:0>中的64个并行位和DMASK_N<7:0>中的8位组合以生成DATA_BF<63:0>中的64个并行位，如由“H3H2H1H000000000”所示。例如，DMASK_N<4:4>与H0(DATA<39:32>)相关联，并且可以分别对DATA<39:32>中的每一位执行与DMASK_N<4:4>的逻辑AND运算。

在图7的示例中，响应于第三写入时钟信号WT_x4的第二上升沿，分别对8个位流DQ<7:0>进行串并转换的串并转换器电路结构300的八个复制版本的输出级340可以在DATA<63:0>中输出64个并行位，例如，由“H11H10H9H8H7H6H5H4”所示；并且响应于第三写入时钟信号WT_x4的第二上升沿，对串行掩码图案进行串并转换的串并转换器电路结构300的输出级340可以在DMASK_N<7:0>中输出8位，例如，由“FF”所示。DATA<63:0>中的64个并行位和DMASK_N<7:0>中的8位组合以生成DATA_BF<63:0>中的64个并行位，如由“H11H10H9H8H7H6H5H4”所示。例如，DMASK_N<0:0>与H4相关联，并且可以分别对H4中的每一位执行与DMASK_N<0:0>的逻辑AND运算。

加载时序信号ADD<2:0>还可以是“001”、“010”、“011”、“101”、“110”或“111”。根据本公开的一些实施例，例如，在第三写入时钟信号WT_x4的第一上升沿处，ADD<2:0>、DATA<63:0>和DMASK_N<7:0>之间的关系可以如下表1中所示。在表示1中，“H0”、“H1”、“H2”、“H3”、“H4”、“H5”、“H6”、“H7”和“H8”中的每一个表示来自8个并行输入位流DQ<7:0>的8个并行位。在一些示例中，参考ADD<2:0>的稳定时间来提及“H0”、“H1”、“H2”、“H3”、“H4”、“H5”、“H6”、“H7”和“H8”。例如，H0是响应于ADD<2:0>被稳定而来自于8个并行输入位流DQ<7:0>的第一8个并行位。此外，“00”、“FF”、“FE”、“FC”、“F8”、“F0”、“E0”、“C0”和“80”是十六进制的值(HEX)。如表1中所示，在一些示例中，ADD<2:0>可以用于控制用于加载到存储器单元的位流(例如，8个并行位流中的每一个)中的起始位，并且起始位之前的位不需要加载到页缓冲器。此外，在一些示例中，可以相应地生成掩码图案。

表1

图8是示出了根据本公开的一些实施例的用于对数据进行掩码的过程800的流程图。在各种实施例中，所示过程800的一些步骤可以同时地执行，或者以与所示不同的顺序执行，或者可以被其他过程步骤替换，或者可以省略。也可以根据需要来执行附加的过程步骤。过程800的各个方面可以由外围电路(例如，在前述附图中示出并且参考前述附图描述的数据掩码电路200)实施。

在S810处，可以使用第一串并转换器(例如，第一串并转换器210)基于一组写入时钟信号转换串行数据，以输出并行数据。在实施例中，并行数据可以具有关于该组写入时钟信号(例如，第一写入数据时钟信号WT_x1、第二写入数据时钟信号WT_x2和第三写入数据时钟信号WT_x4)的第一时序对准。在实施例中，该组写入时钟信号可以基于数据选通信号生成。例如，可以基于地址信号的三个最低有效位输出具有时序图案的该组写入时钟信号。作为另一示例，数据选通信号可以被分频，以生成多个分频的时钟信号，并且可以基于分频的时钟信号输出具有时序图案的该组写入时钟信号。

在S820处，可以使用第二串并转换器(例如，第二串并转换器220)输出掩码图案。在实施例中，掩码图案可以具有关于该组写入时钟信号的第二时序对准。在实施例中，掩码图案可以基于第一时序对准和第二时序对准与并行数据时间对准。在实施例中，第一串并转换器和第二串并转换器可以具有相同电路结构。在另一实施例中，第二串并转换器可以被形成为具有与第一串并转换器匹配的时序特征。例如，第二串并转换器可以被形成为具有与第一串并转换器匹配的晶体管延迟。作为另一示例，第二串并转换器可以被形成为具有与第一串并转换器匹配的线延迟。

在步骤830处，可以将并行数据与掩码图案组合，以生成有效数据。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为基础来设计或修改用于实行相同目的和/或实现本文介绍的实施例的相同优点的其他过程和结构。本领域技术人员还应当认识到，这种等同构造并不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文中进行各种改变、替换和变更。