具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

各个实施例提供了用于在半导体器件中形成纳米FET的方法以及包括纳米FET的半导体器件。通过在去除衬底之前形成背面通孔，可以扩大背面通孔的尺寸。随后的衬垫沉积和蚀刻工艺可以应用于已经形成的背面通孔的外表面，使得衬垫形成和随后的蚀刻不会减小背面通孔的宽度。较大的背面通孔可用于硅化物形成和较大的接触面积，以获得更好的接触电阻并产生更好的器件性能。

本文讨论的一些实施例是在包含纳米FET的管芯的背景下描述的。然而，各个实施例可应用于替代纳米FET或与纳米FET结合的包含其它类型晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。

图1以三维视图示出根据一些实施例的纳米FET(例如，纳米线FET、纳米片FET等)的实例。纳米FET包括衬底50(例如半导体衬底)上的鳍66上方的纳米结构55(例如纳米片、纳米线等)，其中，纳米结构 55用作纳米FET的沟道区。纳米结构55可包括p型纳米结构、n型纳米结构或其组合。浅槽隔离(STI)区68设置在相邻的鳍66之间，鳍66 可以从相邻的STI区68之上和之间突出。尽管STI区68被描述/图示为与衬底50分离，但是如本文所使用的，术语“衬底”可以指半导体衬底本身或者半导体衬底和浅槽隔离区的组合。此外，尽管鳍66的底部被示为与衬底50是单一的、连续的材料，但是鳍66和/或衬底50的底部可以包括单一材料或多种材料。在这种情况下，鳍66是指在相邻的STI区68 之间延伸的部分。

栅极介电层100位于鳍66的顶面上方，并沿着纳米结构55的顶面、侧壁和底面。栅电极102位于栅极介电层100上方。外延源极/漏极区92 设置在栅极介电层100和栅电极102的相对侧上的鳍66上。

图1进一步示出了在后面的图中使用的参考截面。截面A-A’位于沿着栅电极102的纵轴的平面内，并且其方向例如垂直于纳米FET的外延源极/漏极区92之间的电流方向。截面B-B’位于平行于截面A-A’的任意平面内，并延伸穿过多个纳米FET的外延源极/漏极区92。截面C-C’在垂直于截面A-A’的平面中，并且平行于纳米FET的鳍66的纵轴，并且在例如纳米FET的外延源极/漏极区92之间的电流方向上。为了清楚起见，后续附图指的是这些参考截面。

本文讨论的一些实施例是在使用后栅极工艺形成的纳米FET的背景下讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑平面器件中使用的方面，例如平面FET或鳍式场效应晶体管 (FinFET)。

图2至图34F是根据一些实施例的制造纳米FET的中间阶段的截面图。图2至图5、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A和图35A示出了图 1所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图12D、图12F、图12G、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B、图34B、图34E、图34F、图35B、图35D和图35E示出了图1 中所示的参考截面B-B’。图7C、图8C、图9C、图10C、图11C、图11D、图12C、图12E、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C、图30C、图31C、图32C、图33C、图34C、图34D和图35C示出了图1中示出的参考截面C-C’。

在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n 型掺杂剂)或未掺杂。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧层、氧化硅层等。绝缘层设置在衬底上，通常是硅或玻璃衬底。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。

衬底50具有n型区50N和p型区50P。n型区50N可以用于形成n 型器件，例如NMOS晶体管(例如n型纳米FET)，而p型区50P可以用于形成p型器件，例如PMOS晶体管(例如p型纳米FET)。n型区50N可以与p型区50P(如分隔物20所示)物理分隔，并且任何数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)可以设置在n 型区50N和p型区50P之间。尽管示出了一个n型区50N和一个p型区 50P，但是可以提供任意数量的n型区50N和p型区50P。

进一步地，在图2中，在衬底50上方形成多层堆叠件64。多层堆叠件64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。出于说明目的并且如下文更详细地论述，将去除第一半导体层51并且对第二半导体层53 进行图案化以在n型区50N和p型区50P中形成纳米FET的沟道区。然而，在一些实施例中，可去除第一半导体层51并且可对第二半导体层53 进行图案化以在n型区50N中形成纳米FET的沟道区，并且可去除第二半导体层53并且可对第一半导体层51进行图案化以在p型区50P中形成纳米FET的沟道区。在一些实施例中，可去除第二半导体层53并且可对第一半导体层51进行图案化以在n型区50N中形成纳米FET的沟道区，并且可去除第一半导体层51并且可对第二半导体层53进行图案化以在p型区50P中形成纳米FET的沟道区。在一些实施例中，可去除第二半导体层53并且可对第一半导体层51进行图案化以在n型区50N和p型区50P两者中形成纳米FET的沟道区。

为了进行说明，多层堆叠件64被示为包括第一半导体层51和第二半导体层53中的每一个的三层。在一些实施例中，多层堆叠件64可以包括任意数量的第一半导体层51和第二半导体层53。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来外延生长多层堆叠件64的每个层。在各个实施例中，第一半导体层51可以由适用于p型纳米FET的第一半导体材料形成，例如硅锗等，第二半导体层53可以由适用于n型纳米FET的第二半导体材料形成，例如硅、硅碳等。为了说明，多层堆叠件64被图示为具有适合于p型纳米FET的最底部的半导体层。在一些实施例中，可以形成多层堆叠件64，使得最底层是适合于n型纳米FET的半导体层。

第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。如此，可去除第一半导体材料的第一半导体层51而不显著去除第二半导体材料的第二半导体层53，从而允许对第二半导体层53进行图案化以形成纳米FET的沟道区。类似地，在去除第二半导体层53并且图案化第一半导体层51以形成沟道区的实施例中，可去除第二半导体材料的第二半导体层53而不显著去除半导体材料的第一半导体层51，从而允许对第一半导体层51进行图案化以形成纳米FET的沟道区。

现在参考图3，根据一些实施例，鳍66形成在衬底50中，并且纳米结构55形成在多层堆叠件64中。在一些实施例中，纳米结构55和鳍66 可以通过在多层堆叠件64和衬底50中蚀刻沟槽而分别形成在多层堆叠件64和衬底50中。蚀刻可以是任何可行的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等，或其组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64形成纳米结构55，可进一步从第一半导体层51 限定第一纳米结构52A-52C(统称为第一纳米结构52)，并从第二半导体层53限定第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可统称为纳米结构55。

鳍66和纳米结构55可以通过任何合适的方法来图案化。例如，鳍 66和纳米结构55可以使用一个或多个光刻工艺来图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许形成例如间距小于使用单一直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成掩模，并使用光刻工艺来图案化。使用自对准工艺在图案化掩模旁边形成间隔件。然后去除掩模，然后，保留的间隔件可以用于图案化鳍66。

为了说明，图3示出了n型区50N和p型区50P中的鳍66具有基本相等的宽度。在一些实施例中，n型区50N中的鳍66的宽度可以大于或小于p型区50P中的鳍66的宽度。此外，虽然鳍66和纳米结构55中的每一个被示为具有一致的宽度，但是在其他实施例中，鳍66和/或纳米结构55可以具有渐变侧壁，使得鳍66和/或纳米结构55中的每一个的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结构55 可以具有不同的宽度并且形状为梯形。

在图4中，浅槽隔离(STI)区域68形成在鳍66附近。STI区68 可以通过在衬底50、鳍66和纳米结构55上方以及相邻鳍66之间沉积绝缘材料来形成。绝缘材料可以是诸如氧化物的介电材料(例如硅氧化物，氮化物等)或其组合，并且可以通过高密度PECVD(HDP-CVD)、可流动CVD(FCVD)来形成。可以使用由任何可行的工艺形成的其他绝缘材料。在图示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦绝缘材料形成，就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构55。尽管绝缘材料被图示为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50、鳍66和纳米结构55的表面形成衬垫(未单独示出)。然后，可以在衬垫上形成诸如上述的填充材料。

然后对绝缘材料应用去除工艺，以去除纳米结构55上方的多余绝缘材料。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀刻工艺、其组合等。平坦化工艺暴露纳米结构55，使得在平坦化工艺完成后，纳米结构55和绝缘材料的顶面是齐平的。

然后凹进绝缘材料以形成STI区68。凹进绝缘材料，使得n型区50N 和p型区50P中的鳍66的上部从相邻的STI区68之间突出。此外，STI 区68的顶面可以具有如图所示的平坦表面、凸面、凹面(例如凹陷)或其组合。通过适当的蚀刻，STI区68的顶面可以形成为平的、凸的和/ 或凹的。可以使用可行的蚀刻工艺来凹进STI区68，例如对绝缘材料的材料有选择性的蚀刻工艺(例如，以比蚀刻鳍66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用例如稀氢氟酸(dHF) 来去除氧化物。

上面参照图2至图4描述的工艺仅仅是如何形成鳍66和纳米结构55 的一个实例。在一些实施例中，鳍66和/或纳米结构55可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。外延结构可以在沟槽中外延生长，并且介电层可以凹进，使得外延结构从介电层突出，以形成鳍66和/或纳米结构55。外延结构可以包括上述交替的半导体材料，例如第一半导体材料和第二半导体材料。在外延结构是外延生长的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免先前和/或随后的注入，尽管原位掺杂和注入掺杂可以一起使用。

另外，为了进行说明，在图示和讨论中，第一半导体层51(和所得的第一纳米结构52)和第二半导体层53(和所得的第二纳米结构54)在仅在p型区50P和n型区50N中包含相同的材料。这样，在一些实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同的材料，或者以不同的顺序形成在p型区50P和n型区50N中。

此外，在图4中，可以在鳍66、纳米结构55和/或STI区68中形成适当的阱(未单独示出)。在具有不同类型阱的实施例中，n型区50N 和p型区50P的不同注入步骤可以使用光刻胶或其他掩模(未单独示出) 来实现。例如，可以在n型区50N和p型区50P中的鳍66和浅槽隔离区域68上方形成光刻胶。光刻胶被图案化以暴露p型区50P。光刻胶可以通过使用旋涂技术来形成，并且可以使用可行的光刻技术来图案化。一旦光刻胶被图案化，在p型区50P中执行n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质被注入到n型区50N中。n型杂质可以是注入该区域的磷、砷、锑等，其浓度范围在约10¹³个原子/cm³至约 10¹⁴个原子/cm³的范围内。在注入之后，例如通过可行的灰化工艺去除光刻胶。

在注入p型区50P之后或之前，在p型区50P和n型区50N中的鳍 66、纳米结构55和STI区68上方形成光刻胶或其他掩模(未单独示出)。光刻胶被图案化以暴露n型区50N。光刻胶可以通过使用旋涂技术来形成，并且可以使用可行的光刻技术来图案化。一旦光刻胶被图案化，可以在n型区50N中执行p型杂质注入，并且光刻胶可以用作掩模以基本防止p型杂质被注入到p型区50P中。p型杂质可以是注入该区域的硼、氟化硼、铟等，其浓度在约10¹³个原子/cm³至约10¹⁴个原子/cm³的范围内。注入之后，可以例如通过可行的灰化工艺去除光刻胶。

在注入n型区50N和p型区50P之后，可以进行退火以修复注入损伤并激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间进行原位掺杂，这可以避免注入，尽管原位掺杂和注入掺杂可以一起使用。

在图5中，伪介电层70形成在鳍66和/或纳米结构55上。伪介电层 70可以是例如氧化硅、氮化硅、其组合等，并且可以根据可行的技术来沉积或热生长。伪栅极层72形成在伪介电层70上方，掩模层74形成在伪栅极层72上方。伪栅极层72可以沉积在伪介电层70上方，然后例如通过CMP进行平坦化。掩模层74可以沉积在伪栅极层72上。伪栅极层 72可以是导电或非导电材料，并且可以从包括非晶硅、多晶硅、多晶硅锗、金属氮化物、金属硅化物、金属氧化物和金属的组中选择。伪栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积。伪栅极层72可以由对隔离区的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该实例中，跨越n型区50N和p型区50P形成单个伪栅极层72和单个掩模层74。注意，仅为了说明，伪介电层70被示为仅覆盖鳍66和纳米结构55。在一些实施例中，可以沉积伪介电层70，使得伪介电层70覆盖STI区68，使得伪介电层70在伪栅极层72和STI区68之间延伸。

图6A至图18C示出了实施例器件制造中的各个附加步骤。图6A至图18C示出了n型区50N或p型区50P中的部件。在图6A至图6C中，掩模层74(见图5)可以使用可行的光刻和蚀刻技术来图案化，以形成掩模78。掩模78的图案然后可以转移到伪栅极层72和伪介电层70，以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖鳍66的相应沟道区。掩模78的图案可以用于将每个伪栅极76与相邻的伪栅极76物理分隔。伪栅极76的纵向也可以基本垂直于各个鳍66的纵向。

在图7A至图7C中，第一间隔层80和第二间隔层82形成在图6A 至图6C所示的结构上方。第一间隔层80和第二间隔层82随后将被图案化以用作用于形成自对准源极/漏极区的间隔件。在图7A至图7C中，第一间隔层80形成在：STI区68的顶面；鳍66、纳米结构55和掩模78 的顶面和侧壁；以及伪栅极76和伪栅极电介质71的侧壁。第二间隔层 82沉积在第一间隔层80上方。第一间隔层80可以使用诸如热氧化或通过CVD、ALD等技术由氧化硅、氮化硅、氮氧化硅等形成。第二间隔层82可以由具有与第一间隔层80的材料不同的蚀刻速率的材料形成，例如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等进行沉积。

在形成第一间隔层80之后并且在形成第二间隔层82之前，可以执行用于轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在n型区50N上方形成掩模，例如光刻胶，同时暴露p型区50P，并且适当类型(例如，p型)的杂质可以注入到p型区50P中暴露的鳍66和纳米结构55中。然后可以去除掩模。随后，可以在暴露n型区50N的同时在p 型区50P上方形成掩模(例如光刻胶)，并且可以将适当类型的杂质(例如，n型)注入到n型区50N中暴露的鳍66和纳米结构55中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，p型杂质可以是前面讨论的任何p型杂质。轻掺杂源极/漏极区的杂质浓度可以在约 1×10¹⁵个原子/cm³至约1×10¹⁹个原子/cm³的范围内。可以使用退火来修复注入损伤并激活注入的杂质。

在图8A至图8C中，蚀刻第一间隔层80和第二间隔层82以形成第一间隔层81和第二间隔层83。如下文将更详细讨论的，第一间隔件81 和第二间隔件83用于自对准随后形成的源极漏极区，以及在后续处理期间保护鳍66和/或纳米结构55的侧壁。第一间隔层80和第二间隔层82 可以使用合适的蚀刻工艺来蚀刻，例如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等。在一些实施例中，第二间隔层82的材料具有与第一间隔层80的材料不同的蚀刻速率，使得第一间隔层80可以在图案化第二间隔层82时用作蚀刻停止层，并且使得第二间隔层82可以在图案化第一间隔层80时用作掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔层82，其中，第一间隔层80 用作蚀刻停止层，其中，第二间隔层82的剩余部分形成第二间隔层83，如图8B所示。此后，第二间隔件83用作掩模，同时蚀刻第一间隔件层 80的暴露部分，从而形成第一间隔件81，如图8B和图8C所示。

如图8B所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8C所示，在一些实施例中，可以从邻近掩模78、伪栅极76和伪栅极电介质71的第一间隔层80上方去除第二间隔层 82，并且第一间隔层81设置在掩模78、伪栅极76和伪栅极电介质60 的侧壁上。在其他实施例中，第二间隔层82的一部分可与掩模78、伪栅极76和伪栅极电介质71相邻地保留在第一间隔层80上方。

注意，以上公开内容总体上描述了形成间隔件和LDD区域的工艺。也可以使用其他工艺和顺序。例如，可以使用更少或额外的间隔件，可以使用不同的步骤顺序(例如，第一间隔件81可以在沉积第二间隔件层 82之前被图案化)，可以形成和去除额外的间隔件，等等。此外，可以使用不同的结构和步骤来形成n型和p型器件。

在图9A至图9C中，根据一些实施例，第一凹槽86和第二凹槽87 形成在鳍66、纳米结构55和衬底50中。外延源极/漏极区随后将形成在第一凹槽86和第二凹槽87中。第一凹槽86和第二凹槽87可以延伸穿过第一纳米结构52和第二纳米结构54，并进入衬底50。如图9B所示，可以蚀刻鳍66，使得第一凹槽86的底面设置在STI区68的顶面之下。在其他实施例中，STI区68的顶面可以与第一凹槽86的底面齐平或高于第一凹槽86的底面。第二凹槽87的底面可以设置在第一凹槽86的底面和STI区68的顶面之下。第一凹槽86和第二凹槽87可以通过使用各向异性蚀刻工艺(例如RIE、NBE等)蚀刻鳍66、纳米结构55和衬底50 来形成。在用于形成第一凹槽86和第二凹槽87的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽鳍66、纳米结构55和衬底50 的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/ 或鳍66的每一层。在第一凹槽86和第二凹槽87达到期望的深度之后，可以使用定时蚀刻工艺来停止蚀刻。可通过与蚀刻第一凹槽86相同的工艺以及在蚀刻第一凹槽86之前或之后的附加蚀刻工艺来蚀刻第二凹槽 87。在一些实施例中，在执行用于第二凹槽87的附加蚀刻工艺的同时，可掩蔽对应于第一凹槽86的区。

在图10A至图10C中，由第一凹槽86和第二凹槽87暴露的第一半导体材料(例如，第一纳米结构52)形成的多层堆叠件64的各层的侧壁部分被蚀刻以形成侧壁凹槽88。尽管邻近侧壁凹槽88的第一纳米结构52的侧壁在图10C中被示为直的，但是侧壁可以是凹的或凸的。侧壁可以使用各向同性蚀刻工艺来蚀刻，例如湿蚀刻等。在第一纳米结构52包括例如SiGe，第二纳米结构54包括例如Si或SiC的实施例中，可以使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH₄OH)等的干蚀刻工艺来蚀刻第一纳米结构52的侧壁。

在图11A至图11D中，内部间隔件90形成在侧壁凹槽88中。内部间隔件90可以通过在图10A至图10C所示的结构上方沉积内部间隔件层 (未单独示出)来形成。内部间隔件90用作随后形成的源极/漏极区和栅极结构之间的隔离部件。如下文将更详细讨论的，源极/漏极区和外延材料将形成在第一凹槽86和第二凹槽87中，而第一纳米结构52将用相应的栅极结构代替。

可以通过诸如CVD、ALD等的共形沉积工艺来沉积内部间隔层。内部间隔层可以包括诸如氮化硅(SiN)或氮氧化硅(SiO_xN_y)的材料，尽管可以使用任何合适的材料，诸如k值小于约3.5的低介电常数(低k) 材料。例如，内部间隔层可以包括SiN、SiO_xN_y、SiOCN、ZrN、TaCN、 SiCN、SiO、SiOC、AlO、AlON、ZrO、HfO、TiO、ZrAlO、ZrO、ZnO、 TaO、LaO、YO等，或其组合。然后，可以各向异性地蚀刻内部间隔层，以形成内部间隔件90。尽管内部间隔件90的外侧壁被示出为与第二纳米结构54的侧壁齐平，但是内部间隔件90的外侧壁可以延伸超过第二纳米结构54的侧壁或者从第二纳米结构54的侧壁凹进。在一些实施例中，内部间隔件90具有约1nm至约10nm范围内的宽度，这对于将随后形成的源极/漏极区和/或随后形成的背面通孔(见下文，图29A-图29C)与随后形成的栅极结构进行绝缘可能是有利的。厚度小于约1nm的内部间隔件90可能是不利的，因为它们可能允许随后的栅极结构与源极/漏极区和/或背面通孔之间短路。厚度大于约10nm的内部间隔件90可能是不利的，因为它们可能减小栅极结构和/或源极/漏极区的宽度，从而降低器件性能。

此外，尽管内部间隔件90的外侧壁在图11C中被示为直的，但是内部间隔件90的外侧壁可以是凹的或凸的。作为实例，图11D示出了一个实施例，其中，第一纳米结构52的侧壁是凹的，内部间隔件90的外部侧壁是凹的，并且内部间隔件90从第二纳米结构54的侧壁凹进。内部间隔层可以通过各向异性蚀刻工艺来蚀刻，例如RIE、NBE等。内部间隔件90可用于防止随后的蚀刻工艺(例如用于形成栅极结构的蚀刻工艺) 对随后形成的源极/漏极区(例如外延源极/漏极区92，下面参考图12A 至图12E进行讨论)的损坏。

在图12A至图12D中，第一外延材料91在第二凹槽87中形成，第二外延材料89在第一凹槽86中形成且在第二凹槽87中的第一外延材料 91上方形成，并且外延源极/漏极区92在第二外延材料89上方的第一凹槽86中和第二凹槽87中形成。形成在第二凹槽87中的第一外延材料91 和第二外延材料89也可以称为伪半导体区域95。在一些实施例中，伪半导体区域95(例如，包括第一外延材料89和第二外延材料91)可以是牺牲材料，其随后被去除以形成背面通孔(例如，背面通孔130，下面参考图30A至图30C讨论)。如图12B至图12C所示，第一外延材料91 的顶面可以与第一凹槽86的底面齐平。然而，在一些实施例中，第一外延材料91的顶面可以设置在第一凹槽86的底面上方或下方。

可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等的工艺在第二凹槽87中外延生长第一外延材料91。第一外延材料91可以包含任何可行的材料，诸如硅锗等。第一外延材料91可以由对外延源极/漏极区92、衬底50和介电层(例如STI区68)的材料具有高蚀刻选择性的材料形成。由此，可以去除第一外延材料91且代之以背面通孔而不显著地去除外延源极/漏极区92和介电层。在一些实施例中，当第一外延材料91在第二凹槽87中生长时，第一凹槽86可以被掩蔽，使得第一外延材料91不在第一凹槽86中形成。这对于随后用第二外延材料89(见下文)填充第一凹槽可能是有用的，第二外延材料89可以不同于第一外延材料91。在形成第一外延材料91 之后，然后可以去除第一凹槽87中的掩模。

然后，在第一外延材料91上方的第一凹槽86和第二凹槽87中形成第二外延材料89。如图12B至图12C所示，第二外延材料89的顶面可以与STI区68的顶面齐平。然而，在一些实施例中，第二外延材料89 的顶面可以设置在STI区68的顶面之下或之上。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延 (MBE)等工艺在第一凹槽86和第二凹槽87中外延生长第二外延材料 89。第二外延材料89可以包括任何可行的材料，例如硅锗等。在一些实施例中，第二外延材料89可以是与第一外延材料91基本相同的材料。在其他实施例中，第二外延材料89可以不同于第一外延材料91。例如，第二外延材料89和第一外延材料91可以各自包括硅锗；然而，第二外延材料89的锗浓度可以不同于第一外延材料91的锗浓度。不同于第二外延材料89的第一外延材料91可用于用作随后形成第五凹槽128的伪材料(见下文，图24A-图24C)。第二外延材料89可以由对外延源极/ 漏极区92、衬底50和介电层(例如STI区68)的材料具有高蚀刻选择性的材料形成。如此，可以去除第二外延材料89且代之以背面通孔而不显著地去除外延源极/漏极区92和介电层。

然后，在第一凹槽86和第二凹槽87中的第二外延材料89上方形成外延源极/漏极区92。在一些实施例中，外延源极/漏极区92可以在第二纳米结构54上施加应力，从而提高性能。如图12C所示，外延源极/漏极区92形成在第一凹槽86和第二凹槽87中，使得每个伪栅极76设置在外延源极/漏极区92的相应相邻对之间。在一些实施例中，第一间隔件 81用于将外延源极/漏极区92与伪栅极76分隔开，并且内部间隔件90 用于将外延源极/漏极区92与纳米结构55分开适当的横向距离，使得外延源极/漏极区92不会与随后形成的所得纳米FET的栅极短路。

可以通过掩蔽p型区50P(例如，PMOS区域)来形成n型区50N(例如，NMOS区域)中的外延源极/漏极区92。然后，外延源极/漏极区92 在n型区50N的第一凹槽86和第二凹槽87中外延生长。外延源极/漏极区92可以包括适合于n型纳米FET的任何可行的材料。例如，如果第二纳米结构54是硅，外延源极/漏极区92可以包括在第二纳米结构54上施加拉伸应变的材料，例如硅、碳化硅、掺磷碳化硅、磷化硅等。外延源极/漏极区92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。

p型区50P(例如，PMOS区域)中的外延源极/漏极区92可以通过掩蔽n型区50N(例如，NMOS区域)来形成。然后，外延源极/漏极区 92在p型区50P中的第一凹槽86和第二凹槽87中外延生长。外延源极/ 漏极区92可以包括适合于p型纳米FET的任何可行的材料。例如，如果第一纳米结构52是硅锗，外延源极/漏极区92可以包括在第一纳米结构 52上施加压缩应变的材料，例如硅锗、掺硼硅锗、锗、锗锡等。外延源极/漏极区92也可以具有从多层堆叠件56的相应表面凸起的表面，并且可以具有小平面。

可以通过类似于前面讨论的形成轻掺杂源极/漏极区的工艺，将外延源极/漏极区92、第一纳米结构52、第二纳米结构54和/或衬底50注入掺杂剂以形成源极/漏极区，然后进行退火。源极/漏极区可以具有约 1×10¹⁹个原子/cm³至约1×10²¹个原子/cm³的杂质浓度。源极/漏极区的n 型杂质和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区92可以在生长期间原位掺杂。

由于用于在n型区50N和p型区50P中形成外延源极/漏极区92的外延工艺，外延源极/漏极区92的上表面具有横向向外扩展超过纳米结构 55的侧壁的小平面。在一些实施例中，如图12B所示，在外延工艺完成后，相邻外延源极/漏极区92保持分离。在其他实施例中，如图12D所示，这些小平面导致同一纳米FET的相邻外延源极/漏极区92合并。在图12B和图12D所示的实施例中，第一间隔件81可以形成在STI区68 的顶面，从而阻挡外延生长。在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的部分，进一步阻挡外延生长。在一些其他实施例中，可以调整用于形成第一间隔件81的间隔件蚀刻以去除间隔件材料，从而允许外延生长区域延伸到STI区68的表面。

外延源极/漏极区92可以包括一个或多个半导体材料层。例如，外延源极/漏极区92可以包括第一半导体材料层92A、第二半导体材料层92B 和第三半导体材料层92C。外延源极/漏极区92可以使用任何数量的半导体材料层。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一个可以由不同的半导体材料形成，并且可以掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A上方沉积第二半导体材料层92B，并且可以在第二半导体材料层92B上方沉积第三半导体材料层92C。

图12E示出了实施例，其中，第一纳米结构52的侧壁是凹的，内部间隔件90的外部侧壁是凹的，并且内部间隔件90从第二纳米结构54的侧壁凹进。如图12E所示，外延源极/漏极区92可以形成为与内部间隔件90接触，并且可以延伸超过第二纳米结构54的侧壁。

图12F和图12G示出了如图12B所示的区域85的详细视图。·在根据图12B和图12F的一些实施例中，第一外延材料91和第二外延材料 89的宽度基本相同，并且第一外延材料91具有基本直的侧壁。在根据图 12G的其他实施例中，第一外延材料91具有圆形侧壁。第一外延材料91 可以具有在相对的圆形侧壁之间测量的最大宽度，该最大宽度大于在第二外延材料89的相对侧壁之间测量的宽度。第一外延材料91的圆形侧壁可以由例如将第二凹槽87过度蚀刻到STI区68的材料中而产生。为了便于说明，基于图12F的实施例来说明和讨论后续的附图，但是应该理解，后续的处理也可以应用于图12G的实施例。

在图13A至图13C中，第一层间电介质(ILD)96沉积在图12A 至图12C所示的结构上方。第一ILD 96可以由介电材料形成，并且可以通过任何合适的方法来沉积，例如CVD、等离子体增强CVD(PECVD) 或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用由任何可行的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96和外延源极/漏极区92、掩模78 和第一间隔件81之间。CESL 94可以包括介电材料，例如氮化硅、氧化硅、氮氧化硅等，其具有与上方的第一ILD 96的材料不同的蚀刻速率。

在图14A至图14C中，可以执行诸如CMP的平坦化工艺以使第一 ILD 96的顶面与伪栅极76或掩模78的顶面齐平。平坦化工艺还可以去除伪栅极76上的掩模78以及沿着掩模78的侧壁的第一间隔件81的部分。在平坦化工艺之后，伪栅极76、第一间隔件81和第一ILD 96的顶面在工艺差异内是齐平的。因此，伪栅极76的顶面通过第一ILD 96暴露。在一些实施例中，可以保留掩模78，在这种情况下，平坦化工艺使第一ILD 96的顶面与掩模78和第一间隔件81的顶面齐平。

在图15A至图15C中，伪栅极76和掩模78(如果存在的话)在一个或多个蚀刻步骤中被去除，从而形成第三凹槽98。第三凹槽98中的部分伪栅极电介质60也被去除。在一些实施例中，伪栅极76和伪栅极电介质60通过各向异性干蚀刻工艺去除。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体以比蚀刻第一ILD 96或第一间隔件81 更快的速率选择性地蚀刻伪栅极76。每个第三凹槽98暴露和/或覆盖纳米结构55的部分，纳米结构55在随后完成的纳米FET中用作沟道区。用作沟道区的纳米结构55的部分设置在相邻对的外延源极/漏极区92之间。在去除期间，当蚀刻伪栅极76时，伪栅极电介质60可以用作蚀刻停止层。在去除伪栅极76之后，可以去除伪栅极电介质60。

在图16A至图16C中，去除第一纳米结构52以延伸第三凹槽98。第一纳米结构52可以通过使用对第一纳米结构52的材料有选择性的蚀刻剂执行各向同性蚀刻工艺(例如湿蚀刻等)来去除，而第二纳米结构 54、衬底50、STI区68与第一纳米结构52相比保持相对性的未蚀刻。在第一纳米结构52包括例如SiGe，第二纳米结构54A-54C包括例如Si 或SiC的实施例中，可以使用四甲基氢氧化铵(TMAH)、氢氧化铵 (NH₄OH)等来去除第一纳米结构52。

在图17A至图17C中，形成栅极介电层100和栅电极102用于替换栅极。栅极介电层100共形地沉积在第三凹槽98中。栅极介电层100可以形成在衬底50的顶面和侧壁上，以及第二纳米结构54的顶面、侧壁和底面上。栅极介电层100也可以沉积在第一ILD 96、CESL94、第一间隔件81和STI区68的顶面上以及第一间隔件81和内部间隔件90的侧壁上。

根据一些实施例，栅极介电层100包括一个或多个介电层，例如氧化物、金属氧化物等，或其组合。例如，在一些实施例中，栅极电介质可以包括氧化硅层和氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，并且在这些实施例中，栅极介电层 100的k值可以大于约7.0，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。在n型区50N和p型区50P中，栅极介电层100的结构可以相同或不同。栅极介电层100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。

栅电极102分别沉积在栅极介电层100上方，并填充第三凹槽98的剩余部分。栅电极102可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管在图17A 和图17C中示出了单层栅电极102，但是栅电极102可以包括任意数量的衬垫层、任意数量的功函调整层和填充材料。构成栅电极102的层的任何组合可以沉积在相邻的第二纳米结构54之间以及第二纳米结构54A 和衬底50之间的n型区50N中，并且可以沉积在相邻的第一纳米结构 52之间的p型区50P中。

n型区50N和p型区50P中的栅极介电层100的形成可以同时发生，使得每个区域中的栅极介电层100由相同的材料形成，并且栅电极102 的形成可以同时发生，使得每个区域中的栅电极102由相同的材料形成。在一些实施例中，每个区域中的栅极介电层100可以通过不同的工艺形成，使得栅极介电层100可以是不同的材料和/或具有不同数量的层，且/或每个区域中的栅电极102可以通过不同的工艺形成，使得栅电极102 可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。

在填充第三凹槽98之后，可以执行诸如CMP的平坦化工艺以去除栅极介电层100的多余部分和栅电极102的材料，这些多余部分在第一ILD 96的顶面上方。栅电极102和栅极介电层100的材料的剩余部分因此形成所得纳米FET的替换栅极结构。栅电极102和栅极介电层100可以统称为“栅极结构”。

在图18A至图18C中，栅极结构(包括栅极介电层100和相应的上方栅电极102)凹进，以使得凹槽直接形成在栅极结构上方和第一间隔层 81的相对部分之间。包括一层或多层介电材料(例如氮化硅、氮氧化硅等)的栅极掩模104被填充在凹槽中，随后进行平坦化工艺以去除在第一ILD 96上方延伸的介电材料的多余部分。随后形成的栅极接触(例如下面参照图20A至图20C讨论的栅极接触件114)穿透栅极掩模104，以接触凹进的栅电极102的顶面。

如图18A至图18C进一步所示，第二ILD 106沉积在第一ILD 96上方和栅极掩模104上方。在一些实施例中，第二ILD 106是由FCVD形成的可流动膜。在一些实施例中，第二ILD106由介电材料形成，例如 PSG、BSG、BPSG、USG等，并且可以通过任何合适的方法沉积，例如CVD、PECVD等。

在图19A至图19C中，蚀刻第二ILD 106、第一ILD 96、CESL 94 和栅极掩模104，以形成暴露外延源极/漏极区92和/或栅极结构的表面的第四凹槽108。第四凹槽108可以通过使用各向异性蚀刻工艺(例如RIE、 NBE等)的蚀刻来形成。在一些实施例中，可以使用第一蚀刻工艺穿过第二ILD 106和第一ILD 96蚀刻第四凹槽108；可以使用第二蚀刻工艺蚀刻穿过栅极掩模104；然后可以使用第三蚀刻工艺蚀刻穿过CESL 94。可以在第二ILD 106上方形成掩模(例如光刻胶)并将其图案化，以掩蔽来自第一蚀刻工艺和第二蚀刻工艺的第二ILD106的部分。在一些实施例中，蚀刻工艺可能过度蚀刻，因此，第四凹槽108延伸到外延源极/漏极区92和/或栅极结构中，并且第四凹槽108的底部可以与外延源极/ 漏极区92和/或栅极结构齐平(例如，在同一水平面上，或者与衬底50 具有相同的距离)，或者低于外延源极/漏极区92和/或栅极结构(例如，更靠近衬底50)。尽管图19C将第四凹槽108示出为在相同的截面中暴露外延源极/漏极区92和栅极结构，但是在各个实施例中，外延源极/漏极区92和栅极结构可以在不同的截面中暴露，从而降低了使随后形成的接触件短路的风险。

在形成第四凹槽108之后，在外延源极/漏极区92上方形成第一硅化物区110，也称为第一硅化物110。在一些实施例中，通过首先在外延源极/漏极区92的暴露部分上沉积能够与下面的外延源极/漏极区92的半导体材料(例如，硅、硅锗、锗)反应以形成硅化物或锗化物区(例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金)的金属(未单独示出)，然后执行热退火工艺以形成第一硅化物区110来形成第一硅化物区110。然后，例如通过蚀刻工艺将沉积金属的未反应部分去除。尽管第一硅化物区110被称为硅化物区，但是第一硅化物区110也可以是锗化物区或硅锗化物区(例如，包括硅化物和锗化物的区)。在一些实施例中，第一硅化物区110包括TiSi，并且具有在约2nm 至约10nm的范围内的厚度。

在图20A至图20C中，源极/漏极接触件112和栅极接触件114(也称为接触插塞)形成在第四凹槽108中。源极/漏极接触件112和栅极接触件114可各自包括一个层或多个层，诸如势垒层、扩散层和填充材料。例如，在一些实施例中，源极/漏极接触件112和栅极接触件114各自包括势垒层和导电材料，并且各自都电耦合到下面的导电部件(例如，栅电极102和/或第一电极硅化物区110)。栅极接触件114电耦合至栅电极 102，并且源极/漏极接触件112电耦合至第一硅化物区110。势垒层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可执行诸如CMP等平坦化工艺以从第二ILD 106的表面去除过多的材料。外延源极/漏极区92、第二纳米结构54和栅极结构(包括栅极介电层100和栅电极102)可以统称为晶体管结构109。晶体管结构109可以形成在器件层中，其中，在其正面上方形成有第一互连结构(如，下文结合图21A至图21C讨论的正面互连结构120)以及在其背面上方形成第二互连结构(如，下文结合图28A至图28C讨论的背面互连结构136)。尽管将该器件层描述为具有纳米FET，但是其他实施例可以包括具有不同类型的晶体管(例如，平面FET、finFET、薄膜晶体管(TFT)等)的器件层。

尽管图20A至图20C图示的是延伸到每个外延源极/漏极区92的源极/漏极接触件112，但是可以从某些外延源极/漏极区92中省略源极/漏极接触件112。例如，正如下文更详细地解释的，可以随后通过一个或多个外延源极/漏极区92的背面附接导电部件(例如，背面通孔或电源轨)。对于这些特定的外延源极/漏极区92，源极/漏极接触件112可以被省略，或者可以是不电连接到任何上方的导电线(如，第一导电部件122，下文结合图21A至图21C讨论的)的伪接触件。

图21A至图29C示出了在晶体管结构109上形成正面互连结构和背面互连结构的中间步骤。正面互连结构和背面互连结构可以各包括电连接至衬底50上形成的纳米FET的导电部件。图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A和图29A示出了图1示出的参考截面A-A’。图21B、图22B、图23B、图24B、图25B、图26B、图 27B、图28B和图29B示出了图1示出的参考截面B-B’。图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C和图29C示出了图1 中所示的参考截面C-C’。图21A至图29C中描述的工艺步骤可以应用于 n型区50N和p型区50P。如上所述，可以将背面导电部件(例如，背面通孔或电源轨)连接到一个或多个外延源极/漏极区92。这样，源极/漏极接触件112可以可选地从外延源极/漏极区92中省略。

在图21A至图21C中，正面互连结构120形成在第二ILD 106上。正面互连结构120可被称为正面互连结构，因为其形成在晶体管结构109 的正面(例如，晶体管结构109的上面形成有源器件的一侧)上。

正面互连结构120可包括形成在一个或多个堆叠的第一介电层124 中的一层或多层的第一导电部件122。堆叠的第一介电层124中的每一个可包括介电材料，诸如低k介电材料、超低k(ELK)介电材料等。可使用诸如CVD、ALD、PVD、PECVD等适当工艺来沉积第一介电层124。

第一导电部件122可包括导电线和互连件导电线层的导电通孔。导电通孔可延伸穿过第一介电层124中的相应第一介电层，以在导电线的层之间提供垂直连接。可通过任何可行的工艺(诸如镶嵌工艺、双镶嵌工艺等)来形成第一导电部件122。

在一些实施例中，可使用镶嵌工艺来形成第一导电部件122，其中，利用光刻与蚀刻技术的组合来对相应第一介电层124进行图案化以形成对应于第一导电部件122的期望图案的沟槽。可沉积可选的扩散势垒层和/或可选的粘附层，然后可用导电材料填充沟槽。用于势垒层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛、其组合等，并且导电材料的合适材料包括铜、银、金、钨、铝、其组合等。在实施例中，可通过沉积铜或铜合金的晶种层并通过电镀填充沟槽来形成第一导电部件122。化学机械平坦化(CMP)工艺等可用于从相应第一介电层124 的表面去除过多导电材料，并且平坦化第一介电层124和第一导电部件 122的表面以用于后续处理。

图21A至图21C示出正面互连结构120中的五层第一导电部件122 和第一介电层124。然而，应当理解，正面互连结构120可包括布置在任意数量的第一介电层124中的任意数量的第一导电部件122。正面互连结构120可电连接到栅极接触114和源极/漏极接触112以形成功能电路。在一些实施例中，由正面互连结构120形成的功能电路可包括逻辑电路、存储电路、图像传感器电路等。

在图22A至图22C中，由第一接合层152A和第二接合层152B(被统称为接合层152)将载体衬底150接合到正面互连结构120的顶面。载体衬底150可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆) 等。载体衬底150可以在后续处理步骤期间以及在完成的器件中提供结构支撑。

在各实施例中，载体衬底150可以通过合适的技术(例如电介质至电介质接合等)接合正面互连结构120。电介质至电介质接合可以包括在正面互连结构120上沉积第一接合层152A。在一些实施例中，第一接合层152A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子(HDP)氧化物等)。第二接合层152B同样可以是在接合之前使用，例如CVD、ALD、PVD、热氧化等在载体衬底150上形成的氧化物层。可以将其他适合的材料用于第一接合层152A和第二接合层152B。

电介质至电介质接合工艺可还包括对第一接合层152A和第二接合层152B中的一个或多个应用表面处理。表面处理可包括等离子处理。等离子处理可在真空环境中执行。在等离子处理之后，表面处理可还包括可施加到一个或多个接合层152的清洁工艺(例如，用去离子水等冲洗)。然后载体衬底150与正面互连结构120对齐，并且相互压紧以引发载体衬底150与正面互连结构120的预接合。预接合可以在室温下进行(例如，在约21℃至约25℃之间)。在预接合之后，可以通过，例如将正面互连结构120和载体衬底150加热到例如约170℃至约500℃的温度，来应用退火工艺。

再者，在图22A至图22C中，在将载体衬底150接合到正面互连结构120之后，可以将器件翻转以使晶体管结构109的背面朝上。晶体管结构109的背面可以是指与在形成有源器件所在的晶体管结构109正面相对的一侧。

在图23A至图23C中，可以对衬底50的背面施加减薄工艺。减薄工艺可包括平坦化工艺(例如，机械研磨、CMP等)、回蚀刻工艺、其组合等。减薄工艺可以暴露第一外延材料91中与正面互连结构120相对的表面。再者，在减薄工艺之后，衬底50的一部分可以保留在栅极结构(例如，栅电极102和栅极介电层100)和纳米结构55上方。如图23A至图 23C所示，在减薄工艺之后，衬底50、第一外延材料91、STI区68和鳍 66的背面面可以彼此齐平。

在图24A至图24C中，位于第一外延材料91和源极/漏极区92之间的第一外延材料91和第二外延材料89的第一部分被去除以形成第五凹槽128。在去除鳍66和衬底50的剩余部分之前，可以随后在第五凹槽 128中形成背面通孔(见下文，图29A-图29C)，这对于实现更宽的背面通孔是有用的，从而允许更大的接触面积以获得更好的接触电阻并改善器件性能。第一外延材料91和第二外延材料89的第一部分可以通过合适的蚀刻工艺去除，该蚀刻工艺可以是各向同性蚀刻工艺，例如湿蚀刻工艺。在一些实施例中，蚀刻工艺可以去除外延源极/漏极区92的部分，产生第五凹槽128的凸形底部。在其他实施例中，蚀刻工艺可以对第一外延材料91和第二外延材料89的第一部分的材料具有高蚀刻选择性，使得可以去除第一外延材料91和第二外延材料89的第一部分，而不显著去除STI区68或外延源极/漏极区92的材料。第五凹槽128可以暴露 STI区68的侧壁、外延源极/漏极区92的背面、第一间隔件81的侧壁和内部间隔件90的侧壁。

在图25A至图25C中，掩模204形成在第五凹槽128中。在一些实施例中，掩模204可以由例如电介质、有机材料、底部抗反射涂层(BARC) 材料等形成，并且可以通过例如旋涂、PECVD、CVD等来沉积。在沉积之后，可以执行回蚀刻工艺以从第五凹槽128的外部去除材料，并且部分暴露第五凹槽128的侧壁，从而形成掩模204。回蚀刻工艺可以使掩模 204凹进衬底50的顶面之下，并且进一步凹进STI区68的顶面之下，使得第五凹槽128的上侧壁被暴露。掩模204可以形成为具有约20nm至约40nm的厚度。掩模204可以在后续工艺中用于加宽第五凹槽128，如下面参考图26A至图26C所述，并且可以沉积到期望的厚度，以便在加宽工艺之后控制第五凹槽128的形状。掩模204可以在随后的蚀刻工艺中进一步保护下面的源极/漏极区92。

在图26A至图26C中，加宽第五凹槽128，并去除掩模204。加宽第五凹槽128可以进一步使第五凹槽128的侧壁变圆。第五凹槽128可以通过合适的蚀刻工艺，例如干蚀刻工艺等来加宽。干蚀刻可以使用适于蚀刻硅的蚀刻气体，例如O₂、Cl₂、HCl、HBr等，或其组合。蚀刻工艺可以蚀刻衬底50的侧壁和由第五凹槽128暴露的(例如，未被掩模204 覆盖的)STI区68。如图26B和图26C所示，在蚀刻工艺之后，第五凹槽128可以具有渐变轮廓，其朝向器件的正面变窄。第五凹槽128的最大宽度RW1与第五凹槽128的最小宽度RW2的比值可以在约1.1至约 1.8的范围内。加宽第五凹槽128可以允许随后形成更大的背面通孔，这有利地降低了接触电阻，并降低了与背面通孔的接触件未对准的可能性。在加宽第五凹槽128之后，然后可以使用合适的工艺去除掩模204，例如使用对BARC具有选择性的蚀刻，以及灰化工艺等。

在图27A至图27C中，第一衬垫206(也称为第一介电衬垫206)形成在第五凹槽128的侧壁上。第一衬垫206可以通过在图26A至图26C 所示的结构上方沉积第一衬垫层(未单独示出)来形成。第一衬垫层可以通过CVD、ALD等沉积。第一衬垫层可以由氮化硅(SiN)、氧化硅 (SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氧氮化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化铝锆(ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)、其组合或多层等来形成。

然后蚀刻第一衬垫层以形成第一衬垫206。可以使用合适的蚀刻工艺、湿蚀刻、干蚀刻、其组合等来蚀刻第一衬垫层。在一些实施例中，蚀刻工艺可以是各向异性的。蚀刻工艺去除第一衬垫层的横向部分，并在第五凹槽128的侧壁上留下第一衬垫206。在一些实施例中，蚀刻工艺可以进一步从第五凹槽128的上部去除第一衬垫206(例如，参见图34D)。第一线206可以具有约1nm至约5nm范围内的厚度，这可能是有利的，因为它可以减少第二硅化区域129(见下文，图28A-图28C)后续形成在衬底50的侧壁上。厚度小于约1nm的第一衬垫206可能是不利的，因为它可能导致在衬底50的侧壁上增加第二硅化区域129的形成。厚度大于约5nm的第一衬垫206可能是不利的，因为它可能导致随后形成的背面通孔130(见下文，图29A-图29C)的宽度更窄，而这可能降低器件性能。

在图28A至图28C中，第二硅化物区129，也称为第二硅化物129，形成在外延源极/漏极区92背面的第五凹槽128中。在去除鳍66和衬底 50的剩余部分之前形成第二硅化物区129对于通过允许第二硅化物区 129的表面积更大来改善硅化物的形成可能是有用的。这可以降低随后形成的背面通孔的接触电阻(见下文，图29A-图29C)。在一些实施例中，通过首先在外延源极/漏极区92背面的暴露部分上方沉积能够与下面的外延源极/漏极区92背面的半导体材料(例如，硅、硅锗、锗)反应以形成硅化物或锗化物区的金属(例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金)，然后执行热退火工艺以形成第二硅化物区129来形成第二硅化物区129。然后例如通过蚀刻工艺去除沉积的金属的未反应部分。尽管第二硅化物区129被称为硅化物区，但是第二硅化物区129也可以是锗化物区或硅锗化物区(例如，包括硅化物和锗化物的区)。在一些实施例中，n型区50N中的第二硅化物区域129 包括TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSI、 GdSi、LuSi、DySi、ErSi、YbSi等，或其组合，p型区50P中的第二硅化物区域129包括NiSi、CoSi、MnSi、WSi、FeSi、RhSi、PdSi、RuSi、 PtSi、IrSi、OsSi等，或其组合。

在一些实施例中，第二硅化物区129具有约1nm至约10nm范围内的厚度，这对于降低接触电阻和改善器件功能可能是有利的。厚度小于约1nm的第二硅化物区129可能是不利的，因为硅化物可能太薄，并且由于无效的硅化物厚度而导致接触电阻增加。厚度大于约10nm的第二硅化物区129可能是不利的，因为它可能导致电阻更高，从而降低器件性能。

在图29A至图29C中，背面通孔130(也称为接触件或导电接触件 130)形成在第五凹槽128中。在去除鳍66和衬底50的剩余部分之前形成背面通孔130对于实现背面通孔130的更大宽度可能是有用的。这可能导致与下面的源极/漏极区92的接触面积更大，从而降低接触电阻并实现更好的器件性能。背面通孔130可以包括一层或多层，例如势垒层、扩散层和填充材料。背面通孔130可以通过第二硅化物区129电耦合到外延源极/漏极区92’。背面通孔130可以包括钨(W)、钌(Ru)、钴(Co)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、镍(Ni)、其组合等。可以执行诸如CMP的平坦化工艺以从衬底50和 STI区68的表面去除多余的材料。

在一些实施例中，如根据图29C所示，背面通孔130延伸到从栅电极102的最顶部表面的水平处到背面通孔130的底部顶点测量的深度D1，并且深度D1可以在约0.5nm至约10nm的范围内。在其他实施例中，背面通孔130的底部顶点与栅电极102(未示出)的最顶部的表面齐平。

在图30A至图30C中，去除了鳍66和衬底50的剩余部分。可以使用诸如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等适合的蚀刻工艺来蚀刻鳍66和衬底50。蚀刻工艺可以是对鳍66和衬底50的材料有选择性的工艺(例如，以比蚀刻背面通孔130、第一衬垫206、STI区68、栅极介电层100、内部间隔件90和外延源极/漏极区92的材料更快的速率蚀刻鳍66和衬底50的材料)。在蚀刻鳍66和衬底50之后，可以暴露STI区68、栅极介电层100、内部间隔件90和外延源极/漏极区92的表面。去除鳍66的剩余部分可以形成暴露栅极介电层100和外延源极/漏极区92的背面的第六凹槽210。在一些实施例中，蚀刻工艺可以去除外延源极/漏极区92的暴露的背面部分，从而产生外延源极/漏极区92的凹进的背面表面。第六凹槽210可以延伸到与前面讨论的第五凹槽128(例如，参见图24A至图24C)和形成在第五凹槽128中的相应背面通孔130相同或不同的深度。

在图31A至图31C中，绝缘插塞212填充在第六凹槽210中，并在图30A至图30C所示结构的暴露表面上方。在一些实施例中，绝缘插塞 212包括物理接触外延源极/漏极区92的凸形底部轮廓。在一些实施例中，绝缘插塞212包括第二衬垫214(也称为第二介电衬垫214)和第二介电层125。在背面通孔130的外部侧壁上形成第二衬垫214和第二介电层 125可以允许背面通孔130形成为具有更大的宽度，这可以提高接触电阻和器件性能。在一些实施例中，第二衬垫214形成在第一衬垫206、STI 区68、栅极介电层100、外延源极/漏极区92和内部间隔件90上方。第二衬垫层214可以包括介电材料，例如氮化硅(SiN)、氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氧氮化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化锆铝(ZrAlO)、氧化锌(ZnO)、氧化钽(TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆 (ZrN)、碳氮化硅(SiCN)、其组合或多层等。

第二衬垫214可以具有约1nm至约10nm范围内的厚度，这对于保护下面的外延源极/漏极区92免受在第二介电层125上执行的后续退火工艺的影响是有利的(见下文)。厚度小于约1nm的第二衬垫214可能是不利的，因为它可能不够厚，因此不能保护下面的外延源极/漏极区92 免受后续退火工艺的影响。厚度大于约10nm的第二衬垫214可能是不利的，因为其相对高的k值可能导致不期望的高寄生电容。

第二介电层125形成在第二衬垫214上方。在一些实施例中，第二介电层125是由FCVD等形成的可流动膜。在一些实施例中，第二介电层125由介电材料形成，例如PSG、BSG、BPSG、USG等，并且可以通过任何合适的方法沉积，例如CVD、PECVD等。在一些实施例中，第二介电层125包括氧化硅(SiO)、硅化铪(HfSi)、碳氧化硅(SiOC)、氧化铝(AlO)、硅化锆(ZrSi)、氧氮化铝(AlON)、氧化锆(ZrO)、氧化铪(HfO)、氧化钛(TiO)、氧化铝锆(ZrAlO)、氧化锌(ZnO)、氧化钽 (TaO)、氧化镧(LaO)、氧化钇(YO)、碳氮化钽(TaCN)、氮化硅(SiN)、碳氮氧化硅(SiOCN)、硅(Si)、氮化锆(ZrN)、碳氮化硅(SiCN)、其组合或多层等。在一些实施例中，第二介电层125和第二衬垫214可以包括基本相同的材料。在其他实施例中，第二介电层125可以包括与第二衬垫214不同的材料。例如，第二介电层125可以具有比第二衬垫214 低的k值。

在一些实施例中，一旦形成第二介电层125，就执行退火工艺，以增强第二介电层125的氧化并改善其介电特性。可以使用CMP工艺等来去除第二介电层125和第二衬垫214的材料，使得第二介电层125和第二衬垫214的顶面与STI区68和背面通孔130的顶面齐平。

在图32A至图32C中，导电线134和第三介电层132形成在第二介电层125、STI区68和背面通孔130上方。第三介电层132可以类似于第二介电层125。例如，第三介电层132可以由与第二介电层125相似的材料以及使用与之相似的工艺来形成。

导电线134形成在第三介电层132中。例如，形成导电线134可以包括使用光刻和蚀刻工艺的组合在第三介电层132中图案化凹槽。第三介电层132中的凹进的图案可以对应于导电线134的图案。然后通过在凹槽中沉积导电材料来形成导电线134。在一些实施例中，导电线134 包括金属层，该金属层可以是单层或者是包括由不同材料形成的多个子层的复合层。在一些实施例中，导电线134包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹槽之前，可以沉积可选的扩散势垒层和/ 或可选的粘合层。用于势垒层/粘合层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛等。可以使用例如CVD、ALD、PVD、镀等来形成导电线134的材料。导电线134穿过背面通孔130和第二硅化物区 129物理耦合和电耦合到外延源极/漏极区92。可以执行平坦化工艺(例如，CMP、研磨、回蚀刻等)以去除第三介电层132上方形成的导电线 134的多余部分。

在一些实施例中，导电线134是电源轨，其是将外延源极/漏极区92 电连接到参考电压、电源电压等的导电线。通过将电源轨放置在得到的半导体管芯的背面而不是半导体管芯的正面，可以实现一些优点。例如，可以增加纳米FET的栅极密度和/或正面互连结构120的互连件密度。再者，半导体管芯的背面可以容纳更宽的电源轨，从而降低电阻并提高向纳米FET的功率传输效率。例如，导电线134的宽度可以至少两倍于正面互连结构120的第一级导电线(例如，第一导电部件122)的宽度。

在图33A至图34C中，背面互连结构136的剩余部分形成在第三介电层132和导电线134上方。背面互连结构136可被称为背面互连结构，因为其形成在晶体管结构109的背面(例如，晶体管结构109的与晶体管结构109的上面形成有源器件的一侧相对的一侧)上。背面互连结构 136可以包括第二介电层125、第三介电层132、背面通孔130和导电线 134。

背面互连结构136的剩余部分可以包括材料，并且可以使用与用于正面互连结构120的工艺相同或类似的那些工艺来形成，如上文参考图 21A至图21C所述。特别地，背面互连结构136可包括形成在第四介电层138中的第二导电部件140的堆叠。第二导电部件140可包括布线(例如，用于与随后形成的接触焊盘与外部连接件之间的布线)。可对第二导电部件140进行进一步图案化以包括一个或多个嵌入式无源器件，诸如电阻器、电容器、电感器等。嵌入式无源器件可以与导电线134(例如，电源轨)集成，以在纳米FET的背面上提供电路(例如，电源电路)。

在图34A至图34C中，钝化层144、UBM 146和外部连接件148形成在背面互连结构136上方。钝化层144可包括诸如PBO、聚酰亚胺、 BCB等聚合物。可选地，钝化层144可包括非有机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。可通过例如CVD、PVD、ALD沉积钝化层144。

UBM 146形成为穿过钝化层144到背面互连结构136中的第二导电部件140，并且在UBM 146上形成外部连接件148。UBM 146可包括通过镀工艺等形成的一层或多层铜、镍、金等。在UBM 146上形成外部连接件148(例如，焊球)。外部连接件148的形成可以包含将焊球放置在UBM 146的暴露部分上，然后回流焊球。在一些实施例中，外部连接件 148的形成包含执行镀步骤以在最上面的第二导电部件140上方形成焊料区，然后回流焊料区。UBM 146和外部连接件148可以用于提供到其他电子元件的输入/输出连接，其他电子元件诸如其他器件管芯、再分布结构、印刷电路板(PCB)、主板等。UBM 146和外部连接件148也可以被称为背面输入/输出焊盘，其可以向其可向上述纳米FET提供信号、电源电压和/或接地连接。

图34D至图34F示出了图34B和图34C中区域的详细视图。图34D 示出了根据一些实施例的图34C所示的区域300的详细视图。背面通孔 130可具有在相对的侧壁之间沿着图1的截面C-C’在内部间隔件90上方的第二介电层125的水平处在相对的侧壁之间测得的最小第一宽度W1，该范围在约25nm至约50nm的范围内。这可能是有利的，因为它可以实现更低的接触电阻，从而可以改善器件性能。小于约25nm的第一宽度 W1可能是不利的，因为它可能导致更高的接触电阻，这可能降低器件性能。大于约50nm的第一宽度W1可能是不利的，因为它可能增加泄漏到相邻背面通孔130的风险。背面通孔130可以具有从背面通孔130的顶面到背面通孔130的底部顶点测量的在约15nm至约50nm范围内的最小第一高度H1，这对于实现器件和随后形成的导电线134之间的良好连接可能是有利的(见下文，图32A-图32C)。小于约15nm的第一高度 H1可能是不利的，因为它可能导致器件和随后形成的导电线134之间的高泄漏风险。大于约50nm的第一高度H1可能是不利的，因为它可能导致背面通孔130的高电阻。

外延源极/漏极区92可以具有沿图1的截面C-C’在第二纳米结构54 的相对侧壁之间测量的最小第二宽度W2，其在约15nm至约25nm的范围内，这可能是有利的，因为它可以降低源极/漏极电阻，从而改善器件性能。小于约15nm的第二宽度W2可能是不利的，因为较窄的W2可能增加源极/漏极电阻并降低器件性能。大于约25nm的第二宽度W2可能是不利的，因为它可能由于减小栅极长度和间隔件宽度而导致器件性能下降。在一些实施例中，第一宽度W1大于第二宽度W2，这对于降低接触电阻和改善器件功能是有用的。

图34E和图34F分别示出了根据一些实施例的图34B中所示的区域 400和500的详细视图。背面通孔130可具有沿着图1的截面B-B’在第一衬垫206的相对侧壁之间测量的最小第三宽度W3，其在约5nm至约 50nm的范围内，这可能是有利的，因为它可以降低背面通孔130的电阻，从而可以提高器件性能。小于约5nm的第三宽度W3可能是不利的，因为它可能导致背面通孔130的电阻更高，这可能降低器件性能。大于约 50nm的第三宽度W3可能是不利的，因为它可能增加泄漏到相邻背面通孔130的风险。绝缘插塞212可以具有沿着图1的截面C-C’在STI区68 的相对侧壁之间测量的最小第四宽度W4，最小第四宽度W4在约10nm 至约30nm的范围内。在一些实施例中，背面通孔130的第三宽度W3 大于绝缘插塞212的第四宽度W4。在一些实施例中，背面通孔130的第一宽度W1大于绝缘插塞212的第四宽度W4。

图35A至图35E示出了外延源极/漏极区92被绝缘鳍280分开的其他实施例。图35A是沿着截面A-A’示出的，并且示出了与图34A类似的结构，但是绝缘鳍280邻近栅电极102，并且栅电介质100覆盖绝缘鳍 280。图35B是沿着截面B-B’示出的，并且示出了与图35B类似的结构，但是外延源极/漏极区92设置在绝缘鳍280和覆盖绝缘鳍280的CESL 94 之间。图35C是沿着截面C-C’示出的，并且示出了与图34C基本相似的结构。绝缘鳍280可以在通过蚀刻形成鳍66之后(见图4)和形成伪栅极76之前(见图5)形成。可以通过使用共形沉积工艺(例如CVD、ALD、 PECVD等)在鳍66的侧壁上沉积牺牲层(未明确示出)来形成绝缘鳍 280。在一些实施例中，牺牲材料是具有与第一半导体材料51或第二半导体材料53相同的材料组分的半导体材料(例如，SiGe、Si等)。牺牲材料可以在牺牲材料上方的鳍66之间以及牺牲材料的侧壁之间限定凹槽。一种或多种绝缘材料沉积在凹槽中以形成绝缘鳍280。例如，衬垫281和填充材料283可以通过CVD、ALD、PECVD等沉积在凹槽中。衬垫281可以包括例如氮化物(例如氮化硅)等，填充材料283可以包括例如氧化物(例如氧化硅)等。在实施例中，可以部分地蚀刻衬垫281 和填充材料283的一部分，并且可以将高k材料285(例如，HfO、ZrO 等)沉积到衬垫281和填充材料283上方的凹槽中。

绝缘鳍280在相邻外延源极/漏极区92之间提供绝缘边界，相邻外延源极/漏极区92可以具有不同的导电类型。在形成绝缘鳍280之后，可以在去除第一半导体材料51和/或第二半导体材料53的同时去除牺牲材料，以限定纳米结构52。

图35D和图35E分别示出了根据一些实施例的图35B所示的区域600 和图35B所示的区域700的详细视图。在一些实施例中，外延源极/漏极区92可以接触绝缘鳍280的侧壁，并且第一ILD 96的一部分可以沉积在绝缘鳍280、STI区68和第一衬垫206或第二衬垫214之间。第一ILD 96的部分可以导致背面通孔130和绝缘插塞212形成瓶颈轮廓，该瓶颈轮廓的上部宽度小于下部宽度。图35D示出了与STI区68的底面齐平的背面通孔130的最小五分之一宽度W5，以及横跨STI区68下方的背面通孔130的最宽部分测量的背面通孔130的六分之一宽度W6。第五宽度 W5小于第六宽度W6，从而形成背面通孔130的瓶颈轮廓。图35E示出了与STI区68的底面齐平的绝缘插塞212的最小七分之一宽度W7，以及在STI区68下方的绝缘插塞212的最宽部分上测量的绝缘插塞212的八分之一宽度W8。第七宽度W7小于第八宽度W8，从而形成背面通孔 130的瓶颈轮廓。

实施例可以实现一些优点。可以通过在去除鳍和衬底的剩余部分之前形成背面通孔来加宽背面通孔。衬垫的形成和随后的蚀刻不会减小背面通孔的宽度，因为它们被施加到背面通孔的外侧。通过从鳍和衬底去除之前形成更宽的背面通孔，可以获得更好的接触电阻、硅化物形成以及由此产生的更好的器件性能。

根据一些实施例，器件包括：包括第一晶体管的器件层；器件层正面上的第一互连结构；以及器件层背面上的第二互连结构。第二互连结构包括：在器件层背面的第一介电材料；穿过第一介电材料延伸到第一晶体管的第一源极/漏极区的接触件，接触件的第一宽度大于第一源极/ 漏极区的第二宽度，接触件的第一宽度在第一介电材料的水平处测量，第一源极/漏极区的第二宽度从第一晶体管的第一纳米结构到第二纳米结构测量；以及第一导电层，该第一导电层包括通过接触件电连接到第一源极/漏极区的第一导电线。在一个实施例中，第一宽度在25nm至50nm 的范围内，第二宽度在15nm至25nm的范围内，并且接触件具有在15nm 至50nm的范围内的高度。在一个实施例中，该器件还包括在接触件的侧壁上的绝缘间隔件，该间隔件将接触件与第一介电材料分开。在一个实施例中，绝缘间隔件延伸为比第一介电材料更靠近第一互连结构。

根据一些实施例，一种器件包括：器件层中的第一晶体管，该第一晶体管包括第一源极/漏极区和第二源极/漏极区；器件层背面上的第一介电材料；穿过第一介电材料延伸到第一源极/漏极区的第一导电接触件；以及穿过第一介电材料延伸到第二源极/漏极区的绝缘插塞，其中，第一导电接触件的第一宽度大于绝缘插塞的第二宽度，第一宽度和第二宽度均在第一介电材料的水平处测量。在一个实施例中，绝缘插塞包括：在第一介电材料的侧壁上的介电衬垫；以及第二介电材料，其中，所述介电衬垫将所述第二介电材料与所述第一介电材料分开，并且其中，所述介电衬垫将所述第二介电材料与所述第二源极/漏极区分开。在一个实施例中，第一介电材料是浅槽隔离(STI)区域。在一个实施例中，绝缘插塞包括物理接触第二源极/漏极区的凸形底部轮廓。在一个实施例中，绝缘插塞包括瓶颈轮廓。

根据一些实施例，一种方法包括：在半导体衬底上形成第一晶体管，该第一晶体管包括第一源极/漏极区；平坦化半导体衬底以暴露伪半导体区域；去除伪半导体区以限定暴露第一源极/漏极区背面的第一开口；加宽第一开口，其中，加宽第一开口包括蚀刻半导体衬底；在加宽第一开口之后，在第一开口中形成接触件，该接触件电耦合到第一源极/漏极区；以及在第一开口中形成接触件之后，去除半导体衬底的剩余部分。在一个实施例中，去除半导体衬底的剩余部分限定了延伸穿过浅槽隔离区的第二开口，其中，该方法还包括在第二开口中形成绝缘插塞，并且其中，绝缘插塞延伸到第一晶体管的第二源极/漏极区。在一个实施例中，形成绝缘插塞包括：在第二开口的侧壁和底面上沉积第一介电衬垫；以及在第一介电衬垫上方的第二开口中沉积第一介电材料。在一个实施例中，该方法还包括：在第一开口中形成接触件之前，在第一开口的侧壁上沉积第二介电衬垫。在一个实施例中，该方法还包括：在第一开口中形成接触件之前，在第一源极/漏极区的背面形成硅化物。在一个实施例中，该方法还包括：在第一开口中沉积掩模，该掩模覆盖第一源极/漏极区，同时加宽第一开口；以及在第一开口中形成接触件之前去除掩模。在一个实施例中，掩模包括底部抗反射涂层(BARC)材料。在一个实施例中，在加宽第一开口之后，第一开口包括最大宽度和最小宽度，最大宽度与最小宽度的比值在1.1至1.8的范围内。在一个实施例中，蚀刻半导体衬底包括使用O₂、Cl₂、HCl或HBr执行干蚀刻工艺。在一个实施例中，接触件的第一宽度大于第一源极/漏极区的第二宽度，接触件的第一宽度在浅槽隔离区的水平处测量，接触件延伸穿过浅槽隔离区，并且第一源极/ 漏极区的第二宽度从第一晶体管的第一纳米结构到第二纳米结构测量。在一个实施例中，第一宽度在25nm至50nm的范围内，第二宽度在15nm 至25nm的范围内。

上文概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且其可以进行各种更改、替换和变更而不背离本发明的精神和范围。