具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明提供一种减小FinFET随机静态存储器阈值电压失配的结构，至少包括：

第一至第四单元；所述第一至第四单元分别包括：单元A和单元B；

其中所述单元A和所述单元B中分别包括：第一至第三Fin结构；所述第一至第三Fin结构上设有横跨所述第一至第三Fin结构的第一栅极；所述第一、第二Fin结构上设有横跨所述第一、第二Fin结构的第二栅极；所述第一、第二Fin结构上设有横跨所述第一、第二Fin结构并连接所述第三Fin结构末端的第一金属；沿所述第一、第二Fin结构的纵向，所述第一金属位于所述第一、第二栅极之间；所述第一、第二Fin结构的首端通过第二金属相互连接；所述第三Fin结构的首端连接第三金属；所述第一、第二Fin结构的末端通过第四金属相互连接；

所述单元A的所述第一栅极的一端通过其第一栅极金属与所述单元B中靠近其所述第三Fin结构末端的所述第一金属连接；所述单元B的所述第一栅极的一端通过其第一栅极金属与所述单元A中靠近其所述第三Fin结构末端的所述第一金属连接；

所述第一、第二单元的所述单元A中的所述第二金属的一端相互连接；所述第一、第二单元的所述单元A中的所述第二栅极的一端通过第二栅极金属相互连接；

所述第一、第四单元的所述单元A中的所述第一、第二Fin结构的末端通过各自的所述第四金属相互连接；所述第一、第四单元的所述单元B中的所述第三Fin结构的首端通过各自的第三金属相互连接；所述第一、第四单元的所述单元B中的所述第一、第二Fin结构的首端通过各自的所述第二金属相互连接。

如图1所示，图1显示为本发明中的FinFET随机静态存储器版图示意图。所述第一至第四单元为图1中由虚线隔开的四个单元，其中所述第一单元为位于图1中虚线右上角的结构；第二单元为位于图1中虚线左上角的结构；第三单元为位于图1中虚线左下角的结构；第四单元为位于图1虚线右下角的结构。

其中所述单元A和所述单元B中分别包括：第一Fin结构01、第二Fin结构02和第三Fin结构03；所述第一至第三Fin结构上设有横跨所述第一至第三Fin结构的第一栅极GT1；所述第一、第二Fin结构上设有横跨所述第一、第二Fin结构的第二栅极GT2；所述第一、第二Fin结构上设有横跨所述第一、第二Fin结构并连接所述第三Fin结构末端的第一金属M1；沿所述第一、第二Fin结构的纵向，所述第一金属M1位于所述第一栅极GT1和所述第二栅极GT2之间；所述第一、第二Fin结构的首端通过第二金属M2相互连接；所述第三Fin结构03的首端连接第三金属M3；所述第一、第二Fin结构的末端通过第四金属M4相互连接。

所述单元A的所述第一栅极GT1的一端通过其第一栅极金属GM1与所述单元B中靠近其所述第三Fin结构末端的所述第一金属BM1连接；所述单元B的所述第一栅极BGT1的一端通过其第一栅极金属BGM1与所述单元A中靠近其所述第三Fin结构03末端的所述第一金属M1连接；

所述第一、第二单元的所述单元A中的所述第二金属M2的一端相互连接；所述第一、第二单元的所述单元A中的所述第二栅极的一端通过第二栅极金属GM2相互连接；

所述第一、第四单元的所述单元A中的所述第一、第二Fin结构的末端通过各自的所述第四金属M4相互连接；所述第一、第四单元的所述单元B中的所述第三Fin结构03的首端通过各自的第三金属M3相互连接；所述第一、第四单元的所述单元B中的所述第一、第二Fin结构的首端通过各自的所述第二金属M2相互连接。

因此，由图1可知，所述第一至第四单元中的所述单元A和单元B中对应的各部件的连接方式为反向连接。

本发明进一步地，本实施例的所述第二、第三单元的所述单元A中的所述第一、第二Fin结构的末端通过各自的所述第四金属M4相互连接；所述第二、第三单元的所述单元B中的所述第三Fin结构的首端通过各自的第三金属M3相互连接；所述第二、第三单元的所述单元B中的所述第一、第二Fin结构的首端通过各自的所述第二金属M2相互连接。

本发明进一步地，本实施例的所述第三、第四单元的所述单元A中的所述第二金属M2的一端相互连接；所述第三、第四单元的所述单元A中的所述第二栅极GT2的一端通过第二栅极金属GM2相互连接。

本发明进一步地，本实施例的所述第一、第二单元的所述第二金属连接电压Vss。

本发明进一步地，本实施例的所述第二栅极金属连接字线WL。也就是说所述第一至第四单元中的所述第二栅极金属连接字线WL。

本发明进一步地，本实施例的所述第一至第四单元中的所述第四金属连接位线BL。本发明进一步地，本实施例的所述第一、第二单元中的所述第三金属连接电压Vdd。

本发明进一步地，本实施例的所述第四单元中的所述单元A的所述第一、第二Fin结构与其上的第一栅极构成通过门PG。本发明进一步地，本实施例的所述第四单元中的所述单元B的所述第一、第二Fin结构与其上的第二栅极构成下拉管PD。

本发明进一步地，本实施例的所述第一至第四单元中的所述第一、第二Fin结构之间的间距为2～6nm。也就是说所述第一至第四单元中所述单元A和单元B中的所述第一、第二Fin结构之间的间距为2～6nm。

综上所述，本发明对于下拉管和通过门的Fin个数大于1的SRAM位单元，包括单端口和双端口，将最外层的Fin间距减小2～6nm，这将扩大金属栅极端帽层的性能，同时不会牺牲层间介质层间隙填充窗口。Fin结构外间距的收缩会导致下拉管和通过门产生轻微的桥接问题，但可以通过减小外延轮廓来解决。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。