具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，在以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可使用例如“位于…之下(beneath)”、“位于…下方(below)”、“下部的(lower)”、“位于…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向之外还囊括器件在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

在各种非易失性存储器中，铁电场效晶体管(ferroelectric field effecttransistor，FeFET)是高密度、低功率应用的一个有前景候选。由于FeFET的场驱动式操作，FeFET具有例如非破坏性读出、高编程/擦除速度及低功耗等优点。另外，FeFET因其高的可扩缩性及高的互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)兼容性而备受关注。为使密度更高，已提出3D垂直结构。最近已开发出3D垂直堆叠铁电结构，且已演示所述3D垂直堆叠铁电结构的存储操作。一般来说，多晶硅用作沟道材料。然而，多晶硅沟道面临着一些挑战，例如极薄多晶硅沟道的迁移率低且铁电材料与多晶硅之间的界面层(interfacial layer，IL)的介电常数低。由于具有低介电常数的IL与铁电材料的电容不匹配，因此在操作期间在IL上施加大电压，此最终可能导致IL被击穿，进而导致耐用性故障。另外，具有低介电常数的IL可能会进一步增强电荷捕获，此会导致阈值电压偏移问题，进而降低可靠性。

根据本发明的一个实施例，已提出具有氧化物半导体沟道的FeFET。氧化物半导体沟道由于其迁移率高且本体极薄而适合于达到快速存取速度。然而，实际上，铁电材料与氧化物半导体沟道之间仍存在薄的界面层(IL)，从而发生电荷捕获问题。即使铁电材料与氧化物半导体沟道之间不形成IL，铁电材料与氧化物半导体沟道之间的界面处仍可能会形成捕获电荷的一些陷阱和/或缺陷，进而降低可靠性。铁电材料与氧化物半导体沟道之间的界面处的陷阱和/或缺陷可能来自未被占据的氧空位(oxygen vacancy)、悬键(danglingbond)等。

根据一些实施例，提出一种三维(3D)存储器器件包括缓冲层设置在铁电层与沟道层之间。具有高介电常数的缓冲层能够减少铁电层与沟道层之间的界面电荷捕获，以相应地增强铁电层的可切换性能，从而减小3D存储器器件的操作电压且增大3D存储器器件的操作窗口。在此种情形中，相应地提高3D存储器器件的可靠性及耐用性。

图1是根据一些实施例的衬底的剖视图。图2A到图10A是根据第一实施例的形成三维(3D)存储器器件的方法的俯视图。图2B到图10B是沿着图2A到图10A的横截面A-A的剖视图。3D存储器器件100是具有铁电材料的3D存储器器件，且可以是但不限于铁电场效晶体管(FeFET)存储器。

参考图1，在半导体制造的前段工艺(front-end-of-line，FEOL)处理中，在半导体衬底102的器件区中形成多个电组件104，例如晶体管、电阻器、电容器、电感器、二极管等。举例来说，晶体管可包括鳍式场效晶体管(fin field effect transistor，FinFET)、纳米结构晶体管(nanostructure transistor)、栅极全环绕式晶体管(gate-all-aroundtransistor)(例如，纳米导线、纳米片等)、平面晶体管等。晶体管可通过先栅极工艺(gate-first process)或后栅极工艺(gate-last process)来形成。半导体衬底102可以是块状衬底(例如，经掺杂或未经掺杂的硅衬底)或者是绝缘体上半导体(semiconductor-on-insulator，SOI)衬底的有源层。半导体衬底102可包含其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。还可使用其他衬底，例如多层衬底或梯度衬底。可使用半导体制造中已知或使用的任何适合的形成方法在半导体衬底102中/上形成电组件104。

在形成电组件104之后，在半导体衬底102之上形成内连结构以对电组件104进行连接，以形成功能电路。所述内连结构可包括多个介电层(例如106、108)及形成在介电层中的导电特征105(例如，通孔、金属线)。在一些实施例中，内连结构是在半导体制造的后段工艺(back-end-of-line，BEOL)处理中形成。内连结构的形成在本技术中是已知的，因此在此不再赘述。为避免混乱且便于论述，在后文中的论述中，半导体衬底102、电组件104及位于半导体衬底102之上的内连结构被统称为下伏结构101，且后续的图中可省略图1中所说明的下伏结构101的细节。

图2A到图10C绘示出根据第一实施例的用于形成3D存储器器件100的BEOL处理中的附加处理步骤。现在参考图2A及图2B，在下伏结构101上形成层堆叠110。详细来说，层堆叠110可包括交替堆叠在下伏结构101上的多个介电层112A、112B、112C及多个牺牲层114A、114B。尽管图2B中仅说明三个介电层112A、112B、112C及两个牺牲层114A、114B，但本公开的实施例并不仅限于此。在其他实施例中，可视需要调整介电层及牺牲层的数目。举例来说，介电层的数目可大于4层，且牺牲层的数目可大于4层。在后文中，介电层112A、112B、112C被统称为介电层112，且牺牲层114A、114B被统称为牺牲层114。

在一些实施例中，介电层112可包含介电材料，例如氮化硅、氧化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)等或其组合。介电层112可通过化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layerdeposition，ALD)等来形成。在一些实施例中，介电层112(例如112A、112B、112C)具有相同的介电材料，例如氧化硅。然而，本公开的实施例并不仅限于此，在其他实施例中，介电层112(例如112A、112B、112C)具有不同的介电材料。

在一些实施例中，牺牲层114可包含介电材料，例如氮化硅、氧化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等或其组合。牺牲层114可通过CVD、ALD等形成。在一些实施例中，牺牲层114(例如114A、114B)具有相同的介电材料，例如氮化硅。然而，本公开的实施例并不仅限于此，在其他实施例中，牺牲层114(例如114A、114B)具有不同的介电材料。应注意，在本实施例中，牺牲层114与介电层112包含具有不同刻蚀选择性的不同介电材料。举例来说，牺牲层114由氮化硅形成，且介电层112由氧化硅形成。在此种情形中，可在后续的步骤中置换掉牺牲层114以形成导电层118(如图10B所示)。

接下来，参考图3A及图3B，在层堆叠110中形成沟槽10以暴露出下伏结构101。也就是说，沟槽10穿透过层堆叠110，且下伏结构101外露于沟槽10的底部处。如图3A的俯视图中所示，沟槽10沿着Y方向延伸。另外，沟槽10暴露出介电层112的侧壁及牺牲层114的侧壁。注意，在本文中的论述中，层堆叠110的侧壁包括所述层堆叠的所有构成层(例如112及114)的对应侧壁。举例来说，外露于沟槽10的层堆叠110的侧壁包括外露于沟槽10的介电层112的侧壁及牺牲层114的侧壁。

在一些实施例中，通过各向异性刻蚀工艺(例如，等离子体刻蚀工艺)形成沟槽10。可在层堆叠110上形成掩模图案，例如经图案化的光刻胶。然后，可通过使用所述掩模图案作为刻蚀掩模来实行各向异性刻蚀工艺，以形成沟槽10。在完成各向异性刻蚀工艺之后，可通过适合的移除工艺(例如，灰化或剥离)来移除掩模图案(例如，经图案化的光刻胶)。

参考图4A及图4B，首先形成铁电层120以装衬或覆盖沟槽10的侧壁。铁电层120可具有通过在铁电层120两端上施加适当的电压差而能够在两个不同的极化方向之间切换的材料。举例来说，铁电层120的极化可由于施加所述电压差所得到的电场而改变。

在一些实施例中，铁电层120可包含铁电材料(例如掺杂有La、Y、Si或Ge的HZO、HSO、HfSiO、HfLaO、HfO₂、HfZrO₂、ZrO₂或HfO₂)，且可通过物理气相沉积(Physical VaporDeposition，PVD)、CVD、ALD等来形成。在一些替代实施例中，铁电层120可以是高介电常数(high-k)介电材料，例如铪(Hf)系介电材料等。举例来说，铁电材料220是包含铪的化合物，例如氧化铪锆(HfZnO)、氧化铪铝(HfAlO)、氧化铪镧(HfLaO)、氧化铪铈(HfCeO)、氧化铪(HfO)、氧化铪钆(HfGdO)、氧化铪硅(HfSiO)、氧化铪锆镧(HfZrLaO)、氧化铪锆钆(HfZrGdO)、氧化铪锆钇(HfZrYO)、氧化铪锆铈(HfZrCeO)、氧化铪锆锶(HfZrSrO)等。另外，包含铪的化合物还可掺杂有一些掺杂剂，例如La、Y、Si、Ge、Ce、Gd、Sr等或其组合。通过在包含铪的化合物中掺杂这些掺杂剂，可在铁电层120中实现正交晶格结构(orthorhombiclattice structure)。在一些实施例中，具有正交晶格结构的包含铪的化合物具有所期望的铁电性质，以实现存储器器件中的铁电层的可切换性能。另外，通过包含掺杂剂，铁电层120中的正交晶格结构可相对容易地实现(例如，在较低的温度下)，且铁电层120可在BEOL工艺的相对低的热预算内形成(例如，在不会损坏前端制程(FEOL)特征(例如，下伏结构101中的电组件)的温度下)。

在一些实施例中，铁电层120通过如下方式形成：沉积铁电材料，所述铁电材料共形地覆盖沟槽10的底部及侧壁且还覆盖最顶部介电层112C的上表面；且然后实行各向异性刻蚀工艺以移除在沟槽10的底部上及在最顶部介电层112C的上表面上的铁电材料，如图4B中所示。在此种情形中，铁电层120可具有邻近最顶部介电层112C的修圆或弯曲的顶表面。在一些实施例中，铁电层120可具有平整的顶表面，如图4B中所示。

接下来，如图4A及图4B中所示，在沟槽10中形成缓冲层121以覆盖铁电层120。缓冲层121可包含不捕获电荷的高介电常数(high-k)介电材料，例如Al₂O₃、TiO₂、ZrO₂、La₂O₃、MgO、HfZrO、HfAlO、HfLaO、HfCeO、HfO、HfGdO、HfSiO等或其组合。缓冲层121可包含介电常数大于5(例如，k＝10到30)的高k介电材料。在一些实施例中，缓冲层121的介电常数低于或等于铁电层120的介电常数。在一些替代实施例中，缓冲层121的介电常数大于铁电层120的介电常数。可使用其他材料。在一些实施例中，其他材料包括氧化钡钛(BaTiO₃)、氧化铅钛(PbTiO₃)、氧化铅锆(PbZrO₃)、氧化锂铌(LiNbO₃)、氧化钠铌(NaNbO₃)、氧化钾铌(KNbO₃)、氧化钾钽(KTaO₃)、氧化铋钪(BiScO₃)、氧化铋铁(BiFeO₃)、氧化铪铒(Hf_1-xEr_xO)、氧化铪镧(Hf_1-xLa_xO)、氧化铪钇(Hf_1-xY_xO)、氧化铪钆(Hf_1-xGd_xO)、氧化铪铝(Hf_1-xAl_xO)、氧化铪钛(Hf_1-xTi_xO)、氧化铪钽(Hf_1-xTa_xO)等。然而，本公开的实施例并不仅限于此，在其他实施例中，在操作中不捕获电荷的其他适合的材料也作为缓冲层121的候选。在一些实施例中，形成缓冲层121的方法包括实行适合的沉积技术，例如CVD、等离子体增强CVD(PlasmaEnhanced CVD，PECVD)、金属氧化物化学气相沉积(metal oxide chemical vapordeposition，MOCVD)、ALD、分子束沉积(molecular beam deposition，MBD)等。

在一些替代实施例中，缓冲层121是掺杂氮的介电层，且缓冲层121的氮掺杂浓度是梯度分布。举例来说，缓冲层121是掺杂氮的Al₂O₃层，且缓冲层121的氮掺杂浓度沿着从沟道层122到铁电层120的方向逐渐增大。另一方面，缓冲层121可以是掺杂氮的Al₂O₃层，且缓冲层121的氮掺杂浓度沿着从沟道层122到铁电层120的方向逐渐减小。缓冲层121的氮掺杂浓度可小于15％，例如3％到10％。在一些替代实施例中，当缓冲层121是掺杂氮的Al₂O₃层时，可通过沉积Al₂O₃膜并在所述Al₂O₃膜中原位掺杂氮掺杂剂或者在沉积Al₂O₃膜之后实行氮化处理来形成缓冲层121。

在一些实施例中，缓冲层121通过如下方式形成：沉积缓冲材料，所述缓冲材料共形地覆盖沟槽10的底部、铁电层120且还覆盖最顶部介电层112C的上表面；且然后实行各向异性刻蚀工艺以移除在沟槽10的底部上及在最顶部介电层112C的上表面上的缓冲材料。在此种情形中，缓冲层121可具有修圆或弯曲的顶表面。在一些实施例中，缓冲层121可具有平整的顶表面，如图4B中所示。

尽管图4B中说明具有单层结构的缓冲层121，但本公开的实施例并不仅限于此。在其他实施例中，具有双层结构、三层结构或多层结构的缓冲层可形成在铁电层120上，且将在与图14A到图14D对应的以下段落中说明细节。在一些实施例中，缓冲层121具有2nm到5nm(例如，3nm)的厚度。可应用其他厚度范围(例如，大于5nm或6nm到10nm)。在一些实施例中，缓冲层121被形成为完全非晶质状态(fully amorphous state)。在替代实施例中，缓冲层121被形成为部分晶体状态(partially crystalline state)；即，缓冲层121被形成为混合晶体-非晶质状态(mixed crystalline-amorphous state)且具有某种程度的结构次序。在又一些替代实施例中，缓冲层121被形成为完全晶体状态(fully crystalline state)。

此后，在沟槽10中形成沟道层122以覆盖缓冲层121。在一些实施例中，沟道层122通过如下方式形成：沉积沟道材料，所述沟道材料共形地覆盖沟槽10的底部、缓冲层121的侧壁且还覆盖最顶部介电层112C的上表面；且然后实行各向异性刻蚀工艺以移除在沟槽10的底部上及在最顶部介电层112C的上表面上的沟道材料。在此种情形中，沟道层122可具有修圆或弯曲的顶表面。在一些实施例中，沟道层122可具有平整的顶表面，如图4B中所示。

在一些实施例中，沟道层122可包含通过适合的形成方法(例如PVD、CVD、ALD等)形成的金属氧化物(或氧化物半导体)，例如氧化铟镓锌(IGZO)。用于铁电层120的其他适合的材料包括氧化锌(ZnO)、氧化铟钨(InWO)、氧化钨(WO)、氧化钽(TaO)及氧化钼(MoO)。在示例性实施例中，介电层112由SiO₂形成，牺牲层114由SiN形成，铁电层120由HfO₂形成，缓冲层121由掺杂氮的Al₂O₃形成，而沟道层122由IGZO形成。

应注意，缓冲层121形成在铁电层120与沟道层122之间，以减少界面电荷捕获，从而增强3D存储器器件100的可靠性。在此种情形中，当界面陷阱密度减少时，铁电层120的可切换性能相应地增强，从而降低3D存储器器件100的操作电压且增加3D存储器器件100的操作窗口。另外，缓冲层121具有高介电常数(例如k>5)，此可提高3D存储器器件100的耐用性，从而提升3D存储器器件100的可靠性。

在形成沟道层122之后，形成介电材料以填充在沟槽10中。所述介电材料可包括氮化硅、氧化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等或其组合，且可通过适合的沉积方法(例如CVD、ALD等)来形成。在形成介电材料之后，可实行平坦化工艺(例如，化学机械平坦化(chemical mechanical planarization，CMP)工艺)，以从最顶部介电层112C的上表面移除介电材料的多余部分。在此种情形中，介电材料在沟槽10中的剩余部分形成介电柱124。

参考图5A及图5B，在介电柱124中形成开口12及14。开口12及14可穿透过介电柱124以暴露出下伏结构101。如图5A中所示，介电柱124的一部分将开口12与开口14彼此隔开。在一些实施例中，开口12及14是通过各向异性刻蚀工艺(例如，等离子体刻蚀工艺)形成。可在层堆叠110上形成掩模图案，例如经图案化的光刻胶。然后，可通过使用掩模图案作为刻蚀掩模来实行各向异性刻蚀工艺以形成开口12及14。在完成各向异性刻蚀工艺之后，可通过适合的移除工艺(例如，灰化或剥离)移除掩模图案(例如，经图案化的光刻胶)。在一些实施例中，开口12及14可在同一步骤中形成或者相继地形成。

参考图6A及图6B，形成导电材料以填充在开口12及14中。在形成导电材料之后，可实行平坦化工艺(例如，CMP工艺)，以从最顶部介电层112C的上表面移除导电材料的多余部分。因此，导电材料在开口12及14中的剩余部分分别形成导电柱123及125。在一些实施例中，导电柱123及125可由相同的源极/漏极(source/drain，S/D)材料(例如W、Ru、Ti、TiN、TaN等)形成。在此种情形中，导电柱123可被称为源极金属层，且导电柱125可被称为漏极金属层，反之亦然。

参考图7A及图7B，形成穿透过介电柱124的隔离结构127。具体来说，如图7A中所示，隔离结构127进一步延伸以切断沟道层122，从而界定具有一对源极/漏极(S/D)区123及125的存储单元。即，一个隔离结构127设置在所述一对S/D区123及125的一侧处(即，靠近S/D区123)，且另一隔离结构127设置在所述一对S/D区123及125的另一侧处(即，靠近S/D区125)。从存储器阵列的角度来看，隔离结构127设置在邻近的成对S/D区123与S/D区125之间。

在一些实施例中，隔离结构127通过如下方式形成：刻蚀部分介电柱124及部分沟道层122以形成暴露出下伏结构101的开口；在所述开口中形成绝缘材料；及实行平坦化工艺(例如CMP工艺)以从最顶部介电层112C的上表面移除所述绝缘材料的多余部分。在一些实施例中，绝缘材料包括氧化硅、氮化硅、氮氧化硅、原硅酸四乙酯(tetraethylorthosilicate，TEOS)氧化物、未经掺杂的硅酸盐玻璃或经掺杂的氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、熔融的二氧化硅玻璃(fusedsilica glass，FSG)、磷硅酸盐玻璃(PSG)、掺杂硼的硅玻璃(boron doped silicon glass，BSG)、低k介电材料、其他适合的介电材料或其组合。例示性低k介电材料包括FSG、掺杂碳的氧化硅、(加州的圣克拉拉应用材料(Applied Materials of SantaClara))、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶质氟化碳、聚对二甲苯(Parylene)、苯并环丁烯(BCB)、SiLKTM(密歇根米德兰市的陶氏化学公司(Dow Chemical))、聚酰亚胺、其他低k介电材料或其组合。在本文中，在邻近的存储单元之间的隔离结构127中使用的低k介电材料能够减小邻近的存储单元之间的串扰或耦合干扰，从而提升3D存储器器件100的性能及可靠性。

在邻近的存储单元之间形成隔离结构127之后，随后通过置换工艺以将牺牲层114置换成导电层118，此将在图8A到图10A及图8B到图10B中详细地阐述。

参考图8A及图8B，在层堆叠110中形成狭缝16。在所说明的实施例中，狭缝16穿透过层堆叠110且暴露出下伏结构101。在另一实施例中，狭缝16延伸穿过层堆叠110的一些层而不是所有层。举例来说，狭缝16可延伸穿过所有牺牲层114且暴露出最底部介电层112A。在一些实施例中，可通过使用可接受的光刻及刻蚀技术(例如，使用对层堆叠110具有选择性的刻蚀工艺(例如，刻蚀介电层112的材料及牺牲层114的材料的速率比刻蚀下伏结构101的材料的速率更快))来形成狭缝16。刻蚀可以是任何可接受的刻蚀工艺，且在一些实施例中可与用于形成关于图3A及图3B所论述的沟槽10的刻蚀类似。

在一些实施例中，狭缝16设置在铁电层120(或沟槽10)旁边，且在图8A的俯视图中沿着Y方向延伸。然而，本公开的实施例并不仅限于此，在其他实施例中，在俯视图中狭缝16可沿着X方向延伸。另外，狭缝16的宽度16w可小于沟槽10的宽度10w，以节约水平芯片面积。尽管图8A的俯视图中所说明的狭缝16的形状是直线形状，但本公开的实施例并不仅限于此。在替代实施例中，在俯视图中狭缝16的形状可以是彼此隔开且分布在邻近的存储单元之间的多个点或岛状区。在本文中，狭缝的形状及位置并不仅限于此，只要狭缝可用于后续的置换工艺即可。

参考图9A及图9B，移除牺牲层114以在介电层112之间形成多个间隙18。在一些实施例中，用于移除牺牲层114的方法包括湿式刻蚀工艺或各向同性刻蚀工艺。由于下伏结构101、介电层112及铁电层120可相对于牺牲层114具有足够的刻蚀选择性，因此可在此湿式刻蚀工艺或各向同性刻蚀工艺期间选择性地移除牺牲层114。如图9B中所示，在移除牺牲层114之后，当前间隙18暴露出介电层112的表面及铁电层120的表面。另外，由于由铁电层120、缓冲层121、沟道层122、介电柱124及S/D区123、125构成的复合结构129连接到介电层112，因此复合结构129可为介电层112提供支撑，且防止介电层112在牺牲层114被移除之后塌陷。此外，环绕具有存储器阵列的阵列区的外围区还具有未被所述置换工艺移除的牺牲层114的一些部分。因此，除复合结构129之外，外围区中的牺牲层114的一些部分也提供进一步支撑以防止阵列区中的介电层112塌陷。

参考图10A及图10B，在邻近的介电层112之间的间隙18中形成多个导电层118(包括118A、118B)，以实现3D存储器器件100。在一些实施例中，通过如下方式形成导电层118：沉积导电材料以填充在间隙18中，覆盖最顶部介电层112C的上表面且覆盖狭缝16的侧壁；且移除导电材料的覆盖最顶部介电层112C的上表面及狭缝16的侧壁的一部分。导电材料的剩余部分填充到间隙18中以形成导电层118。导电材料可包括铜、钨、钴、铝、氮化钨、钌、银、金、铑、钼、镍、镉、锌、其合金、其组合等，且可通过适合的沉积方法(例如CVD、PVD、ALD、镀覆等)来形成。在一些替代实施例中，可在导电层118与邻近的介电层112之间形成障壁层，以防止导电层118的金属元素扩散到邻近的介电层112。障壁层还可提供增大导电层118与邻近的介电层112之间的粘合性的功能，且在一些实例中可被称为胶层。障壁层可包含金属氮化物，例如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪等。在一些其他实施例中，障壁层与导电层118具有不同的导电材料。举例来说，导电层118由钨制成，且障壁层由氮化钛制成。

图10C绘示出沿着图10B的横截面B-B的平面图。如图10C中所示，图10C中的虚线框绘示出3D存储器器件100的存储单元140。3D存储器器件100可包括多个此种存储单元。详细来说，存储单元140包括一对导电柱123及125、沟道层122、缓冲层121、铁电层120及导电层118。沟道层122设置在导电柱123及125的同一侧上。缓冲层121设置在沟道层122上。铁电层120设置在缓冲层121与导电层118之间。在此实施例中，导电层118可被称为控制栅极(在后文中被称为控制栅极118)，且导电柱123及125可被称为S/D区(在后文中被称为S/D区123及125)。由于铁电层120设置在控制栅极118与S/D区123及125之间，因此存储单元140可被称为铁电场效晶体管(FeFET)存储单元。

在一些实施例中，可通过存储单元140的晶体管的控制栅极118及S/D区123及125来对存储单元140进行编程(例如，写入和/或读取)。

为对特定的存储单元(例如，存储单元140)实行写入操作，在对应于存储单元140的铁电层120的一部分上施加写入电压。举例来说，可通过对存储单元140的控制栅极118施加第一电压且对S/D区123及125施加第二电压来施加所述写入电压。第一电压与第二电压之间的电压差设定(set)铁电层120的极化方向。根据铁电层120的极化方向，存储单元140的对应晶体管的阈值电压V_T可从低阈值电压V_L切换到高阈值电压V_H，或反之亦然。晶体管的阈值电压值(V_L或V_H)可用于指示存储在存储单元中的位“0”或“1”。

为对存储单元140实行读取操作，对晶体管(例如，在控制栅极118与S/D区123之间)施加读取电压，所述读取电压是介于低阈值电压V_L与高阈值电压V_H之间的电压。根据铁电层120的极化方向(或晶体管的阈值电压)，可接通或可不接通存储单元140的晶体管。因此，当例如在S/D区123处施加电压时，电流可经过或可不经过沟道层122在S/D区123与S/D区125之间流动。因此，可检测电流以确定存储在存储单元中的数字位(digital bit)。

图11A及图11B是根据各种实施例的3D存储器器件的平面图。

参考图11A，3D存储器器件200类似于图10C的3D存储器器件100，但3D存储器器件200的隔离结构227进一步延伸以切断缓冲层121，以使得隔离结构227可与铁电层120接触。在此种情形中，3D存储器器件200的隔离结构227可提供邻近的存储单元之间的更好隔离。

参考图11B，3D存储器器件300类似于图10C的3D存储器器件100，但3D存储器器件300的隔离结构327进一步延伸以切断缓冲层121及铁电层120，以使得隔离结构327可与导电层118A接触。在此种情形中，3D存储器器件300的隔离结构327可提供邻近的存储单元之间的更好隔离。

图12绘示出根据一些实施例的存储器阵列400的一部分的实例。图13是图12的存储器阵列400的电路图。在一些实施例中，存储器阵列400是或非(NOR)存储器阵列或架构。在以下实施例中，以NOR存储器阵列为例进行说明，但本公开的实施例并不仅限于此。

参考图12，存储器阵列400包括多个存储单元140，多个存储单元140可排列成行及列的网格。为避免混乱，除存储单元140之外，未以虚线框标记其他存储单元。在一些实施例中，不同列中的存储单元140可排列成交错的配置，如图12中所示。然而，本公开的实施例并不仅限于此，在其他实施例中，不同列中的存储单元140可排列成相同或对齐的配置。另外，上述实施例中详细说明了存储单元140的组件及配置，且因此本文中不再赘述。

在图12的俯视图中，导电层118及复合结构129沿着Y方向延伸，且沿着X方向交替排列。同一列中的复合结构129可包括被隔离结构127彼此隔开的多个复合柱结构。在一些实施例中，复合柱结构中的每一者包括一对导电柱123及125。存储器阵列400还包括设置在存储单元140上的多条源极线130及多条位线132。在图12的俯视图中，源极线130及位线132沿着X方向延伸，且沿着Y方向交替排列。详细来说，源极线130中的一者电连接到奇数列或偶数列中的对应导电柱123，且位线132中的一者电连接到偶数列或奇数列中的对应导电柱125。

从图13的电路图的角度来看，每一存储单元140可包括具有铁电层120及缓冲层121的晶体管(如图12中所示)。在一些实施例中，图12中所示的每一存储单元140中的导电层118可用作图13中所示的字线WL。字线WL沿着Z方向排列。每一字线WL连接在同一XY平面中的在侧向上邻近的两列存储单元140的栅极端子G。另一方面，存储器阵列400的同一水平行中的存储单元140可共享共同的字线。在一些实施例中，字线WL在FEOL中通过下伏结构101(图1)的内连结构中的导电特征105电连接到电组件104(例如，晶体管的S/D区)。在此种情形中，电组件104可控制栅极端子G的切换。另外，图12中所示的每一存储单元140中的导电柱123连接到沿着垂直方向Z堆叠的存储单元140的源极端子S，如图13中所示。类似地，图12中所示的每一存储单元140中的导电柱125连接到沿着垂直方向Z堆叠的存储单元140的漏极端子D，如图13中所示。即，堆叠的存储单元140的源极端子S通过导电柱123连接在一起，且堆叠的存储单元140的漏极端子D通过导电柱125连接在一起。换句话说，存储器阵列400的同一垂直列中的存储单元140可共享共同的源极线及共同的位线，以使存储器阵列400的同一垂直列中的存储单元140的沟道并联连接。因此，同一垂直列中的堆叠存储单元140可被视为通过NOR配置连接，且3D存储器阵列400可被称为3D NOR存储器阵列。

图14A到图14D是根据一些替代实施例的3D存储器器件的剖视图。

参考图14A，3D存储器器件500类似于图10B的3D存储器器件100，但图10B中的缓冲层121置换成具有双层结构的缓冲层521。具体来说，缓冲层521包括与铁电层120接触的第一介电材料521a及与沟道层122接触的第二介电材料521b。在一些实施例中，第一介电材料521a及第二介电材料521b具有不同的介电常数。在本实施例中，第一介电材料521a是具有第一氮掺杂浓度的掺杂氮的Al₂O₃层，第二介电材料521b是具有第二氮掺杂浓度的掺杂氮的Al₂O₃层，且第一氮掺杂浓度小于第二氮掺杂浓度。第一氮掺杂浓度可处于0％至5％的范围内，且第二氮掺杂浓度可处于5％至7％的范围内。举例来说，第一介电材料521a是氮掺杂浓度为4％的Al₂O₃层，且第二介电材料521b是氮掺杂浓度为6％的Al₂O₃层。此外，第一介电材料521a可以是氮掺杂浓度为0％的未经掺杂Al₂O₃层或本征Al₂O₃层，且第二介电材料521b可以是氮掺杂浓度为5％的Al₂O₃层。在一些替代实施例中，第一介电材料521a可以是ZrO₂层，且第二介电材料521b可以是TiO₂层。

参考图14B，3D存储器器件500a类似于图14A的3D存储器器件500，但图14A中的第一介电材料521a及第二介电材料521b彼此交换以形成图14B的缓冲层521’。即，缓冲层521’包含与铁电层120接触的第二介电材料521b及与沟道层122接触的第一介电材料521a。上述实施例中详细说明了第一介电材料521a及第二介电材料521b的材料及配置，且因此本文中不再赘述。

参考图14C，3D存储器器件600类似于图10B的3D存储器器件100，但图10B中的缓冲层121由具有三层结构的缓冲层621置换。具体来说，缓冲层621包含与铁电层120接触的第一介电材料621a、与沟道层122接触的第三介电材料621c及位于第一介电材料621a与第三介电材料621c之间的第二介电材料621b。在一些实施例中，第一介电材料621a、第二介电材料621b及第三介电材料621c具有不同的介电常数。在本实施例中，第一介电材料621a是具有第一氮掺杂浓度的掺杂氮的Al₂O₃层，第二介电材料621b是具有第二氮掺杂浓度的掺杂氮的Al₂O₃层，第三介电材料621c是具有第三氮掺杂浓度的掺杂氮的Al₂O₃层，其中第一氮掺杂浓度小于第二氮掺杂浓度，且第二氮掺杂浓度小于第三氮掺杂浓度。第一氮掺杂浓度可处于0％到5％的范围内，第二氮掺杂浓度可处于5％到7％的范围内，且第三氮掺杂浓度可处于7％到10％的范围内。举例来说，第一介电材料621a是氮掺杂浓度为0％的未经掺杂Al₂O₃层或本征Al₂O₃层，第二介电材料621b是氮掺杂浓度为5％的Al₂O₃层，且第三介电材料621c是氮掺杂浓度为10％的Al₂O₃层。在一些替代实施例中，第一介电材料621a可以是Al₂O₃层，第二介电材料621b可以是ZrO₂层，且第三介电材料621c可以是TiO₂层。

参考图14D，3D存储器器件600a类似于图14C的3D存储器器件600，但图14C中的第一介电材料621a及第三介电材料621c彼此交换以形成图14D的缓冲层621’。即，缓冲层621’包含与铁电层120接触的第三介电材料621c、与沟道层122接触的第一介电材料621a及位于第一介电材料621a与第三介电材料621c之间的第二介电材料621b。上述实施例中详细说明了第一介电材料621a、第二介电材料621b及第三介电材料621c的材料及配置，且因此本文中不再赘述。

图15到图21A是根据第二实施例的形成3D存储器器件的方法的剖视图。图16B是图16A的3D存储器器件的俯视图。图21B是沿着图21A的横截面C-C的平面图。在一些实施例中，3D存储器器件是与非(NAND)存储器器件等。在以下实施例中，以NAND存储器器件为例进行说明，但本公开的实施例并不仅限于此。

参考图15，在下伏结构101上形成层堆叠210。上述实施例中详细说明了下伏结构101的材料及配置，且因此本文中不再赘述。详细来说，层堆叠210可包括交替堆叠在下伏结构101上的多个介电层212A、212B、212C、212D及多个牺牲层214A、214B、214C。尽管图15中仅说明四个介电层212A、212B、212C、212D及三个牺牲层214A、214B、214C，但本公开的实施例并不仅限于此。在其他实施例中，可视需要调整介电层及牺牲层的数目。举例来说，介电层的数目可以是8层、16层、32层或多于32层，且牺牲层的数目可以是8层、16层、32层或多于32层。在后文中，介电层212A、212B、212C、212D被统称为介电层212，且牺牲层214A、214B、214C被统称为牺牲层214。介电层212及牺牲层214的材料及形成方法类似于介电层112及牺牲层114的材料及形成方法，且在上述实施例中详细说明，且因此本文中不再赘述。

参考图16A及图16B，在层堆叠210中形成开口20以暴露出下伏结构101。即，开口20穿透过层堆叠210，且下伏结构101外露于开口20的底部处。另外，开口20暴露出介电层212的侧壁及牺牲层214的侧壁。注意，尽管图16A及图16B中仅说明一个开口20，但本公开的实施例并不仅限于此。在其他实施例中，可形成穿透过层堆叠210的一个或多个开口。此外，开口20的形状并不仅限于圆形。即，开口20的形状可以是椭圆、矩形、多边形或其组合。

参考图17，形成铁电材料220以共形地覆盖开口20的底部及侧壁，且还覆盖最顶部介电层212D的上表面。铁电材料220可具有通过在铁电材料220两端上施加适当的电压差而能够在两个不同的极化方向之间切换的材料。举例来说，铁电材料220的极化可由于施加所述电压差所得到的电场而发生改变。

在一些实施例中，铁电材料220可包括掺杂有La、Y、Si或Ge的HZO、HSO、HfSiO、HfLaO、HfO₂、HfZrO₂、ZrO₂或HfO₂，且可通过PVD、CVD、ALD等形成。在一些替代实施例中，铁电材料220可以是高k介电材料，例如铪(Hf)系介电材料等。举例来说，铁电材料220是包含铪的化合物，例如氧化铪锆(HfZnO)、氧化铪铝(HfAlO)、氧化铪镧(HfLaO)、氧化铪铈(HfCeO)、氧化铪(HfO)、氧化铪钆(HfGdO)、氧化铪硅(HfSiO)、氧化铪锆镧(HfZrLaO)、氧化铪锆钆(HfZrGdO)、氧化铪锆钇(HfZrYO)、氧化铪锆铈(HfZrCeO)、氧化铪锆锶(HfZrSrO)等。另外，包含铪的化合物还可掺杂有一些掺杂剂，例如La、Y、Si、Ge、Ce、Gd、Sr等或其组合。通过在包含铪的化合物中掺杂这些掺杂剂，可在铁电材料220中实现正交晶格结构。在一些实施例中，具有正交晶格结构的包含铪的化合物具有所期望的铁电性质，以实现存储器器件中的铁电层的可切换性能。另外，通过包含掺杂剂，铁电材料220中的正交晶格结构可相对容易地实现(例如，在较低的温度下)，且铁电材料220可在BEOL工艺的相对低的热预算内形成(例如，在不会损坏前端制程(FEOL)特征(例如，下伏结构101中的电组件)的温度下)。

参考图18A及图18B，实行各向异性刻蚀工艺以移除在开口20的底部上及在最顶部介电层212D的上表面上的铁电材料220。在此种情形中，形成铁电层220a以覆盖开口20的侧壁，且铁电层220a可具有平整的顶表面220t1，如图18A中所示。在一些替代实施例中，铁电层220b可具有邻近最顶部介电层212D的修圆或弯曲的顶表面220t2，如图18B中所示。

以下工艺中以图18A的结构为例进行说明。参考图19，在开口20中形成缓冲层221以覆盖铁电层220a。缓冲层221的材料及形成方法类似于缓冲层121的材料及形成方法，且在上述实施例中详细说明，且因此本文中不再赘述。另外，缓冲层221可包括单层结构(如图19中所示)、双层结构(如图14A及图14B中所示)、三层结构(如图14C及图14D中所示)或多层结构。

参考图20，在开口20中形成沟道层222以覆盖缓冲层121且还覆盖开口20的底部。接下来，在开口20中的沟道层222上形成介电柱224。在一些实施例中，沟道层222及介电柱224通过如下方式形成：沉积沟道材料，所述沟道材料共形地覆盖开口20的底部、缓冲层221的侧壁且还覆盖最顶部介电层212D的上表面；将介电材料填充在开口20中；实行平坦化工艺(例如，CMP工艺)以从最顶部介电层212D的上表面移除介电材料的多余部分及沟道材料的多余部分。在此种情形中，沟道层222在图20的剖视图中是U形的，以包裹介电柱224的侧壁及底表面。沟道层222及介电柱224的材料类似于沟道层122及介电柱124的材料，且在上述实施例中详细说明，且因此本文中不再赘述。也就是说，下伏结构101上的上覆结构可嵌置在BEOL的内连结构中。在此实施例中，沟道层222可设置在内连结构中的任何两条金属线之间。举例来说，沟道层222的底部222b可设置在内连结构中的金属n(Mn)上或连接到金属n(Mn)，且沟道层222的顶部222t可设置在内连结构中的金属n+1(Mn+1)下方或连接到金属n+1(Mn+1)。

参考图21A及图21B，通过置换工艺以将牺牲层214置换成导电层218(如图20中所示)，已在图8A到图10A及图8B到图10B中详细阐述步骤，且因此本文中不再赘述。在实行置换工艺之后，在邻近的介电层212之间的间隙中形成导电层218(包括218A、218B、218C)，以实现3D存储器器件700。具体来说，3D存储器器件700可包括设置在下伏结构101上的层堆叠210’、穿透过层堆叠210’的介电柱224、包裹介电柱224的沟道层222、设置在沟道层222与层堆叠210’之间的铁电层220a以及设置在铁电层220a与沟道层222之间的缓冲层221。在图21B的俯视图中，沟道层222包裹(例如围绕)介电柱224，缓冲层221包裹沟道层222，铁电层220a包裹缓冲层221，且导电层218包裹铁电层220a。

如图21A中所示，图21A中的虚线框绘示出3D存储器器件700的存储单元740。3D存储器器件700可包括多个此种存储单元。详细来说，存储单元740包括沟道层222、缓冲层221、铁电层220a及导电层218。缓冲层221设置在沟道层222与铁电层220a之间。铁电层220a设置在缓冲层221与导电层218之间。在此实施例中，导电层218可被称为控制栅极(在后文中被称为控制栅极218)。沟道层222具有顶部222t及与顶部222t相对的底部222b。沟道层222的顶部222t可电连接到位线，且沟道层222的底部222b可电连接到源极线，或反之亦然。即，下伏结构101上的上覆结构可嵌置在BEOL的内连结构中。在此实施例中，沟道层222可设置在内连结构中的任何两条金属线之间。举例来说，沟道层222的底部222b可设置在内连结构中的金属n(Mn)上或连接到金属n(Mn)，且沟道层222的顶部222t可设置在内连结构中的金属n+1(Mn+1)下方或连接到金属n+1(Mn+1)。由于铁电层220a设置在控制栅极218与沟道层222之间，因此存储单元740可被称为铁电场效晶体管(FeFET)存储单元。

在一些实施例中，可通过存储单元740的晶体管的控制栅极218及沟道层222来对存储单元740进行编程(例如，写入和/或读取)。

为对特定的存储单元(例如，存储单元740)实行写入操作，在对应于存储单元740的铁电层220a一部分上施加写入电压。举例来说，可通过对存储单元740的控制栅极218施加第一电压且对与沟道层222的顶部222t连接的位线及与沟道层222的底部222b连接的源极线施加第二电压来施加所述写入电压。第一电压与第二电压之间的电压差设定铁电层220a的极化方向。根据铁电层220a的极化方向，存储单元740的对应晶体管的阈值电压V_T可从低阈值电压V_L切换到高阈值电压V_H，或反之亦然。晶体管的阈值电压值(V_L或V_H)可用于指示存储在存储单元中的位“0”或“1”。

为对存储单元740实行读取操作，对晶体管(例如，在控制栅极218与和沟道层222的底部222b连接的源极线之间)施加读取电压，所述读取电压是介于低阈值电压V_L与高阈值电压V_H之间的电压。根据铁电层220a的极化方向(或晶体管的阈值电压)，可接通或可不接通存储单元740的晶体管。因此，当施加电压时，电流可流过沟道层222或可不流过沟道层222。因此，可检测电流以确定存储在存储单元中的数字位。

图22是根据第三实施例的3D存储器器件的剖视图。

参考图22，3D存储器器件800类似于图21A的3D存储器器件700，但图21A中的U形沟道层222被置换成分别位于介电柱224的侧壁上的一对个别沟道层322。在一些实施例中，沟道层322通过如下方式形成：沉积沟道材料，所述沟道材料共形地覆盖开口20的底部、缓冲层221的侧壁且还覆盖最顶部介电层212D的上表面；且然后实行各向异性刻蚀工艺以移除在开口20的底部上及在最顶部介电层212D的上表面上的沟道材料。沟道层322的材料类似于沟道层222的材料，且在上述实施例中详细说明，且因此本文中不再赘述。在形成沟道层322之后，在开口中形成介电柱224和/或其他隔离结构，以电隔离沟道层322a与沟道层322b。由于图22的连续沟道层222被划分成两个分离的独立沟道层322a及322b，因此3D存储器器件800中的存储单元的数目是3D存储器器件700的存储单元的数目的两倍。图22中的虚线框840A及840B示出形成在与图21A中的存储单元740对应的区中的两个存储单元。

图23是根据第四实施例的3D存储器器件的剖视图。

参考图23，3D存储器器件900类似于图22的3D存储器器件800，但图22中的连续铁电层220a被置换成多个铁电层或多个铁电区段320A、320B及320C(被统称为铁电层320)。铁电层320分别嵌置在邻近的介电层212之间且与对应的导电层218接触。在一些实施例中，铁电层320中的一者及对应的导电层218处于实质同一水平高度处。在本文中，当元件被阐述为“处于实质上同一水平高度处”时，所述元件在同一层中形成在实质上相同的高度处或具有由同一层嵌置的相同位置。在一些实施例中，处于实质上同一水平高度处的元件的顶部实质上共面。举例来说，如图23中所示，铁电层320A及对应的导电层218A在同一层中具有相同的高度，且铁电层320A的顶表面或底表面与对应的导电层218A的顶表面或底表面实质上共面。

应注意，在实施例中，分离且个别的铁电层320能够减小邻近的存储单元之间的串扰或耦合干扰，从而增大3D存储器器件900的性能及可靠性。

在一些实施例中，通过在图15到图19中所说明的前述工艺步骤中增加附加处理步骤来形成铁电层320。详细来说，通过开口20在侧向上刻蚀图16A中的牺牲层214的一些部分，以使得在邻近的介电层212之间形成多个空间。在此种情形中，牺牲层214的侧壁发生凹陷，且牺牲层214的侧壁不与介电层212的侧壁对齐。接下来，形成铁电材料以填充在邻近的介电层212之间的空间中。在一些实施例中，铁电材料不仅填充起邻近的介电层212之间的空间，而且还覆盖介电层212的侧壁、最顶部介电层212D的上表面及开口20的底部。此后，移除铁电材料的覆盖介电层212的侧壁、最顶部介电层212D的上表面及开口20的底部的多余部分，以分别形成分离及独立的铁电层320。然后，形成缓冲层221以覆盖介电层212及铁电层320，如图23中所示。

尽管图23中所说明的沟道层322沿着介电柱224的侧壁呈I形，但本公开的实施例并不仅限于此。在其他实施例中，图23的沟道层可以是U形的以包裹介电柱224的侧壁及底部，如图21A中所示。另外，分离且独立的铁电层320可适用于图10B中所说明的3D存储器器件100的架构。此外，具有图23的单层结构的缓冲层221可被置换成具有双层结构(如图14A及图14B中所示)、三层结构(如图14C及图14D中所示)或多层结构的替代缓冲层。

图24是根据第五实施例的3D存储器器件的剖视图。

参考图24，3D存储器器件1000类似于图23的3D存储器器件900，但图23中的连续缓冲层221被置换成多个缓冲层或多个缓冲区段321A、321B及321C(被统称为缓冲层321)。缓冲层321分别嵌置在邻近的介电层212之间且与对应的铁电层320接触。在一些实施例中，缓冲层321中的一者及对应的导电层218及铁电层320处于实质上同一水平高度处。即，如图24中所示，缓冲层321A、对应的铁电层320A及对应的导电层218A在同一层中具有相同的高度，且缓冲层321A的顶表面或底表面、对应的铁电层320A的顶表面或底表面及对应的导电层218A的顶表面或底表面实质上共面。

缓冲层321的工艺步骤类似于铁电层320的工艺步骤，且在上述实施例中详细说明，且因此本文中不再赘述。在形成缓冲层321之后，形成沟道层322以覆盖介电层212及缓冲层321，如图24中所示。尽管图24中所说明的沟道层322沿着介电柱224的侧壁呈I形，但本公开的实施例并不仅限于此。在其他实施例中，图24的沟道层可以是U形的以包裹介电柱224的侧壁及底部，如图21A中所示。另外，分离且独立的铁电层320与缓冲层321可适用于图10B中所说明的3D存储器器件100的架构。此外，具有图24的单层结构的缓冲层321可被置换成具有双层结构(如图14A及图14B中所示)、三层结构(如图14C及图14D中所示)或多层结构的替代缓冲层。

图25绘示出根据一些实施例的形成3D存储器器件的方法的流程图1200。虽然所公开的方法1200在本文中被说明及阐述为一系列动作或事件，但将了解，这些动作或事件的所说明次序不应被解释具有限制意义。举例来说，一些动作可以不同的次序发生和/或与除本文中所说明和/或所述的动作或事件之外的其他动作或事件同时发生。另外，并非所有所说明的动作皆是实施本文中所述的一个或多个方面或实施例所需的。此外，本文中所绘示的动作中的一者或多者可在一个或多个单独的动作和/或阶段中施行。图25可说明图2A到图10B所公开的方法的一些实施例。

参考图25，在方框1210处，在衬底上形成层堆叠，其中所述层堆叠包括交替堆叠的多个介电层及多个牺牲层。图2A及图2B示出对应于与方框1210对应的一些实施例的俯视图及剖视图。

在方框1220处，在层堆叠中形成沟槽以穿透过层堆叠。图3A及图3B说明对应于与方框1220对应的一些实施例的俯视图及剖视图。

在方框1230处，形成铁电层以装衬在沟槽的侧壁上。在方框1240处，在沟槽中形成缓冲层以覆盖铁电层。在方框1250处，在沟槽中形成沟道层以覆盖缓冲层。在方框1260处，使用介电材料填充沟槽以形成介电柱。图4A及图4B说明对应于与方框1230到方框1260对应的一些实施例的俯视图及剖视图。

在方框1270处，形成嵌置在介电柱中的一对导电柱。图5A到图6A及图5B到图6B说明对应于与方框1270对应的一些实施例的俯视图及剖视图。

在方框1280处，实行置换工艺以将多个牺牲层置换成多个导电层。图8A到图10A及图8B到图10B说明对应于与方框1280对应的一些实施例的俯视图及剖视图。

根据实施例，一种存储器器件包括衬底、层堆叠及多个复合柱结构。所述层堆叠设置在所述衬底上。所述层堆叠包括交替堆叠的多个导电层及多个介电层。所述复合柱结构分别穿透过所述层堆叠。每一个复合柱结构包括介电柱；一对导电柱，穿透过所述介电柱且通过所述介电柱的一部分彼此电隔离；沟道层，覆盖所述介电柱的两侧及所述一对导电柱的两侧；铁电层，设置在所述沟道层与所述层堆叠之间；以及缓冲层，设置在所述沟道层与所述铁电层之间。

在一些实施例中，所述缓冲层包含具有大于5的介电常数的介电材料。在一些实施例中，所述缓冲层包括单层结构、双层结构、三层结构或多层结构。在一些实施例中，所述缓冲层至少包括：第一介电材料，与所述铁电层接触；以及第二介电材料，与所述沟道层接触，其中所述第一介电材料与所述第二介电材料具有不同的介电常数。在一些实施例中，所述缓冲层是掺杂氮的介电层，且所述缓冲层的氮掺杂浓度是梯度分布。在一些实施例中，所述缓冲层的所述氮掺杂浓度沿着从所述铁电层到所述沟道层的方向逐渐增大。在一些实施例中，所述缓冲层的所述氮掺杂浓度沿着从所述铁电层到所述沟道层的方向逐渐减小。在一些实施例中，所述的存储器器件，还包括多个隔离结构，所述多个隔离结构分别穿透过所述层堆叠且分别设置在所述多个复合柱结构之间以对所述多个复合柱结构进行电隔离，其中所述多个复合柱结构中的一者与位于所述多个复合柱结构中的所述一者的一侧处的对应导电层构成存储单元。在一些实施例中，在Y方向上交替排列的多个存储单元共享同一字线，且在Z方向上交替排列的多个存储单元共享同一位线及同一源极线。

根据实施例，一种存储器器件包括：层堆叠，设置在衬底上，其中所述层堆叠包括交替堆叠的多个导电层及多个介电层；介电柱，穿透过所述层堆叠；沟道层，环绕所述介电柱；铁电层，设置在所述沟道层与所述层堆叠之间；以及缓冲层，设置在所述铁电层与所述沟道层之间。

在一些实施例中，所述沟道层还延伸以覆盖所述介电柱的底表面，使得所述沟道层的横截面为U形的。在一些实施例中，所述铁电层嵌置在两个相邻的介电层之间并与对应的导电层接触。在一些实施例中，所述铁电层及所述缓冲层二者皆嵌置在两个相邻的介电层之间，并所述铁电层、所述缓冲层及对应的导电层位于同一水平高度处。在一些实施例中，所述缓冲层至少包括：第一介电材料，与所述铁电层接触；以及第二介电材料，与所述沟道层接触，其中所述第一介电材料与所述第二介电材料具有不同的介电常数。

根据实施例，一种形成存储器器件的方法包括：在衬底上形成层堆叠，其中所述层堆叠包括交替堆叠的多个介电层及多个牺牲层；在所述层堆叠中形成沟槽以穿透过所述层堆叠；将铁电层装衬在所述沟槽的侧壁上；在所述沟槽中形成缓冲层以覆盖所述铁电层；在所述沟槽中形成沟道层以覆盖所述缓冲层；使用介电材料填充所述沟槽以形成介电柱；形成嵌置在所述介电柱中的一对导电柱；以及实行置换工艺，以将所述多个牺牲层置换成多个导电层。

在一些实施例中，所述多个介电层与所述多个牺牲层包含具有不同的刻蚀选择性的材料。在一些实施例中，所述形成所述一对导电柱包括：在所述介电柱中形成彼此隔开的第一开口与第二开口，其中所述第一开口及所述第二开口暴露出部分所述衬底；以及使用导电材料填充所述第一开口及所述第二开口。在一些实施例中，所述的方法，还包括：在所述介电柱中形成多个隔离结构，其中所述多个隔离结构延伸以切断所述沟道层，从而与所述缓冲层接触。在一些实施例中，所述的方法，还包括：在所述介电柱中形成多个隔离结构，其中所述多个隔离结构延伸以切断所述沟道层及所述缓冲层，从而与所述铁电层接触。在一些实施例中，所述的方法，还包括：在所述介电柱中形成多个隔离结构，其中所述多个隔离结构延伸以切断所述沟道层、所述缓冲层及所述铁电层，从而与所述多个导电层中的对应的导电层接触。

以上概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各个方面。所属领域的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。