阅读说明：本技术 半导体结构及其制造参数的确定方法 (Semiconductor structure and method for determining manufacturing parameters thereof ) 是由 陈琳 于 2020-05-21 设计创作，主要内容包括：本发明实施例提供了一种半导体结构及其制造参数的确定方法；其中,方法包括：检测第一半导体结构对应的第一参数；第一半导体结构至少包括第一堆叠结构；第一堆叠结构包括若干层间隔排列的第一栅极；对第一堆叠结构进行刻蚀,以在第一栅极上形成第一台阶区域；第一台阶区域设置有第一接触区域；第一参数表征多个第一接触区域中每个第一接触区域在相应第一台阶区域的位置；基于检测的第一参数,调整第二参数,以使第二半导体结构中每个第二接触区域的周围存在厚度满足第一预设厚度条件的第二栅极；第二半导体结构至少包括第二堆叠结构；第二参数表征用于对第二堆叠结构进行刻蚀形成第二台阶区域的掩膜层的刻蚀参数。(The embodiment of the invention provides a semiconductor structure and a method for determining manufacturing parameters thereof; the method comprises the following steps: detecting a first parameter corresponding to the first semiconductor structure; the first semiconductor structure comprises at least a first stacked structure; the first stacked structure comprises a plurality of layers of first grid electrodes arranged at intervals; etching the first stacked structure to form a first step region on the first gate; the first step area is provided with a first contact area; the first parameter characterizes a position of each first contact region in the plurality of first contact regions at a respective first step region; adjusting a second parameter based on the detected first parameter so that a second grid electrode with the thickness meeting a first preset thickness condition exists around each second contact area in the second semiconductor structure; the second semiconductor structure comprises at least a second stacked structure; the second parameter represents an etching parameter of the mask layer for etching the second stacked structure to form the second step region.)

半导体结构及其制造参数的确定方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造参数的确定方法。

背景技术

随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维存储器应运而生。三维存储器主要包括垂直的沟道层，以及设置在沟道层外的多层水平堆叠的栅极。多层水平堆叠的栅极中的每一层栅极一般均具有台阶区域，以使每一层栅极通过相应的台阶区域与垂直的接触孔(CT，Contact)导电连接，从而实现每一层栅极对应存储单元的寻址操作。

然而，根据相关技术中的三维存储器台阶区域制造工艺制造得到的台阶区域，会导致某些层栅极对应存储单元的寻址操作出现失败的现象。

发明内容

为解决相关技术问题，本发明实施例提出一种半导体结构及其制造参数的确定方法，利用该半导体结构参数确定方法确定的参数制造得到的台阶区域能够保障每一层栅极对应存储单元的寻址操作的成功。

本发明实施例提供了一种半导体结构制造参数的确定方法，包括：

检测第一半导体结构对应的第一参数；所述第一半导体结构至少包括第一堆叠结构；所述第一堆叠结构包括若干层间隔排列的第一栅极；对所述第一堆叠结构进行刻蚀，以在所述若干层间隔排列的第一栅极上形成第一台阶区域；所述第一台阶区域设置有第一接触区域；所述第一参数表征多个第一接触区域中每个第一接触区域在相应第一台阶区域的位置；

基于检测的第一参数，调整第二参数，以使第二半导体结构中每个第二接触区域的周围存在厚度满足第一预设厚度条件的第二栅极；所述第二半导体结构至少包括第二堆叠结构；所述第二堆叠结构包括若干层间隔排列的第二栅极；对所述第二堆叠结构进行刻蚀，以在所述若干层间隔排列的第二栅极上形成第二台阶区域；所述第二参数表征用于对所述第二堆叠结构进行刻蚀形成所述第二台阶区域的掩膜层的刻蚀参数。

上述方案中，所述第一参数包括所述第一接触区域周围的第一栅极的厚度；

所述基于检测的第一参数，调整第二参数，包括：

将所述第一接触区域周围的第一栅极的厚度与第一预设厚度作差；

根据作差结果，确定半导体结构制造中相应台阶区域的尺寸；

根据所述相应台阶区域的尺寸，确定半导体结构制造中对相应掩膜层进行刻蚀的刻蚀参数。

上述方案中，所述根据所述相应台阶区域的尺寸，确定半导体结构制造中对相应掩膜层进行刻蚀的刻蚀参数，包括：

根据所述相应台阶区域的尺寸，确定半导体结构制造中对相应掩膜层进行刻蚀的尺寸；

根据所述半导体结构制造中对相应掩膜层进行刻蚀的尺寸，确定半导体结构制造中对相应掩膜层进行刻蚀的时长。

上述方案中，所述检测第一半导体结构对应的第一参数，包括：

通过电子扫描电子显微镜(SEM，Scanning Electron Microscope)，结合图像处理算法，检测所述多个第一接触区域中每个第一接触区域在相应第一台阶区域的位置。

上述方案中，在利用SEM对所述第一半导体结构进行检之前，所述方法还包括：

对所述第一半导体结构进行切片处理。

上述方案中，不同层的第二栅极上相应的第二台阶区域的尺寸不完全相同。

上述方案中，所述第一掩膜层的材料包括光刻胶(PR)。

本发明实施例还提供了一种半导体结构，包括：

第二堆叠结构；所述第二堆叠结构包括若干层间隔排列的第二栅极；

所述若干层间隔排列的第二栅极上设置有第二台阶区域；其中，不同层的第二栅极上相应的第二台阶区域的尺寸不完全相同；

所述第二台阶区域设置有第二接触区域，所述第二接触区域的周围存在厚度满足第一预设厚度条件的第二栅极。

上述方案中，处于最底层的第二栅极上相应的第二台阶区域的尺寸比处于最顶层的第二栅极上相应的第二台阶区域的尺寸宽。

上述方案中，所述第二栅极上相应的第二台阶区域的尺寸随着所述第二栅极所处层高的减小而变宽。

本发明实施例提供的半导体结构及其制造参数的确定方法，检测第一半导体结构对应的第一参数；所述第一半导体结构至少包括第一堆叠结构；所述第一堆叠结构包括若干层间隔排列的第一栅极；对所述第一堆叠结构进行刻蚀，以在所述若干层间隔排列的第一栅极上形成第一台阶区域；所述第一台阶区域设置有第一接触区域；所述第一参数表征多个第一接触区域中每个第一接触区域在相应第一台阶区域的位置；基于检测的第一参数，调整第二参数，以使第二半导体结构中每个第二接触区域的周围存在厚度满足第一预设厚度条件的第二栅极；所述第二半导体结构至少包括第二堆叠结构；所述第二堆叠结构包括若干层间隔排列的第二栅极；对所述第二堆叠结构进行刻蚀，以在所述若干层间隔排列的第二栅极上形成第二台阶区域；所述第二参数表征用于对所述第二堆叠结构进行刻蚀形成所述第二台阶区域的掩膜层的刻蚀参数。。本发明实施例中，首先利用初始制造参数形成第一半导体结构，并检测第一半导体结构中每个第一接触区域(CT中贯穿相应第一台阶区域的部分)在相应第一台阶区域的位置；然后基于该检测结果，调整在半导体结构制造中，用于形成台阶区域的掩膜层的刻蚀参数；再利用调整后的制造参数形成第二半导体结构，以使第二半导体结构中每个第二接触区域的周围存在厚度满足第一预设厚度条件的第二栅极。也就是说，采用调整后的参数制造得到的每一层栅极的台阶区域与该台阶区域上的对应CT均能实现导电连接，如此，可以保障每一层栅极对应存储单元的寻址操作的成功。

附图说明

图1a-图1g为相关技术中三维存储器台阶区域的形成过程中的器件结构剖面示意图；

图2为相关技术中形成的台阶区域的器件结构剖面示意图；

图3a-图3c为相关技术中三维存储器台阶区域上CT的形成过程中的器件结构剖面示意图；

图4为相关技术中CT在相应台阶面上的着陆位置发生偏移的器件结构剖面示意图；

图5为本发明应用实施例提供的参数确定方法的实现流程示意图；

图6a-图6f为本发明应用实施例提供的参数确定方法的实现过程中的器件结构剖面示意图。

附图标记说明：

10-堆叠结构；20-台阶结构对应的初始掩膜层；21-第一修整掩膜层；22-第二修整掩膜层；23-第三修整掩膜层；12-台阶区域；30-介质层；40-CT对应的掩膜层；50-CT。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。

为了更清楚的说明本发明实施例，首先介绍相关技术中三维存储器台阶区域的形成过程。相关技术中，在制造三维存储器台阶区域时，相邻两台阶区域的边界沿阶梯方向上的宽度一般均设置为相等值(后文中将该相等值简称为D)，这样，可以简化制造台阶区域的工艺参数。图1a-图1g为三维存储器台阶区域的形成过程中的器件结构剖面示意图。

首先，参考图1a。提供待刻蚀形成台阶区域的三维存储器结构，所述三维存储器结构包括：衬底(图1a-图1g中未示出)、位于所述衬底上的堆叠结构10。以及位于所述堆叠结构10上的初始掩膜层20(即台阶结构对应的初始掩膜层)；所述堆叠结构10包括若干层交替排列的牺牲层和绝缘层。实际应用时，该初始掩膜层20的材料可以包括光刻胶。这里，所述牺牲层在后续的工艺制程中可以被去除，并在被去除后的位置处填充栅极材料(如，金属钨(W))，在填充栅极材料后，该牺牲层对应位置处被称为栅极。

接下来，参考图1b。执行第一次修整初始掩膜层20尺寸的步骤(1st TRIM)，以使得修整后的掩膜层即第一修整掩膜层21相比于修整前暴露出更多的所述堆叠结构20的表面；实际应用时，该修整步骤中的修整尺寸(TRIM CD)等于D。这里，对掩膜层的修整实质上也是通过对掩膜层的刻蚀来实现的。

接下来，参考图1c。采用第一修整掩膜层21为掩膜，执行第一次刻蚀(1st ETCH)，所述堆叠结构中未被所述第一掩膜层21覆盖的区域整体下降一层栅极的厚度。

接下来，参考图1d。执行第二次修整初始掩膜层20尺寸的步骤(2st TRIM)，以使得修整后的掩膜层即第二修整掩膜层22相比于修整前(第一修整掩膜层21)暴露出更多的所述堆叠结构20的表面；实际应用时，该修整步骤中的修整尺寸(TRIM CD)等于D。

接下来，参考图1e。采用第二修整掩膜层22为掩膜，执行第二次刻蚀(2st ETCH)，所述堆叠结构中未被所述第二修整掩膜层22覆盖的区域整体下降一层栅极的厚度。

接下来，参考图1f-图1g。重复执行修整初始掩膜层20尺寸的步骤以及以该修整后的掩膜层为掩膜进行刻蚀的步骤，如执行3st TRIM—3st ETCH—4st TRIM—4stETCH(此处，修整次数与刻蚀次数与具体的台阶数量相关，图1f-图1g中仅示出了3st TRIM(第三修整掩膜层23)及3st ETCH)等，以在每一层栅极均形成相应的台阶区域，形成的台阶区域12的示意图可以参考图2。

接下来，介绍相关技术中三维存储器台阶区域上CT的形成过程。图3a-图3c为三维存储器台阶区域上CT的形成过程中的器件结构剖面示意图。

首先，参考图3a。在形成了台阶区域12的堆叠结构上形成介质层30。实际应用时，该介质层30的材料可以包括TEOS。

接下来，参考图3b。在介质层30上形成与CT对应的掩膜层40；实际应用时，所述掩膜层40的材料可以包括PR。

接下来，参考图3c。根据掩膜层40，对所述介质层30及部分台阶区域12进行刻蚀，以形成CT 50；所述CT 50贯穿介质层及相应的台阶区域。

从图3c可以看出，每个CT的左右两侧均存在栅极。在后续的制程中还会在CT中插塞导电材料，从而每一层栅极通过相应的台阶区域与CT导电连接。

然而，实际应用中，形成CT的并非类似图3c所示的垂直的形貌。实际制备过程中，由于各种原因共同作用，导致CT在相应台阶区域上的着陆位置(这里，着陆位置可以理解为CT在相应台阶区域发生贯穿的位置)发生偏移，参考图4，而着陆位置发生偏移越来越严重，部分CT右侧的栅极的厚度逐渐减小，甚至部分CT左右侧的栅极的厚度均为零，此时，该CT无法与相应的台阶进行正常导电连接。也就是说，相关技术中的等宽度台阶区域制造工艺，并未充分考虑CT形成的实际工艺情况，即实际工艺情况下CT很难完美地着陆在对应的台阶区域的中间位置上，甚至还存在着陆到错的台阶区域上的可能，基于此，利用相关技术中的三维存储器台阶区域制造参工艺制造得到的台阶区域，与该台阶区域上的对应CT可能存在不能实现正常导电连接的情况，此时会导致某些层栅极对应存储单元的寻址操作出现失败的现象。这里，所述各种原因包括：随着三维存储器存储容量需要的不断提高，堆叠结构的层数越来越多，一方面介质层和堆叠结构之间的局部压力(英文可以表达为Local Stress)导致CT的对准(OVL，Overlay)偏移越来越严重；另一方面，深孔刻蚀的倾斜和扭曲也更加明显。相关技术中虽然可以通过降低CT的OVL偏移和深孔刻蚀的倾斜和扭曲来降低CT无法与相应的台阶进行正常导电连接的风险，但实际应用中，降低CT的OVL偏移和深孔刻蚀的倾斜和扭曲并不容易实现。

基于此，在本发明实施例的各种实施例中，首先利用初始制造参数形成第一半导体结构，并检测第一半导体结构中每个第一接触区域(CT中贯穿相应第一台阶区域的部分)在相应第一台阶区域的位置；然后基于该检测结果，调整在半导体结构制造中，用于形成台阶区域的掩膜层的刻蚀参数；再利用调整后的制造参数形成第二半导体结构，以使第二半导体结构中每个第二接触区域的周围存在厚度满足第一预设厚度条件的第二栅极。也就是说，在本发明实施例中并不拘泥于将所有栅极中的每层栅极对应的台阶区域的尺寸设置为相同值，而是结合实际应用中CT在相应台阶区域着陆的位置来设置恰当的台阶区域尺寸，从而使每个CT的周围存在厚度满足预设厚度条件的栅极。也就是说，采用调整后的参数制造得到的每一层栅极的台阶区域与该台阶区域上的对应CT均能实现导电连接，如此，利用本发明实施例参数确定方法制造得到的台阶区域可以保障每一层栅极对应存储单元的寻址操作的成功。

本发明实施例提供一种半导体结构制造参数的确定方法，图5为本发明实施例半导体结构制造参数的确定方法的实现流程示意图。如图5所示，所述方法包括以下步骤：

步骤501：检测第一半导体结构对应的第一参数；所述第一半导体结构至少包括第一堆叠结构；所述第一堆叠结构包括若干层间隔排列的第一栅极；对所述第一堆叠结构进行刻蚀，以在所述若干层间隔排列的第一栅极上形成第一台阶区域；所述第一台阶区域设置有第一接触区域；所述第一参数表征多个第一接触区域中每个第一接触区域在相应第一台阶区域的位置；

步骤502：基于检测的第一参数，调整第二参数，以使第二半导体结构中每个第二接触区域的周围存在厚度满足第一预设厚度条件的第二栅极；所述第二半导体结构至少包括第二堆叠结构；所述第二堆叠结构包括若干层间隔排列的第二栅极；对所述第二堆叠结构进行刻蚀，以在所述若干层间隔排列的第二栅极上形成第二台阶区域；所述第二参数表征用于对所述第二堆叠结构进行刻蚀形成所述第二台阶区域的掩膜层的刻蚀参数。

需要说明的是，这里的第一半导体结构是指利用调整前的参数的制造工艺制造得到的半导体结构；而第二半导体结构则是指利用调整后的参数(即第二参数)的制造工艺制造得到的相应半导体结构。

其中，在步骤501中，主要目的是测量第一半导体结构中多个第一接触区域中的每个接触区域在相应台阶区域上的着陆位置，以获得每个接触区域左、右侧的栅极的厚度情况。这里，所述第一接触区域指第一CT中贯穿相应第一台阶区域的部分。

所述第一半导体结构为利用当前的制造参数已经形成的半导体结构。这里第一半导体结构可以参考图6b，第一半导体结构至少包括第一堆叠结构；所述第一堆叠结构包括若干层间隔排列的第一栅极；所述若干层间隔排列的第一栅极中的每层栅极上设置有第一台阶区域；第一台阶区域设置有第一接触区域。不同层的第一栅极上相应的第一台阶区域的尺寸即宽度完全相同。

实际应用时，第一半导体结构的具体形成方法可以参考图1a-图1g和图3a-图3c，这里不再赘述。需要说明的是，相邻的第一栅极之间还设置有介电层(也可以称为绝缘层)，所述介电层为不导电的材料，用于将相邻的第一栅极隔开。

实际应用中，检测第一半导体结构对应的第一参数的具体方式有多种，在一些实施例中，所述检测第一半导体结构对应的第一参数，包括：

通过SEM，结合图像处理算法，检测所述多个第一接触区域中每个第一接触区域在相应第一台阶区域的位置。

实际应用时，可以通过SEM获得第一半导体结构类似图6b的剖面图像，然后根据图像处理算法确定每个第一接触区域及该第一接触区域相应的第一台阶区域的轮廓，再结合图像尺寸与第一半导体结构实际尺寸的比例关系，获得图像中第一接触区域中每个第一接触区域在相应第一台阶区域的位置即第一参数，具体实施时，可以利用每个第一接触区域在相应第一台阶区域的左、右侧的栅极的厚度值来表征每个第一接触区域在相应第一台阶区域位置。

实际应用时，为了更好的利用SEM获得第一半导体结构的剖面图像，需要对所述第一半导体结构进行切片处理。

在一些实施例中，在利用SEM对所述第一半导体结构进行检之前，所述方法还包括：

对所述第一半导体结构进行切片处理。

在步骤502中，在获知第一半导体结构中多个第一接触区域中的每个接触区域在相应台阶区域的着陆位置后，即已经间接的获得了半导体结构实际制造工艺的偏差，基于此，可以利用来该着陆位置来设置恰当的台阶区域尺寸，从而实现对实际制造工艺的偏差的补偿。

这里，所述第二参数可以理解为，在形成半导体结构中的台阶区域的过程中，对用于形成台阶结构对应的初始掩膜层的进行多次修剪时对应的多次刻蚀参数的集合。

这里，所述第二接触区域指第二CT中贯穿相应第二台阶区域的部分。所属第二半导体结构中每个第二接触区域的周围存在厚度满足第一预设厚度条件的第二栅极可以理解为，每个第二接触区域着陆在正确的台阶区域上，并且在每个第二接触区域的两侧均存在一定厚度的第二栅极。满足第一预设厚度条件具体可以是第二接触区域的周围的第二栅极均大于第一预设厚度。这里，所述第一预设厚度的设置原则为当每个接触区域左、右侧均存在第一预设厚度的栅极时可以保证该接触区域与相应台阶区域导电连接。实际应用中，第一预设厚度可以根据实际情况进行调整。在一些实施例中，可以获取第一台阶区域的宽度(记为l)及第一CT的直径(记为d)，同时考虑到第一CT底部尺寸比顶部尺寸大，第一预设厚度可以设置为略大于1/2(l-d)。

在一些实施例中，所述第一参数包括所述第一接触区域周围的第一栅极的厚度；

所述基于检测的第一参数，调整第二参数，包括：

将所述第一接触区域周围的第一栅极的厚度与第一预设厚度作差；

根据作差结果，确定半导体结构制造中相应台阶区域的尺寸；

根据所述相应台阶区域的尺寸，确定半导体结构制造中对相应掩膜层进行刻蚀的刻蚀参数。

实际应用时，在获得第一参数后即已知第一接触区域左、右侧的第一栅极的厚度情况；接下来，可以将第一接触区域两侧中厚度较小一侧的厚度与第一预设厚度(可以理解为需预留的参考厚度)进行作差，并根据作差的结果确定每一层栅极对应的台阶区域的优化尺寸(实际应用中，当所述作差结果为负值时，说明第一接触区域改厕的预留厚度不够，需要调整台阶宽度，此时可以将该差值结果或略大于该差值结果的厚度作为对应的台阶区域宽度需要优化的宽度)；接下来，再利用该优化尺寸作为半导体结构制造中需要形成的台阶区域的目标尺寸，进而可以根据该目标尺寸，调整半导体结构制造中在形成台阶区域时对掩膜层进行刻蚀的刻蚀参数。反过来，实际应用中，即可以通过调整对掩膜层进行刻蚀的参数来实现对掩膜层修整尺寸(TRIM CD)的调整，从而实现对相应台阶区域宽度的调整。

实际应用时，对掩膜层进行刻蚀时，可以调整的刻蚀参数包括：刻蚀时长、刻蚀腔气压、射频功率、刻蚀气体浓度、刻蚀速度等。

在一实施例中，所述根据所述相应台阶区域的尺寸，确定半导体结构制造中对相应掩膜层进行刻蚀的刻蚀参数，包括：

根据所述相应台阶区域的尺寸，确定半导体结构制造中对相应掩膜层进行刻蚀的尺寸；

根据所述半导体结构制造中对相应掩膜层进行刻蚀的尺寸，确定半导体结构制造中对相应掩膜层进行刻蚀的时长。

下面举例说明，如何调整刻蚀的时长。请参照图6a，图6a为利用当前制造参数形成的半导体结构的台阶区域，此时，CT与相应台阶区的位置关系请参照图6b，在图6b中标识出的CT着陆位置不佳，最下面一层栅极上的CT甚至未着陆在正确的台阶区域上，基于此，确定至少标识出的CT所对应的台阶区域需向右增加一定的宽度，该增加的宽度可以根据第一预设厚度进行确定，在该增加的宽度确定的情况下，可以对应减小在形成台阶区域时掩膜层的修整尺寸，而为了实现对掩膜层的修整尺寸的减小，可以降低在对掩膜层进行刻蚀时的刻蚀时长。如此，完成了一次对掩膜层刻蚀参数即第二参数的优化调整。

实际应用时，可以利用优化后的掩膜层刻蚀参数进行第二半导体结构的制造，以获得恰当尺寸的台阶区域，进而使得制造的第二半导体结构中每个第二CT的周围存在厚度满足第一预设厚度条件的第二栅极。

需要说明的是，上述台阶区域调整是针对每一层栅极对应的每一个台阶区域单独进行的。也就是说，所述第二栅极中的每层栅极对应的第二台阶区域的尺寸是根据实际情况进行调整的结果，不同层的第二栅极上相应的第二台阶区域的尺寸不完全相同。即不同层的第二栅极上对相应的第二台阶区域的尺寸可以相同也可以不同，相同与不同是基于是否对相应台阶区域的宽度进行了调整而决定的。

所述第二半导体结构与第一半导体结构制造方法类似，即除第二参数外其它制造参数均相同。

实际应用时，当进行一次对第二参数的优化调整时，利用调整后的第二参数获得的半导体结构的CT在相应台阶区域上的着陆位置仍没有达到理想状态时，可以重复上述过程对第二参数进行多次优化调整，以获得最佳的第二参数。这里，多次优化调整的过程可以参考图6a-6f。具体地，图6c和图6e中的台阶区域的虚线表示对应图6a中未调整台阶区域宽度时，相应台阶区域的宽度位置示意，从图6b到图6d，再从图6d到图6f，CT在相应台阶区域上的着陆位置逐渐达到理想状态，即CT在相应台阶区域上的着陆位置越来越靠近相应台阶区域中间位置。在获得最佳的第二参数之后，可以将该最佳的第二参数进行固化，并在后续的半导体结构的制造过程中直接使用。

本发明实施例提供了一种半导体结构制造参数的确定方法，检测第一半导体结构对应的第一参数；所述第一半导体结构至少包括第一堆叠结构；所述第一堆叠结构包括若干层间隔排列的第一栅极；对所述第一堆叠结构进行刻蚀，以在所述若干层间隔排列的第一栅极上形成第一台阶区域；所述第一台阶区域设置有第一接触区域；所述第一参数表征多个第一接触区域中每个第一接触区域在相应第一台阶区域的位置；基于检测的第一参数，调整第二参数，以使第二半导体结构中每个第二接触区域的周围存在厚度满足第一预设厚度条件的第二栅极；所述第二半导体结构至少包括第二堆叠结构；所述第二堆叠结构包括若干层间隔排列的第二栅极；对所述第二堆叠结构进行刻蚀，以在所述若干层间隔排列的第二栅极上形成第二台阶区域；所述第二参数表征用于对所述第二堆叠结构进行刻蚀形成所述第二台阶区域的掩膜层的刻蚀参数。本发明实施例中，首先利用初始制造参数形成第一半导体结构，并检测第一半导体结构中每个第一接触区域(CT中贯穿相应第一台阶区域的部分)在相应第一台阶区域的位置；然后基于该检测结果，调整在半导体结构制造中，用于形成台阶区域的掩膜层的刻蚀参数；再利用调整后的制造参数形成第二半导体结构，以使第二半导体结构中每个第二接触区域的周围存在厚度满足第一预设厚度条件的第二栅极。也就是说，采用调整后的参数制造得到的每一层栅极的台阶区域与该台阶区域上的对应CT均能实现导电连接，如此，可以保障每一层栅极对应存储单元的寻址操作的成功。

同时，在使用了本发明实施例的参数调整方法后，一方面可以降低三维存储器制造工艺过程中对CT的OVL偏移指标及深孔刻蚀的倾斜和扭曲指标的要求，从而增大了相应的工艺窗口，进而提高了三维存储器的产量；另一方面，在保证了每一层栅极对应存储单元的寻址操作的成功时，也可以增大三维存储器的有效存储面积。

基于上述半导体制造参数的确定方法，利用该确定的参数进行半导体的制造，并结合图6e、6f，本发明实施例还提供了一种半导体结构，所述半导体结构包括：

第二堆叠结构；所述第二堆叠结构包括若干层间隔排列的第二栅极；

所述若干层间隔排列的第二栅极上设置有第二台阶区域；其中，不同层的第二栅极上相应的第二台阶区域的尺寸不完全相同；

所述第二台阶区域设置有第二接触区域，所述第二接触区域的周围存在厚度满足第一预设厚度条件的第二栅极。

其中，在一实施例中，处于最底层的第二栅极上相应的第二台阶区域的尺寸比处于最顶层的第二栅极上相应的第二台阶区域的尺寸宽。

实际应用中，如图6e所示，l₆即表示处于最底层的第二栅极上相应的第二台阶区域的尺寸，l₁即表示处于最顶层的第二栅极上相应的第二台阶区域的尺寸。可以理解的是，实际应用中，如图6f所示，最顶层的第二栅极上相应的第二台阶区域的尺寸l₁未调整(即图6e中l₂、l₃、l₄、l₅、l₆对应的第二台阶区域中虚线示出的相应台阶区域的宽度与l₁相同)，而随着CT刻蚀深度的增加，第二接触区域在相应第二台阶区域的实际着陆位置与理想位置的偏移越来越严重，即处于最底层的第二栅极上相应的第二台阶区域的宽度被增大的程度最大。

在一实施例中，所述第二栅极上相应的第二台阶区域的尺寸随着所述第二栅极所处层高的减小而变宽。

实际应用中，如图6e所示，所述第二栅极上相应的第二台阶区域的尺寸l₁、l₂、l₃、l₄、l₅、l₆所处的层高的越来越低，而l₁、l₂、l₃、l₄、l₅、l₆的宽度越来越宽。

实际应用中，上述半导体结构可应用在三维存储器中。

需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。