阅读说明：本技术 一种结合鳍式电晶管与soi电晶管的器件结构及制造方法 (Device structure combining fin type transistor and SOI transistor and manufacturing method ) 是由 郑智仁 翁文寅 于 2020-03-24 设计创作，主要内容包括：本发明提供一种结合鳍式电晶管与SOI电晶管的器件结构及制造方法,基底和位于基底上的氧化层；位于氧化层上的薄层硅,位于薄层硅上的多个硅的凸起结构；形成于多个硅的凸起结构表面以及多个硅的凸起结构之间的所述薄层硅上的一层氧化物,覆盖在氧化物表面并填充在多个硅的凸起结构之间的栅极金属层。本发明将传统的鳍式电晶管结构与SOI电晶管相互融合,形成的器件结构的栅极硅凸起结构外覆盖了一层氧化物,在栅极硅凸起之间也存在氧化物,并且栅极硅凸起结构之间的下方并没有完全将硅薄层去除,形成了漏电流的通道,因此在原有的栅极硅凸起结构中形成漏电流的同时,在栅极硅凸起结构之间的底部也同时形成漏电流,进而极大地提高了漏电流。(The invention provides a device structure combining a fin type transistor and an SOI transistor and a manufacturing method thereof, wherein the device structure comprises a substrate and an oxide layer positioned on the substrate; a thin layer of silicon on the oxide layer, a plurality of silicon raised structures on the thin layer of silicon; and a layer of oxide formed on the thin layer of silicon between the plurality of silicon raised structures and the plurality of silicon raised structures, and a gate metal layer covering the oxide surface and filling the plurality of silicon raised structures. According to the invention, the traditional fin type transistor structure and the SOI transistor are fused with each other, a layer of oxide covers the grid silicon bulge structure of the formed device structure, the oxide also exists between the grid silicon bulges, and the silicon thin layer is not completely removed below the grid silicon bulge structures, so that a leakage current channel is formed, and the leakage current is formed at the bottom between the grid silicon bulge structures while the leakage current is formed in the original grid silicon bulge structures, so that the leakage current is greatly improved.)

一种结合鳍式电晶管与SOI电晶管的器件结构及制造方法

技术领域

本发明涉及半导体制造领域，特别是涉及一种结合鳍式电晶管与SOI电晶管的器件结构及制造方法。

背景技术

现有技术中的3D FinFET制程中的结构如图1a和图1b所示，为了扩展沟道宽度进而获得较大的漏电流，一般会刻蚀STI(浅沟道隔离区)至基底上，从而获得较长的沟道，如图2所示，提2显示为传统工艺中的FinFET结构的SEM图像。可以看到，该传统工艺制作的FinFET结构由于沟道区凸出，并且其高度高于STI区高度，凸出部分的沟道与下方的有源区一起构成沟道区，整体拉长了沟道的宽度，因此能有效的增加漏电流。

但是该传统的FinFET结构在制程中工艺及其复杂，而且工艺条件不稳定，制作良率不高，并在提高漏电流的幅度较小，因此，需要提出一种新的结构来改善上述问题，并且在节约制作成本的同时来有效增大漏电流。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种结合鳍式电晶管与SOI电晶管的器件结构及制造方法，用于解决现有技术中制作FinFET结构工艺复杂并且不能有效提高漏电流的问题。

为实现上述目的及其他相关目的，本发明提供一种结合鳍式电晶管与SOI电晶管的器件结构，该器件结构至少包括：基底和位于所述基底上的氧化层；

位于所述氧化层上的薄层硅，位于所述薄层硅上的多个硅的凸起结构；

形成于所述多个硅的凸起结构表面以及所述多个硅的凸起结构之间的所述薄层硅上的一层氧化物，覆盖在所述氧化物表面并填充在所述多个硅的凸起结构之间的栅极金属层。

优选地，位于所述基底上的所述氧化层为二氧化硅。

优选地，位于所述氧化层上的所述薄层硅为单晶硅。

优选地，位于所述薄层硅上的多个硅的凸起结构中所述硅的凸起结构材料为单晶硅。

优选地，形成于所述多个硅的凸起结构表面以及所述多个硅的凸起结构之间的所述薄层硅上的氧化物为高性能氧化物。

优选地，所述多个硅的凸起结构的高度为40nm。

优选地，所述栅极金属层材料包含TiN和TaN。

优选地，所述氧化层的厚度为100nm。

优选地，所述薄层硅的厚度为30nm。

优选地，所述氧化物的厚度为10埃。

本发明还提供所述的结合鳍式电晶管与SOI电晶管的器件结构的制作方法，该方法包括以下步骤：

步骤一、提供硅基底，在所述硅基底上形成一层氧化层；

步骤二、在所述氧化层上沉积形成一硅层；

步骤三、刻蚀所述硅层形成多个硅的凸起结构，并且刻蚀至形成的所述硅的凸起结构之间的硅层距离所述氧化层的厚度为30nm时停止刻蚀，形成位于所述硅的凸起结构之间薄层硅；

步骤四、在所述多个硅的凸起结构及其之间的薄层硅上沉积一层氧化物；

步骤五、在所述氧化物表面沉积栅极金属层，并且所述栅极金属层填充于所述多个硅的凸起结构之间。

如上所述，本发明的一种结合鳍式电晶管与SOI电晶管的器件结构及制造方法，具有以下有益效果：本发明将传统的鳍式电晶管结构与SOI电晶管相互融合，形成一种新的器件结构，该器件结构的栅极硅凸起结构外覆盖了一层氧化物，在栅极硅凸起之间也存在氧化物，并且栅极硅凸起结构之间的下方并没有完全将硅薄层去除，形成了漏电流的通道，因此在原有的栅极硅凸起结构中形成漏电流的同时，在栅极硅凸起结构之间的底部也同时形成漏电流，进而极大地提高了漏电流。

附图说明

图1a和图1b显示为现有技术中的制程中的FinFET结构示意图；

图2显示为传统工艺中的FinFET结构的SEM图像；

图3显示为本发明的结合鳍式电晶管与SOI电晶管的器件结构的剖面图；

图4显示为本发明的器件结构中漏电流的流向示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明提供一种结合鳍式电晶管与SOI电晶管的器件结构，如图3所示，图3显示为本发明的结合鳍式电晶管与SOI电晶管的器件结构的剖面图。该器件结构至少包括：基底和位于所述基底上的氧化层；也就是图3中的所述基底01上设有所述氧化层02，本发明进一步地，所述氧化层02为二氧化硅。该氧化层02为SOI(Silicon-On-Insulator)层，其是在绝缘衬底上的硅，也即在顶层硅和背衬底之间引入了一层埋氧化层。

位于所述氧化层上的薄层硅，位于所述薄层硅上的多个硅的凸起结构；本发明进一步地，位于所述氧化层上的所述薄层硅为单晶硅。本发明再进一步地，位于所述薄层硅上的多个硅的凸起结构中所述硅的凸起结构材料为单晶硅。并且本实施例中，所述氧化层的厚度为100nm。

形成于所述多个硅的凸起结构表面以及所述多个硅的凸起结构之间的所述薄层硅上的一层氧化物，覆盖在所述氧化物表面并填充在所述多个硅的凸起结构之间的栅极金属层。本发明进一步地，形成于所述多个硅的凸起结构表面以及所述多个硅的凸起结构之间的所述薄层硅上的氧化物为高性能氧化物。本发明进一步地，所述多个硅的凸起结构的高度为40nm。再进一步地，所述栅极金属层材料包含TiN和TaN。并且本实施例中，所述薄层硅的厚度为30nm。进一步地，所述氧化物的厚度为10埃。

本发明还提供所述的结合鳍式电晶管与SOI电晶管的器件结构的制作方法，该方法包括以下步骤：

步骤一、提供硅基底，在所述硅基底上形成一层氧化层；如图3所示，图3显示为本发明的结合鳍式电晶管与SOI电晶管的器件结构的剖面图。在所述硅基底01上形成一层氧化层02，本实施例中采用沉积法形成该氧化层02，进一步地，该步骤形成的所述氧化层02为二氧化硅，该二氧化硅的厚度为100nm。该氧化层02为SOI(Silicon-On-Insulator)层，其是在绝缘衬底上的硅，也即在顶层硅和背衬底之间引入了一层埋氧化层。

步骤二、在所述氧化层上沉积形成一硅层；本实施例中，该步骤在所述氧化层(二氧化硅)02上沉积一层所述硅层，本实施例中所述硅层为单晶硅。

步骤三、刻蚀所述硅层形成多个硅的凸起结构，并且刻蚀至形成的所述硅的凸起结构之间的硅层距离所述氧化层的厚度为30nm时停止刻蚀，形成位于所述硅的凸起结构之间薄层硅；也就是如图3中，刻蚀后形成的所述多个硅的凸起结构03，直到刻蚀至所述氧化层02上的所述硅层剩余的厚度为30nm时停止刻蚀，形成所述薄层硅003。

步骤四、在所述多个硅的凸起结构及其之间的薄层硅上沉积一层氧化物；所述氧化物04覆盖在所述多个硅的凸起结构03外表面以及覆盖于所述多个硅的凸起结构03之间的所述薄层硅003上表面。所述氧化物04为高性能氧化物。

步骤五、在所述氧化物表面沉积栅极金属层，并且所述栅极金属层填充于所述多个硅的凸起结构之间。如图3所示，该步骤在所述氧化物04上覆盖一层层栅极金属层05，本发明进一步地，所述栅极金属层05包含TiN和TaN，该栅极金属层05在覆盖所述氧化物04的同时，填充于所述多个硅的凸起结构03之间。

如图4所示，图4显示为本发明的器件结构中漏电流的流向示意图。在原有的栅极硅凸起结构中形成漏电流的同时，在栅极硅凸起结构之间的底部也同时形成漏电流通道。

综上所述，本发明将传统的鳍式电晶管结构与SOI电晶管相互融合，形成一种新的器件结构，该器件结构的栅极硅凸起结构外覆盖了一层氧化物，在栅极硅凸起之间也存在氧化物，并且栅极硅凸起结构之间的下方并没有完全将硅薄层去除，形成了漏电流的通道，因此在原有的栅极硅凸起结构中形成漏电流的同时，在栅极硅凸起结构之间的底部也同时形成漏电流，进而极大地提高了漏电流。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。