阅读说明：本技术 半导体器件及其制造方法 (Semiconductor device and method for manufacturing the same ) 是由 申宇哲 姜明吉 益冈完明 李相勋 黄成万 于 2019-08-12 设计创作，主要内容包括：提供了一种半导体器件及其制造方法,该半导体器件包括：第一半导体层,具有第一区域和第二区域；多个第一沟道层,在第一半导体层的第一区域上沿垂直方向彼此隔开；第一栅电极,围绕所述多个第一沟道层；多个第二沟道层,在第一半导体层的第二区域上沿垂直方向彼此隔开；以及第二栅电极,围绕所述多个第二沟道层,其中,所述多个第一沟道层中的每个具有第一晶向,并且所述多个第二沟道层中的每个具有不同于第一晶向的第二晶向,其中,所述多个第一沟道层中的每个的厚度不同于所述多个第二沟道层中的每个的厚度。(Provided are a semiconductor device and a method of manufacturing the same, the semiconductor device including: a first semiconductor layer having a first region and a second region; a plurality of first channel layers spaced apart from each other in a vertical direction on a first region of the first semiconductor layer; a first gate electrode surrounding the plurality of first channel layers; a plurality of second channel layers spaced apart from each other in a vertical direction on a second region of the first semiconductor layer; and a second gate electrode surrounding the plurality of second channel layers, wherein each of the plurality of first channel layers has a first crystal orientation and each of the plurality of second channel layers has a second crystal orientation different from the first crystal orientation, wherein a thickness of each of the plurality of first channel layers is different from a thickness of each of the plurality of second channel layers.)

半导体器件及其制造方法

于2019年1月3日在韩国知识产权局提交的题为“具有多个沟道层的半导体器件及其制造方法(Semiconductor Device Having a Plurality of Channel Layers andMethod of Manufacturing the Same)”的第10-2019-0000559号韩国专利申请通过引用全部包含于此。

技术领域

与示例实施例相符的器件和方法涉及一种具有多个沟道层的半导体器件和一种制造该半导体器件的方法。

背景技术

随着对半导体器件的高集成和小型化的要求，半导体器件的晶体管的尺寸也正在被小型化。为了防止由于晶体管的尺寸小型化引起短沟道效应，已经提出了具有多沟道的晶体管。此外，存在这样一个问题，即，通过优化沟道中载流子的迁移率来改善半导体器件的性能的方法。

发明内容

根据示例实施例，提供了一种半导体器件，该半导体器件包括：第一半导体层，包括第一区域和第二区域；多个第一沟道层，被设置为在第一半导体层的第一区域上沿垂直方向彼此隔开；第一栅电极，被构造为围绕所述多个第一沟道层；多个第二沟道层，被设置为在第一半导体层的第二区域上沿垂直方向彼此隔开；以及第二栅电极，被构造为围绕所述多个第二沟道层。所述多个第一沟道层可以具有第一晶向，所述多个第二沟道层可以具有不同于第一晶向的第二晶向。所述多个第一沟道层中的每个的厚度可以不同于所述多个第二沟道层中的每个的厚度。

根据示例实施例，提供了一种半导体器件，该半导体器件包括：第一半导体层，包括n型金属氧化物半导体(NMOS)区域和p型金属氧化物半导体(PMOS)区域；掩埋绝缘层，设置第一半导体层的NMOS区域中；第二半导体层，设置在掩埋绝缘层上；基体层，设置在第一半导体层的PMOS区域中；多个第一沟道层，包括硅，并且设置为在第二半导体层上沿垂直方向彼此隔开；第一栅电极，被构造为围绕所述多个第一沟道层；多个第二沟道层，包括硅，并且设置为在基体层上沿垂直方向彼此隔开；以及第二栅电极，被构造为围绕所述多个第二沟道层。所述多个第一沟道层可以具有第一晶向，所述多个第二沟道层可以具有不同于第一晶向的第二晶向，所述多个第二沟道层中的每个的厚度可以小于所述多个第一沟道层中的每个的厚度。

根据示例实施例，提供了一种制造半导体器件的方法，该方法包括：提供具有第一区域和第二区域的第一半导体层、设置在第一半导体层上的掩埋绝缘层和设置在掩埋绝缘层上的第二半导体层；在第二半导体层上形成第一堆叠件，在第一堆叠件中，多个第一牺牲层和多个第一沟道层交替地堆叠；使用掩模图案去除掩埋绝缘层、第二半导体层和第一堆叠件的在第二区域上的部分以暴露第一半导体层；在暴露的第二区域上形成基体层和在基体层上形成其中交替地堆叠有多个第二牺牲层和多个第二沟道层的第二堆叠件；以及将第一堆叠件和第二堆叠件图案化为鳍形状。第一沟道层可以具有第一晶向，第二沟道层可以具有不同于第一晶向的第二晶向。

附图说明

通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，在附图中：

图1示出了根据示例实施例的半导体器件的透视图；

图2示出了沿图1中的半导体器件的线A-A'和B-B'的垂直剖视图；

图3示出了沿图1中的半导体器件的线C-C'和D-D'截取的垂直剖视图；

图4和图5示出了根据示例实施例的分别沿线A-A'和B-B'以及线C-C'和D-D'截取的垂直剖视图；

图6和图7示出了根据示例实施例的分别沿线A-A'和B-B'以及线C-C'和D-D'截取的垂直剖视图；

图8和图9示出了根据示例实施例的分别沿线A-A'和B-B'以及线C-C'和D-D'截取的垂直剖视图；

图10和图11示出了根据示例实施例的分别沿线A-A'和B-B'以及线C-C'和D-D'截取的垂直剖视图；

图12和图13示出了根据示例实施例的分别沿线A-A'和B-B'以及线C-C'和D-D'截取的垂直剖视图；

图14至图20示出了根据示例实施例的制造第一堆叠件和第二堆叠件的方法中的多个阶段的剖视图；以及

图21至图31示出了根据示例实施例的制造半导体器件的方法中的多个阶段的透视图和剖视图。

具体实施方式

图1示出了示出根据示例实施例的半导体器件的透视图。图2示出了分别沿图1中所示的第一晶体管的线A-A'和第二晶体管的线B-B'截取的垂直剖视图。图3示出了分别沿图1中所示的第一晶体管的线C-C'和第二晶体管的线D-D'截取的垂直剖视图。

根据示例实施例的半导体器件可以包括设置在第一区域I中的第一晶体管100和设置在第二区域II中的第二晶体管200。半导体器件可以是互补金属氧化物半导体(CMOS)器件。第一区域I可以是n型金属氧化物半导体(NMOS)区域，第二区域II可以是p型金属氧化物半导体(PMOS)区域。第一晶体管100和第二晶体管200可以是全环栅场效应晶体管(gate-all-around field effect transistor(GAAFET))。

参照图1至图3，第一晶体管100可以包括第一半导体层102、掩埋绝缘层103、第二半导体层104、第一沟道层112、114和116、栅极间隔件135、源区/漏区150、层间绝缘层160和栅电极170。第一晶体管100还可以包括内部间隔件140和栅极介电层172。

第一半导体层102可以包括例如硅。掩埋绝缘层103和第二半导体层104可以顺序地设置在第一半导体层102上。第一半导体层102和掩埋绝缘层103可以设置在第一区域I的下部分的整个表面上，第二半导体层104可以设置为具有第二方向D2上的预定宽度并且在第一方向D1上延伸。

掩埋绝缘层103可以包括例如氧化硅。掩埋绝缘层103可以将第一半导体层102与第二半导体层104电绝缘。在示例实施例中，第二半导体层104可以包括例如硅。第一半导体层102和第二半导体层104可以具有不同的晶向。例如，第一半导体层102的上表面(即，第一半导体层102的面对掩埋绝缘层103的表面)可以具有(110)取向，并且第二半导体层104的上表面和下表面可以均具有(100)取向。在示例实施例中，第二半导体层104可以包括IV族半导体(例如，Ge、SiGe等)或者III-V族化合物(例如，InGaAs、InAs、GaSb、InSb等)。

多个第一沟道层112、114和116可以在第二半导体层104上设置为例如沿着第三方向D3彼此隔开。多个第一沟道层112、114和116中的每个可以具有第一方向D1上的预定长度和第二方向D2上的预定宽度。当在剖视图中观看时，多个第一沟道层112、114和116中的每个可以是矩形形状，并且它们中的每个的上表面和下表面可以大于它们中的每个的侧表面。在示例实施例中，多个第一沟道层112、114和116中的每个可以包括例如硅。多个第一沟道层112、114和116可以均具有与第二半导体层104的晶向相同的晶向。例如，多个第一沟道层112、114和116中的每个的上表面和下表面可以均具有(100)取向。在示例实施例中，多个第一沟道层112、114和116中的每个可以包括IV族半导体(例如，Ge、SiGe等)或者III-V族化合物(例如，InGaAs、InAs、GaSb、InSb等)。例如，多个第一沟道层112、114和116中的每个可以由III-V族化合物的多层(例如，InP/InGaAs/InAs、GaAs/InP/InAs、GaAs/InGaAs/InAs、GaAs/InAlAs/InAs、InP/InGaAs/InP、GaAs/InAs、GaAs/InGaAs或InP/InGaAs)组成。

源区/漏区150可以设置在多个第一沟道层112、114和116中的每个的在第一方向D1上的两侧(例如，相对侧)上。源区/漏区150在第二方向D2上的宽度可以形成为大于第二半导体层104在第二方向D2上的宽度，并且源区/漏区150可以具有五边形剖面。源区/漏区150可以电连接到多个第一沟道层112、114和116。源区/漏区150可以通过选择性外延生长(SEG)形成，并且可以掺杂有杂质。

例如，当第一晶体管100是NMOS晶体管时，源区/漏区150可以包括掺杂有n型杂质的硅，并且可以具有小于硅的晶格常数的晶格常数。源区/漏区150可以通过向作为沟道区的第一沟道层112、114和116施加拉应力来改善载流子的迁移率。

层间绝缘层160可以设置在源区/漏区150上并且在栅电极170的外侧上。层间绝缘层160可以完全覆盖掩埋绝缘层103的上表面、第二半导体层104的侧表面和源区/漏区150。层间绝缘层160可以包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料，并且可以由一层或更多层组成。例如，低k介电材料可以包括未掺杂的二氧化硅玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强的原硅酸四乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或其组合。

栅极结构可以设置为在第二方向D2上延伸并围绕多个第一沟道层112、114和116。栅极介电层172可以沿着掩埋绝缘层103、第二半导体层104、多个第一沟道层112、114和116、栅极间隔件135和内部间隔件140的表面共形地设置。栅极介电层172可以包括例如高k介电材料。

例如，高k介电材料可以包括氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡(BST)、钛酸钡、钛酸锶、氧化钇、氧化铝或其组合。在示例实施例中，栅极介电层172可以包括氧化铪(HfO₂)。

栅电极170可以设置在栅极介电层172上。如图3中所示，在第二方向D2上的剖视图中，栅电极170可以完全覆盖多个第一沟道层112、114和116。栅电极170可以包括例如铝、铜、钛、钽、钨、钼、氮化钽、镍硅化物、钴硅化物、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金或其组合。在示例实施例中，栅电极170可以包括钨。

氧化物层可以设置在多个第一沟道层112、114和116的表面上。此外，功函数调整层可以包括在栅极介电层172上。

栅极间隔件135可以设置在栅电极170的在第一方向D1上的两侧(例如，相对侧)上。栅极间隔件135可以设置为在栅电极170的两侧上彼此面对。栅极间隔件135可以保护栅电极170。栅极间隔件135可以由一层或更多层组成。第一晶体管100还可以包括盖层。盖层可以设置在栅极间隔件135、层间绝缘层160和栅电极170上。

内部间隔件140可以设置在栅电极170的在第一方向D1上的两侧(例如，相对侧)上。内部间隔件140可以设置在第一沟道层112、114和116之间以及第一沟道层112与第二半导体层104之间。内部间隔件140的与源区/漏区150接触的外表面可以与第一沟道层112、114和116的外表面共面。内部间隔件140在第一方向D1上的宽度可以基本等于栅极间隔件135在第一方向D1上的宽度。内部间隔件140可以包括例如氧化硅、氮化硅、低k介电材料或其组合。

第二区域II中的第二晶体管200可以包括类似于第一晶体管100的构造的构造。详细地，第二晶体管200可以包括第一半导体层102、器件隔离层203、基体层204、第二沟道层212、214和216、栅极间隔件235、源区/漏区250、层间绝缘层260和栅电极270。第二晶体管200还可以包括内部间隔件240和栅极介电层272。

器件隔离层203可以覆盖第一半导体层102的一部分，基体层204可以设置在第一半导体层102的未被器件隔离层203覆盖的部分上。基体层204可以从第一半导体层102在第三方向D3上例如穿过器件隔离层203突出。基体层204可以设置为在第一方向D1上延伸。器件隔离层203的下表面可以与基体层204的下表面共面。器件隔离层203的上表面可以位于比基体层204的上表面的水平低的水平处。器件隔离层203可以包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料。器件隔离层203可以通过例如原子层沉积(ALD)方法、化学气相沉积(CVD)方法等形成。在示例实施例中，可以通过氧化第一半导体层102的硅来形成器件隔离层203。基体层204可以包括例如硅，并且可以具有与第一半导体层102的晶向相同的晶向。例如，基体层204的上表面和下表面可以均具有(110)取向。

多个第二沟道层212、214和216可以在基体层204上设置为例如沿着第三方向D3彼此隔开。当在剖视图中观看时，多个第二沟道层212、214和216中的每个可以呈矩形形状，并且它们中的每个的上表面和下表面可以大于它们中的每个的侧表面。多个第二沟道层212、214和216可以包括例如硅，并且可以均具有与第一半导体层102的晶向相同的晶向。例如，多个第二沟道层212、214和216的上表面和下表面可以均具有(110)取向。

第一沟道层112、114和116可以均具有第三方向d3上的厚度T。第二沟道层212、214和216可以均具有第三方向D3上的厚度T'。厚度T可以形成为基本等于厚度T'。

如图2和图3中所示，第一沟道层112、114和116以及第二沟道层212、214和216可以均具有呈矩形片形式的剖面，但是实施例不限于此，例如，这些层可以均具有呈线形式的剖面。例如，在沿着线C-C'或D-D'截取的垂直剖面中，第一沟道层112、114和116和/或第二沟道层212、214和216可以均具有呈圆或椭圆形式的剖面。在示例实施例中，多个第一沟道层112、114和116以及多个第二沟道层212、214和216可以均具有呈例如下表面大于上表面的梯形、三角形或菱形形式的剖面。

电子可以用作NMOS晶体管中的载流子，空穴可以用作PMOS晶体管中的载流子。电子迁移率在具有(100)取向的硅中是高的，而空穴迁移率在具有(110)取向的硅中是高的。在根据示例实施例的半导体器件中，第一沟道层112、114和116以及第二沟道层212、214和216可以均包括硅，第一沟道层112、114和116的上表面可以均具有(100)取向，并且第二沟道层212、214和216的上表面可以均具有(110)取向。如上所述，使第一沟道层112、114和116的晶向不同于第二沟道层212、214和216的晶向，从而可以优化NMOS晶体管和PMOS晶体管中的迁移率。因此，可以实现具有高操作速度的半导体器件。

在示例实施例中，第一区域I可以对应于PMOS区域，第二区域II可以对应于NMOS区域，多个第一沟道层112、114和116的上表面可以均具有(110)取向，并且多个第二沟道层212、214和216的上表面可以均具有(100)取向。在这种情况下，第二半导体层104的上表面具有(110)取向，而基体层204具有(100)取向。

源区/漏区250可以设置在多个第二沟道层212、214和216中的每个的两侧上。当第二晶体管200是PMOS晶体管时，源区/漏区250可以包括掺杂有p型杂质的SiGe，并且可以具有大于硅的晶格常数的晶格常数。源区/漏区250可以通过向第二沟道层212、214和216施加压应力来改善载流子的迁移率。

栅极结构可以包括栅电极270和栅极介电层272。栅极介电层272可以沿着器件隔离层203、基体层204、多个第二沟道层212、214和216、栅极间隔件235和内部间隔件240的表面共形地设置。栅电极270可以设置在栅极介电层272上。

图4和图5示出了根据示例实施例的半导体器件的剖视图。图4示出了根据示例实施例的分别沿第一晶体管的线A-A'和第二晶体管的线B-B'截取的垂直剖视图，其对应于图2的垂直剖视图。图5示出了根据示例实施例的分别沿第一晶体管的线C-C'和第二晶体管的线D-D'截取的垂直剖视图，其对应于图3的垂直剖视图。

参照图4和图5，第二晶体管200a可以包括多个第二沟道层212a、214a和216a。第二沟道层212a、214a和216a可以均具有第三方向D3上的厚度T'a。如下所述，第一沟道层112、114和116与第二沟道层212a、214a和216a通过不同的工艺形成，并且因此可以形成为具有不同的厚度。例如，第二沟道层212a、214a和216a中的每个的厚度T'a可以形成为小于第一沟道层112、114和116中的每个的厚度T。第二沟道层212a、214a和216a之间的间隙可以形成为大于第一沟道层112、114和116之间的间隙。

通常，当沟道层短时，即使当电压未施加到金属栅极时，也可能发生源区/漏区之间的漏电流。如图4和图5中所示，第二晶体管200a包括第二沟道层212a、214a和216a，每个沟道层具有相对小的厚度T'a，使得可以防止在源区/漏区250之间发生漏电流的问题。

图6和图7示出了根据示例实施例的半导体器件的剖视图。图6示出了根据示例实施例的分别沿着第一晶体管的线A-A'和第二晶体管的线B-B'截取的垂直剖视图，其对应于图2的垂直剖视图。图7示出了根据示例实施例的分别沿着第一晶体管的线C-C'和第二晶体管的线D-D'截取的垂直剖视图，其对应于图3的垂直剖视图。

参照图6和图7，第二晶体管200b可以包括多个第二沟道层212b、214b和216b。第二沟道层212b可以具有厚度T'b3，第二沟道层214b可以具有厚度T'b2，并且第二沟道层216b可以具有厚度T'b1。第二沟道层212b、214b和216b的厚度T'b3、T'b2和T'b1可以形成为彼此不同并且它们中的至少一个小于第一沟道层112、114和116的厚度T。例如，第二沟道层214b可以形成为比第二沟道层216b薄并且形成为比第二沟道层212b厚。

图8和图9示出了根据示例实施例的半导体器件的剖视图。图8示出了根据示例实施例的分别沿第一晶体管的线A-A'和第二晶体管的线B-B'截取的垂直剖视图，其对应于图2的垂直剖视图。图9示出了根据示例实施例的分别沿第一晶体管的线C-C'和第二晶体管的线D-D'截取的垂直剖视图，其对应于图3的垂直剖视图。

参照图8和图9，第一晶体管100和第二晶体管200c可以具有不同数目的沟道。在示例实施例中，第一晶体管100可以包括三个第一沟道层112、114和116，第二晶体管200c可以包括四个第二沟道层212c、214c、216c和218c。第二沟道层212c、214c、216c和218c中的每个的厚度T'c可以形成为小于第一沟道层112、114和116中的每个的厚度T。第二沟道层212c、214c、216c和218c可以具有相同的厚度T'c，但实施例不限于此。参照图8和图9，第二晶体管200c包括第二沟道层212c、214c、216c和218c，每个沟道层具有相对小的厚度T'c，使得短沟道效应和沟道电阻可以互补。

图10和图11示出了根据示例实施例的半导体器件的剖视图。图10示出了根据示例实施例的分别沿第一晶体管的线A-A'和第二晶体管的线B-B'截取的垂直剖视图，其对应于图2的垂直剖视图。图11示出了根据示例实施例的分别沿第一晶体管的线C-C'和第二晶体管的线D-D'截取的垂直剖视图，其对应于图3的垂直剖视图。

参照图10和图11，第一半导体层102的在第一晶体管100的下部分处的上表面可以位于与第一半导体层102d的在第二晶体管200d的下部分处的上表面的水平不同的水平处。例如，第一半导体层102d的上表面可以位于比第一半导体层102的上表面的水平低的水平处。在下面将描述的工艺中，可以部分蚀刻第一半导体层102的第二区域II以形成第一半导体层102d。厚度T可以形成为与厚度T'基本相同，但实施例不限于此。

图12和图13示出了根据示例实施例的半导体器件的剖视图。图12示出了根据示例实施例的分别沿第一晶体管的线A-A'和第二晶体管的线B-B'截取的垂直剖视图图，其对应于图2的垂直剖视图。图13示出了根据示例实施例的分别沿第一晶体管的线C-C'和第二晶体管的线D-D'截取的垂直剖视图，其对应于图3的垂直剖视图。

参照图12和图13，第二半导体层104的上表面可以位于与第二晶体管200e的基体层204e的上表面的水平不同的水平处。例如，基体层204e的上表面可以位于比第二半导体层104的上表面的水平低的水平处。在示例实施例中，基体层204e的上表面可以位于比第二半导体层104的上表面的水平高的水平处。厚度T可以形成为与厚度T'基本相同，但实施例不限于此。

图14至图20是用于描述根据示例实施例的制造第一堆叠件110和第二堆叠件210的方法且根据工艺顺序示出的剖视图。

参照图14，可以提供第一半导体层102、掩埋绝缘层103和第二半导体层104。例如，第一半导体层102、掩埋绝缘层103和第二半导体层104可以是绝缘体上硅(SOI)基底。例如，可以通过将基底(例如，第一半导体层102)结合到其上具有氧化物膜的另一基底(例如，其上具有掩埋绝缘层103的第二半导体层104)上来形成SOI基底，从而可以形成掩埋绝缘层103夹在第一半导体层102和第二半导体层104之间的结构。在示例实施例中，第一半导体层102和第二半导体层104可以包括硅，而第一半导体层102和第二半导体层104中的硅可以具有不同的晶向。例如，第一半导体层102的上表面可以具有(110)取向，第二半导体层104的上表面可以具有(100)取向。在示例实施例中，第一半导体层102和/或第二半导体层104可以包括IV族半导体(例如，Ge、SiGe等)或者III-V族化合物(例如，InGaAs、InAs、GaSb、InSb等)。

参照图15，可以在第二半导体层104上形成第一堆叠件110。第一堆叠件110可以具有其中多个牺牲层111、113和115以及多个第一沟道层112、114和116交替堆叠的结构。可以以第二半导体层104作为种子层通过外延生长来形成多个牺牲层111、113和115以及多个第一沟道层112、114和116。多个牺牲层111、113和115可以包括相对于多个第一沟道层112、114和116具有蚀刻选择性的材料。在示例实施例中，多个牺牲层111、113和115可以包括例如SiGe，并且多个第一沟道层112、114和116可以包括Si。例如，由于多个第一沟道层112、114和116从第二半导体层104生长，所以多个第一沟道层112、114和116可以均具有与第二半导体层104的晶向相同的晶向。例如，多个第一沟道层112、114和116中的每个的上表面和下表面可以均具有(100)取向。在示例实施例中，多个牺牲层111、113和115和/或多个第一沟道层112、114和116可以包括IV族半导体(例如，Si、Ge、SiGe等)或者III-V族化合物。

参照图16，可以在第一堆叠件110上设置掩模图案M1。例如，可以在第一区域I中设置掩模图案M1，并且可以不在第二区域II中设置掩模图案M1。

参照图17，可以去除第一堆叠件110的由掩模图案M1暴露的且在第二区域II中的部分。可以蚀刻第二区域II中的掩埋绝缘层103和第二半导体层104以暴露第一半导体层102。在图18中，第一半导体层102的在第一区域I中的上表面和第一半导体层102的在第二区域II中的上表面已经被示出为位于同一水平处，但是实施例不限于此。在示例实施例中，可以过蚀刻第二区域II中的第一半导体层102，并且因此第一半导体层102的在第二区域II中的上表面可以位于比第一半导体层102的在第一区域I中的上表面的水平低的水平处。

参照图18，可以在第一堆叠件110的沿第一方向D1的侧表面上形成衬垫120。衬垫120可以设置在第一区域I与第二区域II之间的边界处。可以通过如下方式形成衬垫120：通过CVD或ALD在图18的所得结构上形成绝缘层，然后，当执行各向异性蚀刻时，仅在第一堆叠件110的侧表面上保留绝缘层。

参照图19，可以在暴露的第一半导体层102的一部分上形成基体层204和设置在基体层204上的第二堆叠件210。可以在第二区域II中设置基体层204和第二堆叠件210。第二堆叠件210可以具有其中多个牺牲层211、213和215与多个第二沟道层212、214和216交替堆叠的结构。可以以第一半导体层102作为种子层通过外延生长来形成基底层204、多个牺牲层211、213和215以及多个第二沟道层212、214和216。多个牺牲层211、213和215可以包括相对于多个第二沟道层212、214和216具有蚀刻选择性的材料。在示例实施例中，多个牺牲层211、213和215可以包括SiGe，并且基体层204和多个第二沟道层212、214和216可以包括Si。例如，由于基体层204和多个第二沟道层212、214和216从第一半导体层102生长，所以基体层204和多个第二沟道层212、214和216可以具有与第一半导体层102的晶向相同的晶向。例如，多个第二沟道层212、214和216中的每个的上表面和下表面可以均具有(110)取向。在示例实施例中，基体层204和/或多个第二沟道层212、214和216可以包括IV族半导体(例如，Si、Ge、SiGe等)或者III-V族化合物。多个第二沟道层212、214和216中的每个可以由多层组成。

参照图20，可以去除掩模图案M1，并且可以部分蚀刻衬垫120。还可以部分蚀刻第一沟道层112、114和116以及第二沟道层212、214和216。

如图14至图20中所示，可以通过单独的工艺形成第一堆叠件110和第二堆叠件210。在示例实施例中，可以首先形成第一堆叠件110，随后，可以在通过去除第一堆叠件110的一部分而暴露的第一半导体层102上形成第二堆叠件210。第一沟道层112、114和116的上表面和第二沟道层212、214和216的上表面可以位于同一水平处。

在图20中，多个牺牲层111、113、115、211、213和215、第一沟道层112、114和116以及第二沟道层212、214和216已被示出为具有相同的厚度，但实施例不限于此。在示例实施例中，多个牺牲层111、113和115可以形成为比多个第一沟道层112、114和116厚。多个牺牲层211、213和215可以形成为比多个第二沟道层212、214和216厚。

图14至图20示出了包括硅的第一半导体层102具有(110)取向，而第二半导体层104具有(100)取向。然而，实施例不限于此。在示例实施例中，包括硅的第一半导体层102可以具有(100)取向，而第二半导体层104可以具有(110)取向。在这种情况下，第一沟道层112、114和116中的每个可以具有与第二半导体层104的(110)取向相同的(110)取向，第二沟道层212、214和216可以均具有与第一半导体层102的(100)取向相同的(100)取向。

由于通过单独的工艺形成第一堆叠件110和第二堆叠件210，所以第一堆叠件110和第二堆叠件210可以具有不同的结构。在示例实施例中，多个第二沟道层212、214和216可以形成为比多个第一沟道层112、114和116薄。多个牺牲层211、213和215中的每个的厚度可以形成为大于多个牺牲层111、113和115中的每个的厚度。在示例实施例中，多个第二沟道层212、214和216可以具有不同的厚度。可选地，多个第一沟道层112、114和116可以具有不同的厚度。可以在作为垂直方向的第三方向D3上调节多个第一沟道层112、114和116、第二沟道层212、214和216以及牺牲层111、113、115、211、213和215的厚度，使得能够形成具有各种特性的晶体管而不改变现有的设计规则。

图21至图23、图24A、图25A、图26A、图27A、图28A、图29A、图30A和图31示出了根据示例实施例的用于描述制造半导体器件的方法且根据工艺顺序示出的透视图和剖视图。图24B、图25B、图26B、图27B、图28B、图29B和图30B是沿图24A、图25A、图26A、图27A、图28A、图29A和图30A中的线A-A'和B-B'截取的垂直剖视图。

参照图21，可以将第一堆叠件110和第二堆叠件210图案化为鳍形状。可以暴露第一区域I的掩埋绝缘层103和第二区域II的第一半导体层102。可以不蚀刻第一半导体层102和掩埋绝缘层103。基体层204可以具有与第二堆叠件210的图案相同的图案。

图案化的第一堆叠件110、第二半导体层104、基体层204和第二堆叠件210可以具有从第一半导体层102在第三方向D3上突出的形状。图案化的第一堆叠件110、第二半导体层104、基体层204和第二堆叠件210可以在第一方向D1上延伸。在图21中，图案化的第一堆叠件110、第二半导体层104、基底层204和第二堆叠件210的宽度已经示出为在第二方向D2上是恒定的，但是实施例不限于此。在示例实施例中，图案化的第一堆叠件110和图案化的基体层204可以具有在第二方向D2上的宽度向下增大的形状。图案化的第二堆叠件210也可以具有在第二方向D2上的宽度向下增大的形状。

参照图22，可以在第二区域II中且在第一半导体层102上形成器件隔离层203。器件隔离层203可以在第二区域II中部分地覆盖第一半导体层102的上表面和基体层204的侧表面。器件隔离层203可以包括例如氧化硅、氮化硅、氮氧化硅或低k介电材料。

参照图23，可以在第一堆叠件110和第二堆叠件210中的每个上形成虚设栅极结构。虚设栅极结构可以包括虚设栅极绝缘层130和230、虚设栅电极132和232以及虚设盖层134和234。虚设栅极结构可以设置为横跨第一堆叠件110和第二堆叠件210中的每个，并且还可以在第二方向D2上延伸。虚设栅极结构可以覆盖第一堆叠件110和第二堆叠件210中的每个的侧表面和上表面。

可以顺序堆叠虚设栅极绝缘层130和230、虚设栅电极132和232以及虚设盖层134和234。虚设栅极绝缘层130和230可以包括氧化硅，并且可以通过例如CVD方法、ALD方法等形成。虚设栅电极132和232可以包括例如多晶硅。虚设盖层134和234可以由例如氮化硅、氮氧化硅或其组合形成。

参照图24A和图24B，可以在虚设栅极结构的侧表面上形成栅极间隔件135或235。栅极间隔件135或235可以在虚设栅电极132或232的在第一方向D1上的两侧上设置为彼此面对。栅极间隔件135和235可以在后续蚀刻工艺期间不被去除以保护栅电极170和270。

栅极间隔件135和235中的每个可以由一个或更多个层构成，并且可以包括例如氮化硅、氮氧化硅或其组合。栅极间隔件135和235可以不覆盖虚设盖层134和234的上表面。

参照图25A和图25B，可以蚀刻第一堆叠件110的未被虚设栅电极132覆盖的部分和第二堆叠件210的未被虚设栅电极232覆盖的部分。例如，可以部分去除第一堆叠件110和第二堆叠件210的暴露的部分以形成凹进110R和210R。可以通过凹进110R和210R暴露牺牲层111、113、115、211、213和215、第一沟道层112、114和116以及第二沟道层212、214和216的侧表面。在示例实施例中，可以不蚀刻第二半导体层104和基体层204的部分。在示例实施例中，可以部分去除或全部去除第二半导体层104的位于栅极间隔件135外部的部分和基体层204的位于栅极间隔件235外部的部分。

参照图26A和图26B，可以部分蚀刻由凹进110R和210R暴露的牺牲层111、113、115、211、213和215的外侧，以形成多个凹进140R和240R。多个凹进140R和240R可以具有沟槽或凹陷形状，并且牺牲层111、113、115、211、213和215可以不被完全去除。凹进140R或240R的宽度可以基本等于栅极间隔件135或235的宽度。可以不蚀刻相对于多个牺牲层111、113、115、211、213和215具有蚀刻选择性的第一沟道层112、114和116以及第二沟道层212、214和216。

参照图27A和图27B，可以形成多个内部间隔件140和240，使得可以用多个内部间隔件140和240填充多个凹进140R和240R。

内部间隔件140和240可以由具有优异间隙填充能力的材料形成。内部间隔件140还可以形成在第二半导体层104和栅极间隔件135上。内部间隔件240还可以形成在基体层204和栅极间隔件235上。

多个内部间隔件140和240可以设置在第一沟道层112、114和116之间以及第二沟道层212、214和216之间。内部间隔件140可以设置在第二半导体层104与第一沟道层112之间，并且内部间隔件240也可以设置在基体层204与第二沟道层212之间。内部间隔件140和240的外表面可以定位为分别与第一沟道层112、114和116的外表面以及第二沟道层212、214和216的外表面共面。

参照图28A和图28B，可以在第二半导体层104和基体层204的上部分上形成源区/漏区150和250。可以在虚设栅极结构的两侧上形成源区/漏区150或250。例如，源区/漏区150或250可以位于栅极间隔件135或235的外表面上。可以通过SEG形成源区/漏区150和250。源区/漏区150和250可以根据晶体管的类型掺杂有合适的离子。

例如，用作PMOS晶体管的源区/漏区250的鳍可以掺杂有p型杂质。硼(B)、镓(Ga)等可以用作p型杂质。用作NMOS晶体管的源区/漏区150的鳍可以掺杂有n型杂质。磷(P)、砷(As)等可以用作n型杂质。

源区/漏区150和250可以根据晶向具有不同的生长，并且可以具有五边形剖面。然而，实施例不限于此，并且源区/漏区150和250可以具有例如菱形、圆形、矩形、六边形等。

参照图29A和图29B，可以在源区/漏区150和250上形成层间绝缘层160和260。层间绝缘层160和260可以完全覆盖栅极间隔件135和235以及源区/漏区150和250的侧表面。层间绝缘层160和260可以均包括例如氧化硅、氮化硅、氮氧化硅、PSG、BPSG、低k介电材料和/或不同可施用的介电材料中的一种，或可以是由多个层制成的多层。在示例实施例中，层间绝缘层160和260可以包括氧化硅。可以通过CVD、物理气相沉积(PVD)、ALD、旋涂等形成层间绝缘层160和260。在形成层间绝缘层160和260之后，可以使层间绝缘层160和260的上部分与虚设覆盖层134和234一起被部分去除，并且可以暴露虚设栅电极132和232。

参照图30A和图30B，可以去除虚设栅电极132和232以形成凹进132R和232R。例如，可以通过干法蚀刻去除虚设栅电极132和232。例如Cl₂、HBr、SF₆或CF₄的气体可以用于蚀刻。

参照图31，可以去除虚设栅极绝缘层130和230、第一堆叠件110的牺牲层111、113和115以及第二堆叠件210的牺牲层211、213和215，以形成开口OP1和OP2。可以通过选择性蚀刻去除相对于第一沟道层112、114和116以及第二沟道层212、214和216具有蚀刻选择性的牺牲层111、113、115、211、213和215。内部间隔件140和240可以防止源区/漏区150和250被蚀刻。

参照图1至图3，可以在第一区域I的凹进132R和开口OP1中形成栅电极170和栅极介电层172。可以沿掩埋绝缘层103、第二半导体层104、第一沟道层112、114和116、栅极间隔件135和内部间隔件140的表面共形地形成栅极介电层172。可以在栅极介电层172上形成栅电极170。

可以在第二区域II的凹进232R和开口OP2中形成栅电极270和栅极介电层272。可以沿着器件隔离层203、基体层204、第二沟道层212、214和216、栅极间隔件235和内部间隔件240的表面共形地形成栅极介电层272。可以在栅极介电层272上形成栅电极270。

通过总结和回顾，示例实施例旨在提供包括具有不同晶向的第一沟道层和第二沟道层的半导体器件。此外，示例实施例还旨在提供一种制造半导体器件的方法，该半导体器件包括具有不同晶向的第一沟道层和第二沟道层。

即，根据示例实施例，由于第一沟道层和第二沟道层具有不同的晶向(例如，具有(100)取向的硅和具有(110)取向的硅)，因此可以通过根据晶向优化相应NMOS和PMOS晶体管中的载流子(例如，电子和空穴)迁移率来实现具有快速操作速度的半导体器件。为了形成具有混合晶向的半导体器件，可以使用具有混合晶向的绝缘体上硅(SOI)基底。

在此已经公开示例实施例，虽然采用了特定的术语，但是使用它们并将仅以一般的和描述性的含义来解释它们，并非用于限制的目的。在某些情况下，如对本领域普通技术人员来说在提交本申请时将明显的是，除非另外特别说明，否则结合具体实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其它实施例描述的特征、特性和/或元件组合起来使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求书中阐述的本发明的精神和范围的情况下，可以做出形式上和细节上的各种改变。