阅读说明：本技术 电子部件 (Electronic component ) 是由 小柳卓哉 岩本英树 于 2018-11-28 设计创作，主要内容包括：在将弹性波元件和半导体元件形成为一体来谋求小型化的同时,降低向支承构件的漏电流的产生。电子部件(1)具备支承构件(2)、压电膜(4)和IDT电极(5)。支承构件(2)以硅为主成分。压电膜(4)直接或者间接地设置在支承构件(2)上。IDT电极(5)包含多个电极指(51)。多个电极指(51)相互隔离地排列设置。IDT电极(5)设置在压电膜(4)的主面(41)。在将由IDT电极(5)的电极指间距规定的弹性波的波长设为λ的情况下,压电膜(4)的膜厚(L1)为3.5λ以下。在支承构件(2)中,高杂质浓度区域(27)与低杂质浓度区域(28)相比远离压电膜(4)。(An electronic component (1) is provided with a support member (2), a piezoelectric film (4), and an IDT electrode (5), wherein the support member (2) is mainly composed of silicon, the piezoelectric film (4) is directly or indirectly provided on the support member (2), the IDT electrode (5) includes a plurality of electrode fingers (51), the plurality of electrode fingers (51) are arranged in a mutually isolated manner, the IDT electrode (5) is provided on a main surface (41) of the piezoelectric film (4), and when a wavelength of an elastic wave defined by an electrode finger pitch of the IDT electrode (5) is represented by λ, a film thickness (L1) of the piezoelectric film (4) is 3.5 λ or less, and in the support member (2), a high impurity concentration region (27) is located farther from the piezoelectric film (4) than a low impurity concentration region (28).)

电子部件

技术领域

本发明一般涉及电子部件，尤其涉及具备压电膜以及IDT电极的电子部件。

背景技术

以往，已知具备压电膜以及IDT电极的弹性波装置(弹性波元件)(例如参照专利文献1)。

在专利文献1记载的弹性波装置中，在由硅构成的高声速支承基板上依次层叠有低声速膜、压电膜以及IDT电极。在高声速支承基板传播的弹性波的声速与在压电膜传播的弹性波的声速相比为高速。在低声速膜传播的弹性波的声速与在压电膜传播的弹性波的声速相比为低速。

在先技术文献

专利文献

专利文献1：国际公开第2017/043427号

发明内容

发明要解决的课题

可是，在专利文献1记载的以往的弹性波元件与半导体元件一起使用的情况下，若弹性波元件和半导体元件为分体，则作为整体会变得大型。

因此，考虑通过将弹性波元件的硅支承基板和半导体元件的硅基板共有化从而构成为一体，来谋求小型化。

然而，在半导体元件中，通过在添加了n型杂质(例如磷)或者p型杂质(例如硼)的高杂质浓度的硅基板(支承构件)添加适当的杂质从而形成了pn结，因此硅基板的电阻率低。若将这样的电阻率低的硅基板用于具有厚度为3.5λ(λ为由IDT电极的电极指间距规定的弹性波的波长)以下的压电膜的弹性波元件，则存在应流入压电膜的电流会泄漏到硅基板，损耗增大的问题。

本发明是鉴于上述的点而完成的发明，本发明的目的在于，提供一种能够在将弹性波元件和半导体元件形成为一体来谋求小型化的同时降低向支承构件的漏电流的产生的电子部件。

用于解决课题的手段

本发明的一方式涉及的电子部件具备支承构件、压电膜和IDT电极。所述支承构件以硅为主成分。所述压电膜直接或者间接地设置在所述支承构件上。所述IDT电极包含多个电极指。所述多个电极指相互隔离地排列设置。所述IDT电极设置在所述压电膜的主面。在将由所述IDT电极的电极指间距规定的弹性波的波长设为λ的情况下，所述支承构件的厚度方向上的所述压电膜的膜厚为3.5λ以下。所述支承构件具有高杂质浓度区域和低杂质浓度区域。所述高杂质浓度区域包含杂质。所述低杂质浓度区域是与所述高杂质浓度区域相比杂质的浓度低的区域。所述低杂质浓度区域与所述压电膜以及所述IDT电极一起构成弹性波元件。与在所述压电膜传播的弹性波的声速相比，在所述低杂质浓度区域传播的体波的声速为高速。所述高杂质浓度区域构成半导体元件，与所述低杂质浓度区域相比远离所述压电膜。

发明效果

根据本发明的上述方式涉及的电子部件，能够在将弹性波元件和半导体元件形成为一体来谋求小型化的同时，降低向支承构件的漏电流的产生。

附图说明

图1是本发明的一实施方式涉及的电子部件的剖视图。

图2是同上的电子部件中的阻抗变化量的特性图。

图3是本发明的一实施方式的变形例涉及的电子部件的剖视图。

具体实施方式

以下，参照附图对实施方式涉及的电子部件进行说明。

在下述的实施方式等中说明的图1以及图3为示意性的图，图中的各构成要素的大小、厚度各自之比未必反映实际的尺寸比。

(实施方式)

(1)电子部件的整体结构

首先，参照附图对本实施方式涉及的电子部件的整体结构进行说明。

如图1所示，本实施方式涉及的电子部件1具备支承构件2、低声速膜3、压电膜4、和IDT(Interdigital Transducer，叉指换能器)电极5。电子部件1还具备绝缘膜6和多个电极。支承构件2是以硅为主成分的基板。压电膜4直接或者间接地设置在支承构件2上。IDT电极5设置在压电膜4的主面。在将由IDT电极5的电极指间距规定的弹性波的波长设为λ的情况下，支承构件2的厚度方向(第1方向D1)上的压电膜4的膜厚L1为3.5λ以下。

在如上述那样的电子部件1中，支承构件2具有高杂质浓度区域27和低杂质浓度区域28。高杂质浓度区域27包含杂质，构成半导体元件。低杂质浓度区域28是与高杂质浓度区域27相比杂质的浓度低的区域。而且，高杂质浓度区域27与低杂质浓度区域28相比远离压电膜4。

(2)电子部件的各构成要素

其次，参照附图对本实施方式涉及的电子部件1的各构成要素进行说明。

(2.1)压电膜

压电膜4直接或者间接地层叠在低声速膜3上。压电膜4的材料为LiTaO₃、LiNbO₃、ZnO、AlN、或者PZT。

若将由IDT电极5的电极指51的周期规定的弹性波的波长设为λ，则支承构件2的厚度方向(第1方向D1)上的压电膜4的膜厚L1为3.5λ以下。在压电膜4的膜厚L1为3.5λ以下的情况下，Q值变高。此外，通过将压电膜4的膜厚L1设为2.5λ以下，从而能够改善温度特性。也就是说，能够减小表示频率相对于温度变化的变动量的TCF(Temperature Coefficientsof Frequency：频率温度系数)。进而，通过将压电膜4的膜厚L1设为1.5λ以下，从而变得容易调整弹性波的声速。

(2.2)IDT电极

IDT电极5包含多个电极指51和两个汇流条(未图示)，设置在压电膜4的主面41。多个电极指51在第2方向D2上相互排列设置。未图示的两个汇流条形成为将第2方向D2作为长边方向的长条状，并与多个电极指51电连接。更详细地，多个电极指51具有多个第1电极指和多个第2电极指。多个第1电极指与两个汇流条之中的第1汇流条电连接。多个第2电极指与两个汇流条之中的第2汇流条电连接。

IDT电极5的材料是Al、Cu、Pt、Au、Ag、Ti、Ni、Cr、Mo、W、或者以这些金属的任一种为主体的合金等适当的金属材料。此外，IDT电极5也可以具有层叠了由这些金属或者合金构成的多个金属膜的构造。

(2.3)低声速膜

低声速膜3设置在支承构件2与压电膜4之间。低声速膜3是所传播的体波的声速与在压电膜4传播的体波的声速相比为低速的膜。通过低声速膜3被形成在支承构件2与压电膜4之间，从而弹性波的声速下降。弹性波的能量本质上集中于低声速的介质。因此，能够提高弹性波的能量向压电膜4内以及激励弹性波的IDT电极5内的限制效果。其结果，与未设置低声速膜3的情况相比，能够降低损耗，提高Q值。

低声速膜3的材料是氧化硅、玻璃、氮氧化硅、氧化钽、在氧化硅中添加了氟、碳或硼的化合物、或者、以上述各材料为主成分的材料。

在低声速膜3的材料为氧化硅的情况下，能够改善温度特性。作为压电膜4的材料的LiTaO₃的弹性常数具有负的温度特性，氧化硅的温度特性具有正的温度特性。因此，在电子部件1中，能够减小TCF(Temperature Coefficients of Frequency：频率温度系数)的绝对值。进而，氧化硅的固有声阻抗小于作为压电膜4的材料的LiTaO₃的固有声阻抗。因此，能够谋求机电耦合系数的增大即相对频带的扩大、和频率温度特性的改善这两者。

若将由IDT电极5的电极指的周期规定的弹性波的波长设为λ，则低声速膜3的膜厚L2优选为2.0λ以下。通过将低声速膜3的膜厚L2设为2.0λ以下，从而能够降低膜应力，其结果，能够降低晶片的翘曲，能够谋求良品率的提高以及特性的稳定化。此外，如果低声速膜3的膜厚L2为0.1λ以上且0.5λ以下的范围内，则机电耦合系数几乎不变。

(2.4)绝缘膜

绝缘膜6相对于支承构件2而设置在低声速膜3的相反侧。更详细地，绝缘膜6设置在支承构件2的基板21的主面212上。绝缘膜6的材料例如为氧化硅。

(2.5)电极

作为多个电极，设置有栅极电极71(控制电极)、源极电极72(主电极)、和漏极电极73(主电极)。栅极电极71设置为隔着绝缘膜6而与n型杂质区域24对置，例如经由侧面布线或者贯通布线而与设置在压电膜4的主面41上的电极(未图示)电连接。源极电极72设置在基板21的p型杂质区域251上，例如经由侧面布线或者贯通布线而与设置在压电膜4的主面41上的电极74电连接。漏极电极73设置在基板21的p型杂质区域252上，例如经由侧面布线或者贯通布线而与设置在压电膜4的主面41上的电极75电连接。

(2.6)支承构件

支承构件2包含作为第1构件的基板21和作为第2构件的低杂质膜22。在此，第1构件是指，以硅为主成分且至少包含高杂质浓度区域27的构件。第2构件是指，以硅为主成分且包含低杂质浓度区域28的至少一部分的构件。

基板21是由硅构成的基板，部分地被添加有掺杂剂。更详细地，基板21具有未掺杂的半导体区域23、包含n型杂质(n型掺杂剂)的n型杂质区域24、和包含p型杂质(p型掺杂剂)的两个p型杂质区域251、252。未掺杂的半导体区域23是有意图地不包含掺杂剂的区域，但也可以包含无意图的杂质。n型杂质例如为磷或者砷。p型杂质例如为硼或者铝。

在此，关于基板21的形成方法，说明一例。首先，在通过精炼从而使杂质的浓度下降了的硅基板，通过离子注入掺杂n型杂质，形成n型杂质区域24。其次，在n型杂质区域24的一部分，通过离子注入掺杂p型杂质，形成两个p型杂质区域251、252。此时，通过改变离子的注入加速度，从而控制n型杂质区域24的深度和两个p型杂质区域251、252的深度。由此，在硅基板形成具有pn结的高杂质浓度区域27。另一方面，基板21之中未添加杂质的区域即未掺杂的半导体区域23成为低杂质浓度区域28的一部分。

高杂质浓度区域27例如为10¹⁶[原子/cm³]，高杂质浓度区域27的电阻率例如为1×10^-6Ωcm。低杂质浓度区域28与高杂质浓度区域27相比杂质的浓度低，例如为10¹⁰[原子/cm³]。低杂质浓度区域28的电阻率例如为6kΩcm。

低杂质膜22设置在基板21的主面211上。低杂质膜22是所传播的弹性波的声速与在压电膜4传播的弹性波的声速相比为高速的膜。在图1的例子中，低杂质膜22为硅膜，是不包含掺杂剂的半导体膜。也就是说，低杂质膜22是未掺杂的半导体膜。低杂质膜22与基板21的半导体区域23一起构成低杂质浓度区域28。

在如上述那样的支承构件2中，通过n型杂质区域24和p型杂质区域251、252的组合构成了半导体元件26。更详细地，通过n型杂质区域24、p型杂质区域251、252、绝缘膜6、栅极电极71、源极电极72和漏极电极73的组合，构成了场效应型晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET，金属氧化物半导体场效应晶体管)，作为半导体元件26。作为半导体元件26，例如有二极管或者晶体管。

此外，n型杂质区域24以及两个p型杂质区域251、252与基板21的未掺杂的半导体区域23以及低杂质膜22相比，包含掺杂剂的杂质的浓度高。因此，n型杂质区域24以及两个p型杂质区域251、252成为高杂质浓度区域27。另一方面，基板21的半导体区域23以及低杂质膜22由于杂质的浓度相对低，因此成为支承构件2中的低杂质浓度区域28。总而言之，支承构件2具有高杂质浓度区域27和低杂质浓度区域28。

如上所述，高杂质浓度区域27构成半导体元件26，另一方面，基板21的低杂质浓度区域28以及低杂质膜22与低声速膜3、压电膜4、以及IDT电极5一起构成弹性波元件29。

在如上述那样的支承构件2中，高杂质浓度区域27与低杂质浓度区域28相比远离压电膜4。换言之，在第1方向D1上，在压电膜4与高杂质浓度区域27之间至少存在低杂质浓度区域28。

另外，在如上述那样的支承构件2中，若将由IDT电极5的电极指间距规定的弹性波的波长设为λ，则低杂质浓度区域28的厚度L3优选为10λ以上。由此，能够减小高阶模式的相位最大值，能够降低高阶模式的强度。此外，低杂质浓度区域28的厚度L3优选为180μm以下。若低杂质浓度区域28变厚，则散热性会下降，但通过低杂质浓度区域28的厚度L3为180μm以下，从而能够抑制散热性的下降。进而，通过低杂质浓度区域28的厚度L3为180μm以下，从而能够谋求低高度化。另外，低杂质浓度区域28的厚度L3与从低杂质膜22和低声速膜3的边界面到高杂质浓度区域27为止的距离等同。

此外，若将由IDT电极5的电极指51的周期规定的弹性波的波长设为λ，则在支承构件2(基板21)的厚度方向(第1方向D1)上，压电膜4的主面41与高杂质浓度区域27之间的距离L4优选为40λ以上。压电膜4的主面41与高杂质浓度区域27之间的距离L4是压电膜4的膜厚L1、低声速膜3的膜厚L2和低杂质浓度区域28的厚度L3的总和。

图2示出将电子部件1之中的弹性波元件29(由支承构件2的低杂质浓度区域28、低声速膜3、压电膜4和IDT电极5构成的装置)用作单端口谐振器的情况下的端子间的阻抗变化量。图2的横轴是压电膜4的主面41与高杂质浓度区域27之间的距离L4。若距离L4变为40λ以上，则阻抗变化量大致为0。用于得到图2的特性的条件的一例如下。低杂质浓度区域28的材料为硅，低声速膜3的材料为SiO₂。进而，压电膜4的材料为LiTaO₃，IDT电极5的材料为A1。由IDT电极5的电极指间距规定的弹性波的波长λ为1μm。此外，IDT电极5的电极指51的占空比为0.5。

根据上述，若将由IDT电极5的电极指51的周期规定的弹性波的波长设为λ，则在支承构件2的厚度方向(第1方向D1)上，压电膜4的主面41与高杂质浓度区域27之间的距离L4优选为40λ以上。由此，在支承构件2中，低杂质浓度区域28存在到几乎不存在弹性波的能量的区域。其结果，能够抑制向支承构件2的漏电流的产生。

(3)效果

如以上说明的那样，在本实施方式涉及的电子部件1中，支承构件2的高杂质浓度区域27与低杂质浓度区域28相比远离压电膜4。由此，支承构件2的高杂质浓度区域27构成半导体元件26，支承构件2的低杂质浓度区域28构成弹性波元件29。在支承构件2中弹性波元件29侧的杂质的浓度低，因此不易产生向支承构件2的漏电流。其结果，即使在支承构件2形成有半导体元件26，也能够在谋求小型化的同时降低向支承构件2的漏电流的产生。进而，能够在抑制弹性波元件29的损耗的增大的同时实现弹性波元件29和半导体元件26的复合器件。

在本实施方式涉及的电子部件1中，压电膜4的主面41与高杂质浓度区域27之间的距离L4为40λ。由此，在支承构件2中存在低杂质浓度区域28至几乎不存在弹性波的能量的区域，因此能够进一步抑制漏电流。

在本实施方式涉及的电子部件1中，支承构件2的厚度方向(第1方向D1)上的低杂质浓度区域28的厚度L3为10λ以上且180μm以下。由此，能够减小高阶模式的相位最大值，能够降低高阶模式的强度。此外，能够抑制低杂质浓度区域28变厚所引起的散热性的下降，谋求低高度化。

在本实施方式涉及的电子部件1中，在支承构件2与压电膜4之间设置有低声速膜3。由此，在低声速膜3中弹性波的声速下降，能够提高弹性波的能量向压电膜4内以及激励弹性波的IDT电极5内的限制效果。其结果，与未设置低声速膜3的情况相比，能够降低损耗，能够提高Q值。

在本实施方式涉及的电子部件1中，低声速膜3由氧化硅形成。由此，能够改善温度特性。压电膜4的弹性常数具有负的温度特性，氧化硅的温度特性具有正的温度特性。因此，在电子部件1中，能够减小TCF的绝对值。进而，氧化硅的固有声阻抗小于压电膜4的固有声阻抗。因此，能够谋求机电耦合系数的增大即相对频带的扩大、和频率温度特性的改善这两者。

在本实施方式涉及的电子部件1中，低声速膜3的膜厚为2λ以下。由此，能够降低膜应力。其结果，能够降低晶片的翘曲，能够谋求良品率的提高以及特性的稳定化。

(4)变形例

以下，对本实施方式的变形例进行说明。

作为本实施方式的变形例1，如图3所示，电子部件1a也可以是不具备低声速膜3的结构。电子部件1a具备支承构件2、压电膜4和IDT电极5。本变形例的压电膜4直接设置在支承构件2上。此外，在本变形例中，压电膜4的主面41与高杂质浓度区域27之间的距离L4成为压电膜4的膜厚L1和低杂质浓度区域28的厚度L3之和。与实施方式同样地，n型杂质区域24以及p型杂质区域251、252构成半导体元件26，成为高杂质浓度区域27。此外，基板21的未掺杂的半导体区域23以及低杂质膜22成为低杂质浓度区域28。另外，变形例的支承构件2、压电膜4、以及IDT电极5具有与实施方式的支承构件2、压电膜4、以及IDT电极5同样的功能。

另外，在实施方式涉及的电子部件1以及变形例涉及的电子部件1a中，至少包含高杂质浓度区域27的第1构件和包含低杂质浓度区域28的至少一部分的第2构件的组合不限定于基板21和低杂质膜22的组合。也就是说，第1构件和第2构件的组合不限定于基板和膜的组合。第1构件和第2构件的组合也可以是基板和基板的组合。例如，第1构件和第2构件的组合也可以是杂质的浓度高的基板和杂质的浓度低的基板的组合。此外，第1构件和第2构件也可以不是分体而是一体。例如，也可以在一个基板形成有高杂质浓度区域27和低杂质浓度区域28。总而言之，只要支承构件2具有高杂质浓度区域27和低杂质浓度区域28，且高杂质浓度区域27与低杂质浓度区域28相比远离压电膜4即可，不限定于是基板，不限定于是膜。

此外，在实施方式涉及的电子部件1以及变形例涉及的电子部件1a中，也可以在基板21与低杂质膜22之间设置如SiO₂那样的密接层。在该情况下，第1方向D1上的低杂质浓度区域28的厚度L3成为低杂质膜22的膜厚。

在上述的各变形例涉及的电子部件1a中，也起到与实施方式涉及的电子部件1同样的效果。

以上说明的实施方式以及变形例只不过为本发明的各种各样的实施方式以及变形例的一部分。此外，实施方式以及变形例只要能够达到本发明的目的，就能够根据设计等进行各种各样的变更。

(总结)

通过以上说明的实施方式以及变形例，公开了以下的方式。

第1方式涉及的电子部件(1；1a)具备支承构件(2)、压电膜(4)和IDT电极(5)。支承构件(2)以硅为主成分。压电膜(4)直接或者间接地设置在支承构件(2)上。IDT电极(5)包含多个电极指(51)。多个电极指(51)相互隔离地排列设置。IDT电极(5)设置在压电膜(4)的主面(41)。在将由IDT电极(5)的电极指间距规定的弹性波的波长设为λ的情况下，支承构件(2)的厚度方向(第1方向D1)上的压电膜(4)的膜厚(L1)为3.5λ以下。支承构件(2)具有高杂质浓度区域(27)和低杂质浓度区域(28)。高杂质浓度区域(27)包含杂质。低杂质浓度区域(28)是与高杂质浓度区域(27)相比杂质的浓度低的区域。低杂质浓度区域(28)与压电膜(4)以及IDT电极(5)一起构成弹性波元件(29)。与在压电膜(4)传播的弹性波的声速相比，在低杂质浓度区域(28)传播的体波的声速为高速。高杂质浓度区域(27)构成半导体元件(26)，与低杂质浓度区域(28)相比远离压电膜(4)。

根据第1方式涉及的电子部件(1；1a)，在支承构件(2)的高杂质浓度区域(27)形成有半导体元件(26)，在支承构件(2)的低杂质浓度区域(28)形成有弹性波元件(29)。在支承构件(2)中弹性波元件(29)侧的杂质的浓度低，因此不易产生向支承构件(2)的漏电流。其结果，即使在支承构件(2)形成有半导体元件(26)，也能够在谋求小型化的同时降低向支承构件(2)的漏电流的产生。进而，能够在抑制弹性波元件(29)的损耗的增大的同时实现弹性波元件(29)和半导体元件(26)的复合器件。

在第2方式涉及的电子部件(1；1a)中，在第1方式，压电膜(4)的主面(41)与高杂质浓度区域(27)之间的距离为40λ以上。

根据第2方式涉及的电子部件(1；1a)，在支承构件(2)中低杂质浓度区域(28)存在至几乎不存在弹性波的能量的区域，因此能够进一步抑制漏电流。

在第3方式涉及的电子部件(1；1a)中，在第1方式或者第2方式，厚度方向(第1方向D1)上的低杂质浓度区域(28)的厚度(L3)为10λ以上且180μm以下。

根据第3方式涉及的电子部件(1；1a)，能够减小高阶模式的相位最大值，能够降低高阶模式的强度。此外，能够抑制低杂质浓度区域(28)变厚所引起的散热性的下降，谋求低高度化。

在第4方式涉及的电子部件(1)中，在第1方式～第3方式的任一个，还具备低声速膜(3)。低声速膜(3)是设置在支承构件(2)与压电膜(4)之间，且所传播的体波的声速与在压电膜(4)传播的体波的声速相比为低速的膜。

根据第4方式涉及的电子部件(1)，在低声速膜(3)中弹性波的声速下降，能够提高弹性波的能量向压电膜(4)内以及激励弹性波的IDT电极(5)内的限制效果。其结果，与未设置低声速膜(3)的情况相比，能够降低损耗，能够提高Q值。

在第5方式涉及的电子部件(1；1a)中，在第4方式，低声速膜(3)由氧化硅形成。

根据第5方式涉及的电子部件(1；1a)，能够改善温度特性。压电膜(4)的弹性常数具有负的温度特性，氧化硅的温度特性具有正的温度特性。因此，在电子部件(1；1a)中，能够减小TCF的绝对值。进而，氧化硅的固有声阻抗小于压电膜(4)的固有声阻抗。因此，能够谋求机电耦合系数的增大即相对频带的扩大、和频率温度特性的改善这两者。

在第6方式涉及的电子部件(1；1a)中，在第4方式或者第5方式，低声速膜(3)的膜厚为2λ以下。

根据第6方式涉及的电子部件(1；1a)，能够降低膜应力。其结果，能够降低晶片的翘曲，能够谋求良品率的提高以及特性的稳定化。

附图标记说明

1、1a 电子部件；

2 支承构件；

21 基板；

211、212 主面；

22 低杂质膜；

23 半导体区域；

24 n型杂质区域；

251、252 p型杂质区域；

26 半导体元件；

27 高杂质浓度区域；

28 低杂质浓度区域；

29 弹性波元件；

3 低声速膜；

4 压电膜；

41 主面；

5 IDT电极；

51 电极指；

6 绝缘膜；

71 栅极电极；

72 源极电极；

73 漏极电极；

74、75 电极；

L1 压电膜的膜厚；

L2 低声速膜的膜厚；

L3 低杂质浓度区域的厚度；

L4 压电膜的主面与高杂质浓度区域之间的距离；

D1 第1方向(厚度方向)；

D2 第2方向。