阅读说明：本技术 使用固件的存储器装置策略执行 (Memory device policy enforcement using firmware ) 是由 G·卡列洛 J·S·帕里 于 2019-12-27 设计创作，主要内容包括：本申请涉及使用固件的存储器装置策略执行。一种存储器装置可包括非易失性存储器单元阵列和经配置以控制对所述非易失性存储器单元阵列的存取的存储器控制器。所述存储器控制器可包含经配置以控制存储器装置性能来执行存储器装置策略的固件。所述存储器控制器可包含经配置以存储指示所述存储器装置策略的数据的至少一个硬件寄存器。所述固件可经配置以读取指示所述存储器装置策略的所述数据并通过控制存储器装置性能来执行所述存储器装置策略。(The application relates to memory device policy enforcement using firmware. A memory device may include an array of non-volatile memory cells and a memory controller configured to control access to the array of non-volatile memory cells. The memory controller may include firmware configured to control memory device performance to execute memory device policies. The memory controller may include at least one hardware register configured to store data indicative of the memory device policy. The firmware may be configured to read the data indicative of the memory device policy and to execute the memory device policy by controlling memory device performance.)

使用固件的存储器装置策略执行

技术领域

本申请涉及存储器装置，特定来说涉及使用固件的存储器装置策略执行。

背景技术

存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等。非易失性存储器可在不被供电时保持所存储的数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)，或存储类(例如，忆阻器)存储器等等。

快闪存储器用作用于广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低功耗的单晶体管浮动栅极或电荷阱存储器单元的一或多个群组。两个常见类型的快闪存储器阵列架构包含NAND和NOR架构，以每一者的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的一行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的一列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的一串中的每个存储器单元的漏极以源极到漏极方式一起串联耦合在源极线与位线之间。以指定传递电压(例如，Vpass)驱动耦合到每一群组的未选定存储器单元的栅极的字线，以使每一群组的未选定存储器单元作为传递晶体管操作(例如，以不受其所存储的数据值限制的方式传递电流)。

NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可单独地或共同地编程到一个或数个经编程状态。例如，单层级单元(SLC)可表示两个经编程状态(例如，1或0)中的一个，表示一个数据位。然而，快闪存储器单元也可表示超过两个经编程状态中的一个，从而允许制造较高密度的存储器而不增加存储器单元的数目，因为每个单元可表示超过一个二进制数字(例如，超过一个位)。此类单元可称为多状态存储器单元、多数位单元或多层级单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如，四个编程状态中的一个)的存储器单元，三层级单元(TLC)可指代每单元可存储三个数据位(例如，八个编程状态中的一个)的存储器单元，且四层级单元(QLC)可每单元存储四个数据位。MLC在本文中以其广泛情形使用，指代每单元可存储多于一个数据位(即，可表示超过两个经编程状态)的任何存储器单元。

传统的存储器阵列是布置于半导体衬底的表面上的二维(2D)结构。为了针对给定面积增加存储器容量且减小成本，已减小单独存储器单元的大小。然而，存在单独存储器单元的大小减少的技术限制，且因此存在2D存储器阵列的存储器密度的技术限制。作为响应，正开发三维(3D)存储器结构，例如3D NAND架构半导体存储器装置，以进一步增加存储器密度且降低存储器成本。

存储器阵列或装置可组合到一起形成存储器系统的存储容量，例如固态驱动器(SSD)、通用快闪存储(UFS)装置、多媒体卡(MMC)固态存储装置和嵌入式MMC(eMMC)装置。这些装置尤其可用作计算机的主存储装置，其在例如性能、大小、重量、耐用性、工作温度范围和功耗方面优于具有移动部分的传统硬盘驱动器。例如，这些装置可具有减少的寻道时间、时延或与磁盘驱动器相关联的其它机电延迟。这些装置还可使用非易失性快闪存储器单元来免去内部电池电源需求，因此允许驱动器更为通用且紧凑。

这些固态装置可包含数个存储器装置，包含数个裸片或逻辑单元(LUN)。每一裸片上可包含数个存储器阵列和外围电路，且存储器阵列可包含组织成数个物理页的数个存储器单元块。固态装置可结合存储器操作从主机接收命令，所述存储器操作例如在存储器装置和主机之间传送数据(例如，用户数据和相关联的完整性数据，例如误差数据和地址数据等)的读取或写入操作，或从存储器装置擦除数据的擦除操作。

发明内容

在一个方面中，本申请涉及一种存储器装置，其包括：非易失性存储器单元阵列；以及存储器控制器，其经配置以控制对所述非易失性存储器单元阵列的存取，所述存储器控制器包含经配置以控制存储器装置性能来执行存储器装置策略的固件，所述存储器控制器包含：至少一个硬件寄存器，其经配置以存储指示所述存储器装置策略的数据；且所述固件经配置以读取指示所述存储器装置策略的所述数据并通过控制存储器装置性能来执行所述存储器装置策略。

在另一方面中，本申请涉及一种系统，其包括：主机控制器，其经配置以使用最少两个通道与存储器装置串行通信；且所述存储器装置包含非易失性存储器单元阵列；以及存储器控制器，其经配置以使用所述至少两个通道与所述主机控制器通信并控制对所述非易失性存储器单元阵列的存取，所述存储器控制器包含经配置以控制存储器装置性能来执行存储器装置策略的固件，所述存储器控制器包含：至少一个硬件寄存器，其经配置以存储指示所述存储器装置策略的数据；且所述固件经配置以读取指示所述存储器装置策略的所述数据并通过控制存储器装置性能来执行所述存储器装置策略，其中控制存储器装置性能包含以下中的至少一个：控制所述至少两个通道中将用于串行通信的通道的数目；限制数据传送速度；限制在一段时间内传送的数据量；执行所述存储器装置的系统重置；进入所述存储器装置的写入保护模式；或模拟所述存储器装置中的硬件故障。

在另一方面中，本申请涉及一种方法，其包括：使用存储器装置的存储器控制器内的固件执行存储器装置策略，包含：将指示存储器装置策略的数据存储在所述存储器控制器中的至少一个硬件寄存器内；读取指示所述存储器装置策略的所述数据；以及控制存储器装置性能来执行所述存储器装置策略。

在又一方面中，本申请涉及一种方法，其包括：使用存储器装置的存储器控制器内的固件执行存储器装置策略，包含：将指示存储器装置策略的数据存储在所述存储器控制器中的至少一个硬件寄存器内；读取指示所述存储器装置策略的所述数据；以及控制存储器装置性能来执行所述存储器装置策略，其中控制存储器装置性能包含以下中的至少一个：控制供所述存储器装置的串行接口使用的通道的数目，限制数据传送速度，以及限制一段时间内的数据量。

附图说明

在附图的各图中以实例的方式示出各种实施例。这类实施例是说明性的，且并不意图为本发明主题的穷尽性或排他性的实施例。

图1示出UFS系统的实例的图式。

图2示出包含存储器控制器和存储器阵列的存储器装置的实例框图。

图3示出存储器控制器的实例框图。

图4示出包含主机装置和受管理存储器装置的环境的实例。

图5示出存储器装置的实例框图。

图6示出3D NAND架构半导体存储器阵列的实例示意图。

图7示出3D NAND架构半导体存储器阵列的另一实例示意图。

图8示出3D NAND架构半导体存储器阵列的一部分的另一实例示意图。

图9借助于实例而非限制地示出用于向存储器装置提供存储器装置策略以供所述存储器装置执行所述存储器装置策略的方法的实施例。

图10借助于实例而非限制地示出由存储器装置和OEM许可服务器执行的过程的实施例。

图11示出一些非限制性实例许可模型和对应的存储器装置策略。

图12借助于实例而非限制地示出包含主机和经配置以执行存储器装置策略的存储器装置的系统的框图。

图13示出实例机器的框图，本文所论述的任何一或多种技术(例如，方法)可以在所述实例机器上执行。

具体实施方式

例如智能电话、平板计算机等一些移动电子装置可分解为数个主要组件：处理器(例如，中央处理单元(CPU)或其它主处理器)；图形处理单元(GPU)；存储器(例如，随机存取存储器(RAM)，例如动态RAM(DRAM)、移动或低功率DDR RAM等)；存储装置(例如，非易失性存储器(NVM)装置，例如快闪存储器、只读存储器(ROM)、固态驱动器(SSD)或其它存储器装置等)；以及用户接口(例如，显示器、触摸屏、键盘、一或多个按钮等)。不同电子装置具有不同存储需求。

软件(例如，程序)、指令、操作系统(OS)和其它数据存储在存储装置上，并且加载到存储器中以供处理器使用。存储器(例如，DRAM)通常更快但是是易失性的，因此是与存储装置(例如，SSD)不同的存储类型，所述存储装置适合于长期存储，包含在“断开”条件中时的长期存储。在处于用户或移动电子装置使用中的程序、指令或数据通常加载于存储器中供处理器使用。

针对移动电子装置或移动存储而优化的存储装置传统地包含离散存储器装置和/或可装卸式存储装置(例如，多媒体卡(MMC)固态存储装置(例如，微安全数字(SD)卡等)。MMC装置包含与主机装置的数个并行接口(例如，8位并行接口)，通常是可从主机装置移除的单独组件。相比之下，嵌入式MMC(eMMC)装置附接到电路板上并被视为主机装置的组件，其读取速度比得上基于串行ATA(SATA)的SSD装置。然而，对移动装置性能的需求持续增大，以便完全启用虚拟或增强现实装置、利用不断增加的网络速度等。

作为响应，存储装置已经从并行转移到串行通信接口。包含控制器和固件的通用快闪存储(UFS)装置使用具有专用读取/写入路径的低电压差分信令(LVDS)串行接口与主机装置通信，进一步推进了更高的读取/写入速度。UFS装置可与如上文所论述的移动装置或其它电子装置一起使用。

本发明的发明人已经认识到，特别希望在不同价格点下向装置提供不同的影响性能的特征，且存储器装置内的固件可用于通过控制存储器装置性能来执行存储器装置策略。存储器装置可包括非易失性存储器单元阵列和存储器控制器，所述存储器控制器配置成存取非易失性存储器单元阵列。存储器控制器可包含经配置以控制存储器装置性能来执行存储器装置策略的固件。存储器控制器可包含经配置以存储指示存储器装置策略的数据的至少一个硬件寄存器。固件可经配置以读取指示存储器装置策略的数据并通过控制存储器装置性能来执行存储器装置策略。因此，借助于实例而非限制，第一价格点下的许可可以指示使用一组装置特征提供第一装置性能水平的第一存储器装置策略，且第二价格点下的许可可以指示使用不同的一组装置特征提供第二装置性能水平的第二存储器装置策略。下文在对包含存储器装置的系统进行综述之后将更详细地论述存储器装置策略的执行。

图1示出UFS系统100的实例的图式。示出的UFS系统100可包含UFS主机101和UFS装置102。UFS主机1010包含希望将数据读取或写入到UFS装置102的应用程序103。UFS主机101上的应用程序103使用UFS驱动器104，UFS驱动器104通过UFS主机控制器接口使用一组寄存器来管理UFS主机控制器105。UFS主机控制器105使用UFS互连件106与UFS装置102的UFS互连件107通信。UFS互连件包括物理层，并提供基本传送能力。物理层可以是包含TX和RX对的差分双重单工PHY。PHY是指用于实施物理层功能的电路系统，并且将链路层装置(通常称为媒体接入控制的首字母缩写MAC)连接到物理媒体。UFS互连件107与UFS装置102的组件通信。UFS装置102包含提供装置级特征(例如，电力管理)的装置级管理器108等等。描述符109存储配置相关信息。存储装置110可以分段成多个逻辑单元(LU)0-N(111、112、113)，它们处理读取/写入和其它存储相关命令。例如，16GB UFS装置可配置为每4GB 4个LU。

虽然可以关于UFS描述本文中的公开内容，但受益于本公开的所属领域的普通技术人员将认识到，所公开的改进也可应用于eMMC和存储装置与主机之间的其它接口。

图2示出包含存储器控制器215和具有多个存储器单元214的存储器阵列210的存储器装置202以及在存储器装置202外部的主机201的实例框图。可以使用一或多个物理接口在存储器装置202和主机201之间传送数据。借助于实例而非限制，物理接口可包含串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、UFS的M-PHY、8位并行、eMMC或一或多个其它物理连接器或接口。主机201可包含主机系统，例如个人计算机、数码相机、移动电子装置、存储卡读卡器或在存储器装置202外部的一或多个其它电子装置。

存储器控制器215可从主机201接收指令，并且可与存储器阵列210通信，以便向存储器阵列210中的一或多个存储器单元214传送(例如，写入或擦除)数据或从所述存储器单元214传送(例如，读取)数据。存储器控制器215尤其可包含电路系统或固件。例如，存储器控制器215可包含一或多个存储器控制单元、电路或组件，它们经配置以控制存储器阵列210内的存取并在主机201和存储器装置202之间提供转换层。存储器控制器215可包含向存储器阵列210传送数据或从存储器阵列210传送数据的一或多个输入/输出(I/O)电路、线路或接口。

图3示出例如图2中所示出的存储器控制器215的存储器控制器315的实例框图。示出的存储器控制器315包含存储器管理组件316和存储器控制器组件317。存储器管理组件316可尤其包含电路系统或固件，例如与各种存储器管理功能相关联的数个组件或集成电路，存储器管理功能包含耗损均衡(例如，垃圾数据收集或回收)、错误检测或校正、块注销或一或多个其它存储器管理功能。存储器管理组件316可以将主机命令(例如，从主机接收的命令)解析或格式化成装置命令(例如，与存储器阵列的操作相关联的命令等)，或产生用于存储器控制器组件317或存储器装置的一或多个其它组件的装置命令(例如，实现各种存储器管理功能)。

存储器管理组件316可包含经配置以保存与存储器装置的一或多个组件相关联的各种信息(例如，与耦合到存储器控制器315的存储器阵列或一或多个存储器单元相关联的各种信息)的管理表318。例如，管理表318可包含关于耦合到存储器控制器315的一或多个存储器单元块的块年龄、块擦除计数、错误历史或一或多个错误计数(例如，写入操作错误计数、读取位错误计数、读取操作错误计数、擦除错误计数等)的信息。在某些实例中，如果检测到的一或多个错误计数中的错误的数目高于阈值，那么位错误可称为不可校正位错误。管理表318尤其可保存可校正或不可校正位错误的计数。

存储器管理组件316可包含独立磁盘冗余阵列(RAID)单元319(术语“磁盘”是已使用磁盘驱动器的先前实施方案的延续，且不需要RAID单元319包含物理磁盘)。RAID单元319尤其可通过冗余存储器操作和冗余存储器存储提供数据可靠性。

存储器管理组件316可包含受保护存储器功能，例如重放受保护存储器块(RPMB)功能320。例如，RPMB提供用于供主机系统201通过装置202以经认证和重放受保护的方式将数据存储到特定存储器区域的构件。为提供RPMB，首先将编程认证密钥信息提供到UFS装置存储器。认证密钥用于用消息认证码(MAC)将对重放受保护存储器区域作出的读取和写入存取进行签名。RPMB实现例如数字权限管理(DRM)密钥的敏感数据的安全存储。无法通过正常手段存取RPMB，而是替代地使用一组特定命令并使用安全协议存取所述RPMB。使用安全密钥认证RPMB。

存储器管理组件316可包含UFS消息传递321。消息在UFS主机和装置之间传送信息。消息可包含UFS协议信息单元(UPIU)，它是含有布置为各个信息字段的数个依序寻址字节的定义数据结构。存在不同类型的UPIU。所有UPIU结构都在数据结构的开始(最低地址)处含有公共标头区域。结构的其余字段根据UPIU的类型而变化。

存储器管理组件316可包含性能节制322，其提供数据传送速度的装置侧控制。存储装置(例如NAND装置)可具有一或多个指示符，其触发性能节制以防损坏存储装置，并防止在从存储装置读取值时发生错误等等。例如，高温(环境温度或装置温度)可影响存储装置的可靠性，且可因为在高温下增加的晶体管泄漏而导致功耗增加。存储装置可具有节制性能以减少自发热从而有助于控制装置温度并且避免过量功耗的能力。例如，存储器装置的控制器内的电路系统和/或固件可通过设置温度过高异常事件寄存器并且节制性能，而对指示越过温度阈值的温度传感器输出(内部或外部环境传感器)作出响应。在其它实例中，电路系统和/或固件可以设置性能节制异常事件寄存器和节制性能。节制可意味着同时存取更少的NAND存储器单元、以降低的NAND接口速度存取NAND存储器单元(例如页)等等。如下文更详细地描述，各种实施例可以使用性能节制调整存储器装置性能来执行存储器装置策略。

存储器控制器组件317可尤其包含如下电路系统或组件：经配置以控制与将数据写入到耦合到存储器控制器315的存储器装置的一或多个存储器单元、读取来自耦合到存储器控制器315的存储器装置的一或多个存储器单元的数据或擦除耦合到存储器控制器315的存储器装置的一或多个存储器单元相关联的存储器操作。存储器操作可基于例如从主机接收或由存储器管理组件316或存储器控制器组件317在内部产生的主机命令(例如，与耗损均衡、错误检测或校正等相关联)。存储器控制器组件317可包含错误校正码(ECC)组件323，所述ECC组件323可尤其包含ECC引擎或其它电路系统，所述ECC引擎或其它电路系统经配置以检测或校正与将数据写入到耦合到存储器控制器315的存储器装置的一或多个存储器单元或读取来自耦合到存储器控制器315的存储器装置的一或多个存储器单元的数据相关联的错误。存储器控制器315可经配置以有效地检测与各种操作或数据存储相关联的错误现象(例如，位错误、操作错误等等)并从所述错误现象中恢复，同时维持在主机与存储器装置之间传送的数据的完整性，或维持所存储数据的完整性(例如，使用RAID单元319中的冗余RAID存储等等)，并且可移除(例如，注销)发生故障的存储器资源(例如，存储器单元、存储器阵列、页、块等等)以防将来发生错误。

图4示出包含经配置以经由通信接口彼此通信的主机装置401和受管理存储器装置402的环境424的实例。因此，如本文中所描述，归于主机装置401的动作在受管理存储器装置402的那些动作之外，如所示出，甚至在受管理存储器装置402是主机装置401内的封装时也是如此。因此，在一些实例中，受管理存储器装置402可被包含为主机401的部分，或受管理存储器装置402可以是在主机装置401外部的单独组件。主机装置401或受管理存储器装置402可包含在多种产品中，例如借助于实例而非限制，移动通信装置425、汽车426、电器427，或支持产品的处理、通信或控制的其它物联网(IoT)装置(例如传感器、电机或致动器、无人机等)。

受管理存储器装置402包含存储器控制器415和包含例如数个个别存储器装置(例如，每一存储器装置是三维(3D)NAND裸片的堆叠)的存储器阵列410。因此，受管理存储器装置402包含存储器控制器415和一或多个存储器装置。在没有受管理存储器装置402的实例中，存储器控制器415或其等效物可为主机装置401的部分且在包括存储器阵列410的一或多个存储器装置的封装外部。在3D架构半导体存储器技术中，堆叠竖直结构，从而增加层次数、物理页且因此增加给定存储器装置(例如，存储装置)的密度。

在实例中，受管理存储器装置402可以是主机装置401的离散存储器或存储装置组件。在其它实例中，受管理存储器装置402可以是集成电路(例如，芯片上系统(SoC)等)的部分，所述部分与主机装置401的一或多个其它组件堆叠或以其它方式包含在一起。

可使用一或多个通信接口在受管理存储器装置402与主机装置401的一或多个其它组件之间传送数据，例如串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、通用快闪存储(UFS)接口、eMMC^TM接口，或一或多个其它连接器或接口。主机装置401可包含主机系统、电子装置、处理器、控制电路系统或存储卡读卡器。在一些实例中，主机装置401可以是具有参考图4的机器论述的一部分或所有组件的机器。数据可以经由I/O总线在受管理存储器装置402和其它组件之间传送。

存储器控制器415可从主机装置401的处理电路系统(例如，处理器)接收指令，并且可与存储器阵列410通信，以便将数据传送(例如，写入或擦除)到存储器阵列410的存储器装置和相关联存储器单元、平面、子块、块或页中的一或多个或从存储器阵列410的存储器装置和相关联存储器单元、平面、子块、块或页中的一或多个传送(例如，读取)数据。存储器控制器415可尤其包含电路系统或固件，包含一或多个组件或集成电路。例如，存储器控制器415可包含经配置以控制存储器阵列410内的存取并在主机装置401与存储器阵列410的存储器装置之间提供转换层的一或多个电路、控制电路系统或组件。存储器控制器415可包含一或多个输入/输出(I/O)电路、线路或接口以向存储器阵列410传送数据或传送来自存储器阵列410的数据。存储器控制器415可包含存储器管理器416和阵列控制器417。阵列控制器417可尤其包含经配置以控制与以下操作相关联的存储器操作的电路系统或组件：将数据写入到存储器阵列410中的存储器装置的一或多个存储器单元，从存储器阵列410中的存储器装置的一或多个存储器单元读取数据，或擦除存储器阵列410中的存储器装置的一或多个存储器单元。存储器操作可基于例如从主机装置401的处理电路系统接收或由存储器管理器416在内部产生的主机命令(例如，与耗损均衡、错误检测或校正等相关联)。

在操作中，数据通常成页地写入到NAND受管理存储器装置402或从NAND受管理存储器装置402读取，且成块地擦除。然而，可视需要对存储器单元的更大或更小群组执行一或多个存储器操作(例如，读取、写入、擦除等)。NAND受管理存储器装置402的数据传送大小通常被称作页，而主机的数据传送大小通常被称作扇区。

阵列控制器417可包含错误校正码(ECC)组件423，所述ECC组件423可尤其包含ECC引擎或经配置以检测或校正与以下操作相关联的错误的其它电路系统：将数据写入到耦合到存储器控制器415的存储器装置的一或多个存储器单元或从耦合到存储器控制器415的存储器装置的一或多个存储器单元读取数据。存储器管理器416可尤其包含电路系统或固件，例如与各种存储器管理功能相关联的数个组件或集成电路。出于本描述的目的，将在NAND存储器的上下文中描述实例存储器操作和管理功能。所属领域的技术人员将认识到，其它形式的非易失性存储器可具有类似的存储器操作或管理功能。这类NAND管理功能包含耗损均衡(例如，垃圾数据收集或回收)、错误检测(例如，位错误率(BER)监测)或校正、块注销，或一或多个其它存储器管理功能。存储器管理器416可将主机命令(例如，从主机装置401的处理电路接收到的命令)解析或格式化为装置命令(例如，与存储器阵列的操作相关联的命令等)，或产生用于阵列控制器417或受管理存储器装置424的一或多个其它组件的装置命令(例如，以实现各种存储器管理功能)。在实例中，这些操作中的一些可实施于存储器阵列120中的每一存储器装置的存储器控制单元中。

存储器阵列410可包含一或多个存储器装置。个别存储器装置可包含布置于例如数个装置、平面、子块、块或页中的若干存储器单元。作为一个实例，48GB TLC NAND存储器装置可包含每页18,592个字节(16,384+2208个字节)的数据、每块1536页、每平面548个块和每装置四个或更多个平面。作为另一实例，32GB MLC存储器装置(每单元存储两个数据位(即，四个可编程状态))可包含每页18,592个字节(16,384+2208个字节)的数据、每块1024页、每平面548个块和每装置四个平面，但相比于对应TLC存储器装置，所需写入时间为一半且编码/擦除(P/E)循环为两倍。其它实例可以包含其它数目或布置。在一些实例中，存储器装置或其部分可在SLC模式中或在所需MLC模式(例如TLC、QLC等)中选择性地操作。

不同类型的存储器装置可提供不同的页大小，或可能需要与其相关联的不同量的元数据。例如，不同存储器装置类型可具有不同位错误率，这可能导致需要不同量的元数据来确保数据页的完整性(例如，相比于具有较低位错误率的存储器装置，具有较高位错误率的存储器装置可能需要更多字节的错误校正码数据)。作为实例，相比于对应单层级单元(SLC)NAND快闪存储器装置，多层级单元(MLC)NAND快闪存储器装置可具有更高的位错误率。因此，相比于对应SLC装置，MLC装置可能需要更多的元数据字节用于错误数据。

图5示出存储器装置502的实例框图，所述存储器装置502包含具有多个存储器单元514的存储器阵列510以及提供与存储器阵列510的通信或对其执行一或多个存储器操作的一或多个电路或组件。存储器装置502可包含行解码器528、列解码器529、感测放大器530、页缓冲器531、选择器532、输入/输出(I/O)电路533和存储器控制单元515。存储器阵列510的存储器单元514可以成行、成列、成页和成块布置，并且可以使用例如存取线534、数据线535或一或多个选择栅极等来存取。

存储器控制单元515可根据在控制线536上接收的一或多个信号或指令控制存储器装置502的存储器操作，所述一或多个信号或指令包含例如指示所需操作(例如，写入、读取、擦除等)的一或多个时钟信号或控制信号，或在地址线537上接收的地址信号(A0-AX)。在存储器装置502外部的一或多个装置可控制控制线536上的控制信号或地址线537上的地址信号的值。在存储器装置502外部的装置的实例可包含但不限于主机、存储器控制器、处理器或图5中未示出的一或多个电路或组件。

存储器装置502可使用存取线534和数据线535将数据传送(例如，写入或擦除)到存储器单元514中的一或多个或从存储器单元514中的一或多个传送(例如，读取)数据。如上所述，行解码器528和列解码器529可以从地址线537接收地址信号(A0-AX)并对其进行解码，可以确定将存取哪个存储器单元514，并且可以向存取线534(例如，多个字线(WL0-WLm)中的一或多个)或数据线535(例如，多个位线(BL0-BLn)中的一或多个)中的一或多个提供信号。

存储器装置502可包含如感测放大器530的感测电路系统，其经配置以使用数据线535确定(例如，读取)存储器单元514上的数据的值，或确定待写入到存储器单元514的数据的值。例如，在存储器单元的选定串中，响应于读取电流在存储器阵列中穿过选定串流动到数据线535，感测放大器530中的一或多个可以读取选定存储器单元中的逻辑电平。

在存储器装置502外部的一或多个装置可使用I/O线(DQ0-DQN)538、地址线537(A0-AX)或控制线536与存储器装置502通信。输入/输出(I/O)电路533可根据例如控制线536和地址线537，使用I/O线538将数据的值传入或传出存储器装置502，例如，传入或传出页缓冲器531或存储器阵列510。页缓冲器531可在数据被编程到存储器阵列510的相关部分中之前存储从存储器装置502外部的一或多个装置接收到的数据，或者可在数据被传输到存储器装置502外部的一或多个装置之前存储从存储器阵列510读取的数据。

列解码器529可接收地址信号(A0-AX)并且将其解码为一或多个列地址信号(CSEL1-CSELn)。选择器532(例如，选择电路)可接收列选择信号且选择页缓冲器531中表示将从存储器单元514读取或将编程到存储器单元514中的数据的值的数据。可使用数据线539在页缓冲器531与I/O电路533之间传送选定数据。

存储器控制单元515可以从外部源或电源(例如，内部或外部电池、AC-DC转换器等)接收正和负电源信号，例如电源电压(Vcc)540和负电源(Vss)541(例如，接地电势)。在某些实例中，存储器控制单元515可包含调节器542以在内部提供正或负电源信号。

在三维(3D)架构半导体存储器技术中，堆叠竖直结构，从而增加层次数、物理页且因此增加存储器装置(例如，上文所描述的存储装置)的密度。

图6示出3D NAND架构半导体存储器阵列610的实例示意图，其包含多个存储器单元串，每个串包含在Z方向上以源极到漏极的方式从源极侧选择栅极(SGS)到漏极侧选择栅极(SGD)堆叠的32层(TIER0-TIER31)电荷存储晶体管。3D存储器阵列中的每个存储器单元串可沿着Y方向布置为数据线(例如，位线(BL))，且沿着X方向布置为物理页(P0-P15)。在物理页(例如，P0)内，每个层次表示一个存储器单元行，且每一存储器单元串表示一列。存储器单元块可包含数个物理页(例如，128个、384个等)。在其它实例中，每一存储器单元串可视需要包含更多或更少的层次(例如，8个、16个、64个、128个等)，以及在电荷存储晶体管上方或下方的一或多个额外层次的半导体材料(例如，选择栅极、数据线等)。

存储器阵列610中的每一存储器单元包含耦合到(例如，电连接到或以其它方式可操作地连接到)存取线(例如，字线)的控制栅极，所述存取线按需要跨特定层次或层次的一部分共同地耦合控制栅极。3D存储器阵列中的特定层次且因此串中的特定存储器单元可使用相应存取线来存取或控制。例如，存储器装置610包含耦合TIER31中的每一存储器单元的控制栅极的第一半导体材料层级643(例如，多晶硅等)，以及耦合阵列的源极侧选择栅极(SGS)的第二半导体材料层级644。类似层级的金属或半导体材料可耦合每一层次的控制栅极。可使用位线(BL)和选择栅极等的组合来存取、选择或控制阵列中的特定存储器单元串，且可使用一或多个存取线(例如，字线)来存取、选择或控制特定串中的一或多个层次处的特定存储器单元。

图7示出3D NAND架构半导体存储器阵列710的实例示意图，其包含组织成块(例如，块A 745A、块B 745B等)和子块(例如，子块A₀ 745A₀、子块A_n 745A_n、子块B₀ 745B₀、子块745_n 301B_n等)的存储器单元串。存储器阵列710表示比通常在存储器装置的块、装置或其它单元中发现的类似结构的数目更大的数目的类似结构的一部分。

每一存储器单元串包含数个层次的电荷存储晶体管(例如，浮动栅极晶体管、电荷捕集结构等)，其在Z方向上以源极到漏极的方式在源极线(SRC)或源极侧选择栅极(SGS)和漏极侧选择栅极(SGD)之间堆叠。3D存储器阵列中的每一存储器单元串可沿着X方向布置为数据线(例如，位线(BL)BL0-BL2)，且沿着Y方向布置为物理页。

在物理页内，每个层次表示一个存储器单元行，且每一存储器单元串表示一列。子块可包含一或多个物理页。块可包含数个子块(或物理页)(例如，128、256、384等)。出于描述的目的而提供的所示出的存储器装置包含两个块，每个块具有两个子块，每个子块具有单个物理页，其中每个物理页具有三个存储器单元串，且每个串具有8个层次的存储器单元。在实际装置中，存储器阵列300将通常包含数目大得多的块、子块、物理页、存储器单元串、存储器单元和/或层次。例如，按需要，每个存储器单元串可包含选定数目的层次(例如，16、32、64、128等)，以及高于或低于电荷存储晶体管的一或多个额外层次的半导体材料(例如，选择栅极、数据线等)。作为一实例，48GB TLC NAND存储器装置可包含每页18,592字节(B)的数据(16,384+2208字节)、每块1536页、每平面548块和每装置4个或更多个平面。

存储器阵列710中的每一存储器单元包含耦合到(例如，电连接到或以其它方式可操作地连接到)存取线(例如，字线(WL))的控制栅极(CG)，所述存取线按需要跨特定层次或层次的一部分共同地耦合控制栅极(CG)。可以使用相应存取线来存取或控制3D存储器阵列710中的特定层次，并且因此存取或控制串中的特定存储器单元。可使用各种选择线来存取多组选择栅极。

图8示出3D NAND架构半导体存储器阵列810的一部分的实例示意图，其包含布置成串(例如，第一串846、第二串847、第三串848和第四串849)和层次(例如，TIER0-TIER7850、851、852、853、854、855、856、857)的二维阵列的多个存储器单元814，以及感测放大器830。例如，存储器阵列810可示出3D NAND架构半导体存储器装置的存储器单元的物理页的一部分的实例示意图。每一存储器单元串使用相应源极侧选择栅极(SGS)(例如，第一SGS858、第二SGS 859、第三SGS 860或第四SGS 861)耦合到源极线(SRC)，并且使用相应漏极侧选择栅极(SGD)(例如，第一SGD 866、第二SGD 867、第三SGD 868或第四SGD 869)耦合到相应数据线(例如，第一、第二、第三或第四位线(BL0-BL3)862、863、864、865)。虽然在图9的实例中示出为具有8个层次(TIER0-TIER7 912-926，例如使用字线(WL)WL0-WL7)和4个数据线(BL0-BL3 928-934)，但其它实例可视需要包含具有更多或更少层次(例如，16、32、64等)或数据线的存储器单元串。

在例如实例存储器阵列900等NAND架构半导体存储器阵列中，可通过感测与含有所选存储器单元的特定数据线相关联的电流或电压变化而存取所选存储器单元的状态。可使用一或多个驱动器(例如，由控制电路、一或多个处理器、数字逻辑等)存取存储器阵列900。在实例中，取决于对特定存储器单元或存储器单元集合将执行的所需操作的类型，一或多个驱动器可通过驱动特定电位到一或多个数据线(例如，位线BL0-BL3)、存取线(例如，字线WL0-WL7)或选择栅极而激活特定存储器单元或存储器单元集合。

为了将数据编程或写入到存储器单元，可将编程电压(Vpgm)(例如，一或多个编程脉冲等)施加到选定字线(例如，WL4)，且因此施加到耦合到选定字线的每一存储器单元的控制栅极(例如，耦合到WL4的存储器单元的第一、第二、第三或第四控制栅极870、871、872、873)。编程脉冲可例如在15V处或附近开始，并且在某些实例中，可在每一编程脉冲施加期间量值增加。在将编程电压施加到选定字线的同时，可将例如接地电位(例如，Vss)等电位施加到为编程目标的存储器单元的数据线(例如，位线)和衬底(且因此源极与漏极之间的通道)，从而导致从沟道到目标存储器单元的浮动栅极的电荷转移(例如，直接注入或佛勒-诺德海姆(Fowler-Nordheim，FN)隧穿等)。

相比之下，可将传递电压(Vpass)施加到具有并非为编程目标的存储器单元的一或多个字线，或可将禁止电压(例如，Vcc)施加到具有并非为编程目标的存储器单元的数据线(例如，位线)，以例如禁止电荷从沟道传送到这些非目标存储器单元的浮动栅极。传递电压可例如取决于施加的传递电压与为编程目标的字线的接近度而变化。禁止电压可包含相对于接地电位(例如，Vss)的供应电压(Vcc)，例如来自外部源或供应(例如，电池、AC/DC转换器等)的电压。

作为实例，如果将编程电压(例如，15V或更高)施加到特定字线，例如WL4，那么可将10V的传递电压施加到一或多个其它字线，例如WL3、WL5等，以禁止非目标存储器单元的编程，或保持并非为编程目标的这些存储器单元上存储的值。随着施加的编程电压与非目标存储器单元之间的距离增大，制止对非目标存储器单元进行编程所需的传递电压可减小。例如，在将15V的编程电压施加到WL4的情况下，可将10V的传递电压施加到WL3和WL5，可将8V的传递电压施加到WL2和WL6，可将7V的传递电压施加到WL1和WL7等。在其它实例中，传递电压或字线的数目等可更高或更低，或更多或更少。

耦合到数据线(例如，第一、第二、第三或第四位线(BL0-BL3)862、863、864、865)中的一或多个的感测放大器830可通过感测特定数据线上的电压或电流而检测相应数据线中的每一存储器单元的状态。

在一或多个编程脉冲(例如，Vpgm)的施加之间，可执行检验操作以确定所选存储器单元是否已到达其既定经编程状态。如果所选存储器单元已到达其既定经编程状态，那么可禁止其进一步编程。如果所选存储器单元尚未到达其既定经编程状态，那么可施加额外编程脉冲。如果在特定数目的编程脉冲(例如，最大数目)之后所选存储器单元尚未到达其既定经编程状态，那么所选存储器单元或与这些所选存储器单元相关联的串、块或页可标记为有缺陷的。

为了擦除存储器单元或存储器单元群组(例如，擦除通常以块执行)，可(例如，使用一或多个位线、选择栅极等)将擦除电压(Vers)(例如，通常Vpgm)施加到以擦除为目标的存储器单元的衬底(且因此源极与漏极之间的沟道)，同时目标存储器单元的字线保持在例如接地电位(例如，Vss)的电位，从而导致从目标存储器单元的浮动栅极到沟道的电荷转移(例如，直接注入或佛勒-诺德海姆(FN)隧穿等)。

在提供包含存储器装置的系统的综述之后，在下文提供关于使用固件来执行存储器装置策略的更详细论述。举例来说，使用固件来执行存储器装置策略使得装置能够启用不同的影响性能的特征，使用这些特征可易于将存储器装置从低性能存储器装置切换到高性能存储器装置，高性能存储器装置启用了不同的影响性能的特征。在由OEM或终端用户使用非易失性设置(例如，描述符寄存器或熔丝)配置时，固件可以检测和控制存储器策略。

本发明标的物的各种实施例使用对硬件用途的固件监测来执行经许可合约或其它设置。希望涵盖具有相同硬件的不同市场部分和固件设置有所改变的一个产品。因此，借助于实例而非限制，单个产品可经盘存以仅使用固件设置改变来递送单通道或双通道产品。可以导出多个库存单位(SKU)，并且可以利用用于相同硬件产品的各种吞吐量或带宽选择方案或串行器/串并转换器(SERDES)速度和宽度选择方案来形成价格点模型。

在实例实施例中，存储器装置的OEM可以通过直接从OEM购买密钥或许可而向装置的终端用户提供升级。在其中装置是由无线电话公司出售的电话的实例中，电话公司可以为低性能电话支付更低的价格，使得它们能够进行比较便宜的试销。接着，OEM可以向愿意为额外的装置功能支付的终端客户出售升级。

图9借助于实例而非限制地示出用于向存储器装置提供存储器装置策略以供所述存储器装置执行所述存储器装置策略的方法的实施例(例如，使用影响执行的特征的存储器装置性能，例如用于串行通信的通道的数目、数据传输限制等)。在974处，OEM服务器或其它许可授予系统可以使用存储器装置从用户接收许可不同存储器装置性能(例如，存储器装置的性能的增大或减小)的请求。所述请求可涉及启用一或多个影响性能的特征的支付或增加的入网费，也可涉及停用一或多个影响性能的特征的退款或降低的入网费。在975处，原始设备制造商(OEM)服务器或其它许可授予系统可以向存储器装置提供指示所请求的许可(例如，密钥)的数据。存储器装置可以在存储器装置内的专用硬件寄存器中存储密钥或指示许可的其它数据。存储器装置可以询问寄存器以确定存储器装置策略(例如，许可所授予的权限)，并且接着执行反映在许可中的存储器装置策略。

图10借助于实例而非限制地示出由存储器装置1076和OEM许可服务器(或其它许可授予系统)1077执行的过程的实施例。在1078处，用户可以通过存储器装置1078请求改变(例如，增强或降低)存储器装置性能的许可。在1079处，OEM许可服务器1077可以接收对改变存储器装置性能的许可的请求。服务器可以请求为所述改变支付或为所述改变提供退款。在1080处，许可授予系统经配置以向存储器装置发送指示所请求许可的数据。在1081处，存储器装置可以接收指示许可改变的数据，并且接着更新专用硬件寄存器以存储指示有效的存储器装置策略的数据。在1083处，使用存储器装置内的固件来读取硬件寄存器，然后在1084处，执行存储器装置策略。

影响性能的特征的一个实例是用于串行传送数据的通道的数目。下文的论述将对所用通道的数目的控制用作控制存储器装置性能来执行存储器装置策略的实例。此概念可以应用到存储器装置的其它影响性能的特征。

现代电子器件和受管理存储器具有控制器来获取在串行接口处接收的高速串行数据并将它们转换到宽得多的并行接口以发送到其它芯片或存储器。串行接口通常被塞到涉及多个高速通道的链路中。符合当前标准的UFS装置可支持两个通道。然而，在未来装置中可能支持额外的高速通道。每个通道可包含用于传输和接收数据的差分对。使用更少通道大体上对应于更便宜且功率更低的装置。已经使用自动硬件解决方案和标准来执行使用可用高速通道的贯通。目前的UFS控制器由于功率时延和速度约束而无法配置可用通道的数目(一个或两个)。固件可用于修改PHY属性，并且仅声明对一个通道的支持，但在硬件级实现的自动“通道发现”程序将允许装置启用和使用第二通道。

本发明主题的各种实施例通过使用固件询问专用硬件寄存器来检查是否使用第二通道、检查内部设置并执行优选策略而解决了自动通道发现程序。执行策略只涉及使用由所询问的专用硬件寄存器授权的通道。另外或替代地，执行策略涉及重置系统，进入写入保护模式，节制性能等等。另外或替代地，一些实例实施例可以集成数据吞吐量以在有限时间内执行有限吞吐量。借助于实例而非限制，存储装置可用于在高带宽下执行每日1GB的数据分配，之后装置可以将每日额外数据的带宽减小到1GB以上。另外或替代地，一些实例实施例可以使用固件模拟硬件故障，使得硬件不能使用通道。硬件故障的实例是在边界条件之外的温度，这可触发装置降低由降低通信速度产生的热量。可以改变PHY设置来使未经授权的通道降级，使得硬件不能使用通道，但是保持贯通。询问专用硬件寄存器检查是否使用第二通道可以在空闲时间期间执行。为了击败其中主机只在它的性能峰值请求期间启用第二通道的规避方案，可以添加对MEDIA错误恢复流(其中性能已经被影响，并且CPU可能停止等待错误校正码(ECC)处理，例如低密度奇偶校验(LDPC)引擎完成软校正)的检查。数据可能需要额外LDPC校正环路，且存储器控制器的处理器可能正在等待结果。一些实例实施例可以周期性地限制存取，并通过使用看门狗计时器或通过周期性地检查通道执行来降低性能。

图11示出一些非限制性实例许可模型和对应的存储器装置策略。示出的表包含三个许可模型(例如，许可模型A、B、C)，它们对应于用于控制存储器装置性能的三个模式(例如，限制通道计数；限制速度；以及限制每日字节数)。应注意，可以实施其它存储器装置性能控制，还要注意一些许可可以实施至少两个存储器装置性能控制的组合。每个许可模型可与所准许的可用于串行通信的通道的数目相关联。例如，许可A示出为只用于通道1，而许可B和C示出为用于通道1和2两者。此外，每个许可模型可与所准许的UFS速度(G4和/或G3)相关联。为了执行存储器装置策略，每个许可模型可以在确定时间或时机检查授权(例如，密钥或许可)。例如，许可模型A将通道计数限制为一个通道，并且可以检查对存储器装置的通电的授权，以防自动通道发现程序自动使用两个通道。许可模型B将速度限制为G3，并且可以，借助于实例而非限制，使用看门狗计时器周期性地检查授权。许可模型C限制一段时间(例如，一日)内的数据量(例如，字节数目)，并且可以使用总字节计数器确定何时超过所述数据量。在超过不同水平的数据使用之后，各种实施例可以改变存储器装置的其它影响性能的特征。借助于实例而非限制，可以在每日第一阈值的数据使用之后减少通道的数目，并且接着可以在每日第二阈值的数据使用之后进一步限制速度。

图12借助于实例而非限制地示出包含主机1201和经配置以执行存储器装置策略的存储器装置1202的系统的框图。主机和存储器装置可包含先前描述的其它特征。示出的主机1201包含具有串行器/串并转换器(SERDES)的主机控制器1205，且示出的存储器装置1202包含具有SERDES的存储器控制器1215。主机1201和存储器装置1202两者中的SERDES配置有两个差分对，它们对应于SERDES之间的两个串行通信通道(通道1和通道2)。存储器控制器1215可包含存储器管理组件1216。存储器管理组件1216使用PHY设置1286控制传送能力，且PHY设置1286可包含至少一个专用硬件寄存器，所述专用硬件寄存器经配置以存储指示例如经许可存储器装置性能特征的存储器装置策略的信息。存储器管理组件1216内的固件1285可以询问寄存器以确定存储器装置策略，并通过借助性能节制1287控制存储器装置性能来执行策略。存储器管理组件1216可包含看门狗计时器1288，用于控制存储器装置何时询问寄存器以认证存储器装置策略。性能节制可包含根据存储器装置策略而控制用于串行通信的通道的数目。另外或替代地，性能节制可包含根据存储器装置策略而控制(例如，限制或增大)串行通信的数据传送速度。另外或替代地，性能节制可包含根据存储器装置策略控制在一段时间(例如，小时、日、周或月)内允许传送的数据量。计数器1289可用于跟踪数据传送。另外或替代地，性能节制可包含在违反装置策略的情况下的系统重置和/或进入写入保护模式。另外或替代地，性能节制可包含模拟硬件故障(例如，触发存储器装置节制性能以减少自发热的高温条件)。

图13示出上面可执行本文所论述的技术(例如，方法)中的任一种或多种的实例机器1300的框图。在替代实施例中，机器1300可以充当独立装置，或可以连接(例如，联网)到其它机器。在联网部署中，机器1300可以在服务器机器、客户端机器或服务器-客户端网络环境两者的能力范围内操作。在实例中，机器1300可以充当同级间(P2P)(或其它分布式)网络环境中的同级机器。机器1300可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网络设备、IoT装置、汽车系统，或能够(循序或以其它方式)执行指定将由所述机器采取的动作的指令的任何机器。此外，虽然仅示出单个机器，但术语“机器”也将被视为包含单独地或共同地执行一或多个指令集以执行本文中所论述的方法中的任一种或多种(例如，云计算、软件即服务(SaaS)、其它计算机集群配置)的任何机器集合。

如本文所描述的实施例和实例可包含逻辑、组件、装置、封装或机制，或者可通过逻辑、组件、装置、封装或机制操作。电路系统是实施于包含硬件(例如，简单电路、门、逻辑等)的有形实体中的电路的集合(例如，集)。电路系统成员可以随时间推移和基础硬件变化而为灵活的。电路系统包含当操作时可单独或组合地执行特定任务的部件。在实例中，可以不可改变地设计电路系统的硬件以实行特定操作(例如，硬连线)。在实例中，电路系统的硬件可以包含可变连接的物理组件(例如，执行单元、晶体管、简单电路等)，包含物理上经修改(例如，以磁性方式、以电学方式、恒定集结粒子的可移动放置等)以编码特定操作的指令的计算机可读媒体。在连接物理组件时，硬件构成的基础电特性例如从绝缘体改变成导体或反之亦然。指令使得参与的硬件(例如，执行单元或加载机构)能够经由可变连接创建硬件中的电路系统部件以当在操作中时实行特定任务的部分。因此，当装置操作时计算机可读媒体以通信方式耦合到电路系统的其它组件。在实例中，物理组件中的任一个可以用于一个以上电路系统中的一个以上部件中。例如，在操作下，执行单元可在一个时间点下用于第一电路系统的第一电路，并且由第一电路系统中的第二电路再使用，或在不同时间下由第二电路系统中的第三电路再使用。

机器(例如，计算机系统)1300(例如，主机装置105、受管理存储器装置110等)可包含硬件处理器1302(例如，中央处理单元(CPU)、图形处理单元(GPU)、硬件处理器核心或其任何组合，例如存储器控制器115等)、主存储器1304和静态存储器1306，其中的一些或全部可经由互连链路(例如，总线)1308彼此通信。机器1300可进一步包含显示单元1310、字母数字输入装置1312(例如，键盘)和用户接口(UI)导航装置1314(例如，鼠标)。在实例中，显示单元1310、输入装置1312和UI导航装置1314可为触摸屏显示器。机器1300可另外包含存储装置(例如，驱动单元)、信号产生装置1318(例如，扬声器)、网络接口装置1320、一或多个传感器1316，例如全球定位系统(GPS)传感器、指南针、加速度计或其它传感器。机器1300可包含输出控制器1328，例如串行(例如，通用串行总线(USB)、并行或其它有线或无线(例如，红外(IR)、近场通信(NFC)等)连接以通信或控制一或多个外围装置(例如，打印机、读卡器等)。

机器可读媒体1322可包含存储装置1321，体现本文所描述的技术或功能中的任何一或多者或由其利用的数据结构或指令1324(例如，软件)的一或多个集合存储于所述存储装置上。指令1324还可在其由机器1300执行期间完全或至少部分地驻留在主存储器1304内、静态存储器1306内或硬件处理器1302内。在实例中，硬件处理器1302、主存储器1304、静态存储器1306或存储装置1321中的一个或任何组合可构成机器可读媒体1322。虽然机器可读媒体1322示出为单个媒体，但术语“机器可读媒体”可包含经配置以存储一或多个指令1324的单个媒体或多个媒体(例如，集中或分布式数据库，或相关联高速缓冲存储器和服务器)。术语“机器可读媒体”可以包含能够存储、编码或载送用于由机器1300执行的暂时性或非暂时性指令且使机器1300执行本发明的技术中的任何一或多个，或能够存储、编码或载送由此类指令使用或与此类指令相关联的数据结构的任何暂时性或非暂时性媒体。非限制性机器可读媒体实例可以包含固态存储器以及光学和磁性媒体。在实例中，集中式机器可读媒体包括具有多个粒子的机器可读媒体，所述粒子具有不变(例如，静止)质量。因此，集中式机器可读媒体是非暂时性传播信号。集中式机器可读媒体的具体实例可以包含：非易失性存储器，例如半导体存储器装置(例如，电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM))和快闪存储器装置；磁盘，例如内部硬盘和可移除式盘；磁光碟；以及CD-ROM和DVD-ROM盘。

指令1324(例如，软件、程序、操作系统(OS)等)或其它数据存储于存储装置1321上，可由存储器1304存取以供处理器1302使用。存储器1304(例如，DRAM)通常更快但是是易失性的，因此是与存储装置1321(例如，SSD)不同的存储类型，所述存储装置1321适合于长期存储，包含在“断开”条件中时的长期存储。在处于用户或机器1300使用中的指令1324或数据通常加载于存储器1304中供处理器1302使用。当存储器1304装满时，可分配来自存储装置1321的虚拟空间以补充存储器1304；然而，因为存储装置1321通常比存储器1304慢，且写入速度通常比读取速度慢至少两倍，所以虚拟存储器的使用由于存储装置时延(与存储器1304相比，例如DRAM)可极大地降低用户体验。此外，用于虚拟存储器的存储装置1321的使用可极大地减少存储装置1321的可用使用寿命。

与虚拟存储器相比，虚拟存储器压缩(例如，内核特征“ZRAM”)使用存储器的部分作为经压缩块存储以避免对存储装置1321的分页。分页在经压缩块中发生直到必须将这些数据写入到存储装置1321为止。虚拟存储器压缩增加存储器1304的可用大小，同时减少存储装置1321上的磨损。

针对移动电子装置或移动存储而优化的存储装置传统地包含MMC固态存储装置(例如，微安全数字(microSD^TM)卡等)。MMC装置包含与主机装置的数个并行接口(例如，8位并行接口)，通常是可从主机装置移除的单独的组件。相比之下，eMMC^TM装置附接到电路板上并被视为主机装置的组件，其读取速度比得上基于串行ATA^TM(串行高级技术(AT)附接，或SATA)的SSD装置。然而，对移动装置性能的需求持续增大，以便完全启用虚拟或增强现实装置、利用不断增加的网络速度等。响应于此需求，存储装置已经从并行转移到串行通信接口。包含控制器和固件的通用快闪存储(UFS)装置使用具有专用读取/写入路径的低电压差分信令(LVDS)串行接口与主机装置通信，进一步推进了更高的读取/写入速度。

指令1324可以进一步利用多个传送协议中的任一个(例如，帧中继、因特网协议(IP)、传输控制协议(TCP)、用户数据报协议(UDP)、超文本传送协议(HTTP)等)经由网络接口装置1320使用传输媒体在通信网络1326上发射或接收。实例通信网络可以包含局域网(LAN)、广域网(WAN)、包数据网络(例如，因特网)、移动电话网络(例如，蜂窝网络)、简易老式电话(POTS)网络和无线数据网络(例如，称为的电气电子工程师学会(IEEE)802.11系列标准、称为的IEEE 802.16系列标准)、IEEE 802.15.4系列标准、对等式(P2P)网络，以及其它网络。在实例中，网络接口装置1320可包含一或多个物理插口(例如，以太网、同轴或电话插口)或一或多个天线以连接到通信网络1326。在实例中，网络接口装置1320可包含多个天线以使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入单输出(MISO)技术中的至少一个无线地通信。术语“传输媒体”应被视为包含能够存储、编码或载送指令以由机器执行的任何无形媒体，且包含数字或模拟通信信号或用以促进此软件的通信的其它无形媒体。

以上详细描述意图为说明性的，且不具有限定性。因此，本公开的范围应该参考所附权利要求书以及此权利要求书被赋予的等效物的完整范围来确定。