阅读说明：本技术 少管脚存储器的控制系统、fpga芯片和存储系统 (Control system, FPGA chip and storage system of few-pin memory ) 是由 汤博先 刘烈 于 2020-03-31 设计创作，主要内容包括：本发明公开了一种少管脚存储器的控制系统、FPGA芯片和存储系统,用于实现用户层与少管脚存储器的相互通信。所述控制系统包括控制器和接口模块,所述控制器分别与用户层模块和所述接口模块连接,所述接口模块与所述少管脚存储器连接；所述控制器,用于获取所述用户层模块发送的命令和地址,并将所述命令和地址进行处理后发送至所述接口模块；所述接口模块,用于根据所述数据命令和进行时钟域转换,并将经过所述时钟域转换后的所述命令和地址发送至所述少管脚存储器。本发明还公开了一种包括上述控制系统的FPGA芯片和存储系统。(The invention discloses a control system, an FPGA chip and a storage system of a few-pin memory, which are used for realizing the mutual communication between a user layer and the few-pin memory. The control system comprises a controller and an interface module, wherein the controller is respectively connected with a user layer module and the interface module, and the interface module is connected with the few-pin memory; the controller is used for acquiring the command and the address sent by the user layer module, processing the command and the address and sending the processed command and address to the interface module; and the interface module is used for performing clock domain conversion according to the data command and sending the command and the address converted by the clock domain to the few-pin memory. The invention also discloses an FPGA chip and a storage system comprising the control system.)

少管脚存储器的控制系统、FPGA芯片和存储系统

技术领域

本发明涉及存储器技术领域，尤其涉及一种少管脚存储器的控制系统、FPGA芯片和存储系统。

背景技术

IP核全称知识产权核(intellectual property core)，是指某一方提供的形式为逻辑单元、芯片设计的模块。设计人员能够以IP核为基础进行专用集成电路或现场可编程逻辑门阵列的逻辑设计，以缩短设计周期、提高设计质量与效率。

少管脚存储器(reduce pin count memory，RPC Memory)，采用DRAM的工艺和技术，作为一种新的DRAM器件。与目前主流的DDR3存储器相比，少管脚存储器采用相同的技术和工艺，却只使用了几乎一半的IO管脚，因此少管脚存储器的芯片面积更小，更具有竞争力。因此，少管脚存储器成为对于有大缓存容量和高带宽要求的众多便携式移动产品的理想选择。在功能越来越复杂的便携移动设备中，更少的I/O接口意味着更小的面积、功耗和成本。所以少管脚存储器在使用I/O接口少、成本控制低、存储芯片面积小、功耗低、高速传输的应用场景中有着无法比拟的优势。基于上述市场需求及少管脚存储器的存储特性，亟需一种接口电路的实现方法，实现用户层与少管脚存储器的相互通信。

发明内容

本发明实施例提供一种少管脚存储器的控制系统、FPGA芯片和存储系统，可以实现用户层与少管脚存储器的相互通信。

本发明第一方面提供了一种少管脚存储器的控制系统，所述控制系统包括控制器和接口模块，所述控制器分别与用户层模块和所述接口模块连接，所述接口模块与所述少管脚存储器连接；

所述控制器，用于获取所述用户层模块发送的命令和地址，并将所述命令和地址进行处理后发送至所述接口模块；

所述接口模块，用于根据所述数据命令和进行时钟域转换，并将经过所述时钟域转换后的所述命令和地址发送至所述少管脚存储器。

可选地，所述控制器，用于获取所述用户层模块发送的写数据命令、地址和写数据信息，并将所述写数据命令、地址和写数据信息进行处理后发送至所述接口模块；

所述接口模块，用于根据所述写数据命令对所述写数据信息进行缓存处理后，对所述写数据命令、地址和写数据信息进行时钟域转换，并将经过所述时钟域转换后的所述写数据命令、地址和写数据信息发送至所述少管脚存储器。

可选地，所述控制器，用于获取所述用户层模块发送的读数据命令，并将所述读数据命令进行处理后发送至所述接口模块；

所述接口模块，用于对所述读数据命令进行时钟域转换后发送至所述少管脚存储器，在将经过时钟域转后的所述读数据命令发送至所述少管脚存储器之后接收所述少管脚存储器发送的读数据指示信号，并根据所述读数据指示信号从所述少管脚存储器发送的数据中选择相应读数据，生成所述相应读数据对应的读有效信号，将所述相应读数据和所述读有效信号发送至所述控制器；

所述控制器，用于在接收到所述接口模块发送的所述读有效信号和相应读数据后，根据所述读有效信号将所述相应读数据反馈至所述用户层模块。

可选地，所述控制器包括命令模块和写数据模块；

所述命令模块，用于接收所述用户层模块发送的写数据命令和地址，并将所述地址转换至所述少管脚存储器对应的地址后，将转换的地址与所述写数据命令进行重组并发送至所述接口模块；

所述写数据模块，用于接收所述用户层模块发送的写数据信息，所述写数据信息包括写数据使能信号、写掩码信号和写数据；根据所述写数据使能信号与所述写掩码信号得到写使能信号，并将所述写使能信号与所述写数据发送至所述接口模块。

可选地，所述控制器还包括读数据模块；

所述命令模块，用于获取用户层模块发送的读数据命令，并将所述读数据命令发送至所述接口模块；

所述读数据模块，用于在检测到所述接口模块反馈的所述读有效信号时接收所述接口模块反馈的所述相应读数据，并将所述读有效信号和所述相应读数据发送至所述用户层模块。

可选地，所述接口模块包括控制通路模块、数据通路模块和I/O逻辑模块；

所述控制通路模块，用于在写数据时，接收所述控制器发送的写数据命令和地址，根据所述写数据命令获取延时参数，并将所述延时参数发送至所述数据通路模块，以及将所述写数据命令按照少管脚存储器协议解析成命令码后与所述地址合并成第一地址命令码，并将所述第一地址命令码发送至所述I/O逻辑模块；

所述数据通路模块，用于根据所述延时参数对所述写数据进行缓存处理，并将所述写数据发送至所述I/O逻辑模块；

所述I/O逻辑模块，用于将所述写数据、所述第一地址命令码转换至所述少管脚存储器对应的时钟域后发送至所述少管脚存储器。

所述控制通路模块，用于在读数据时，获取所述读数据命令，并将所述读数据命令按照少管脚存储器协议解析成命令码后与所述地址合并成第二地址命令码，并将通过所述I/O逻辑模块将所述第二地址命令码发送至所述少管脚存储器；

所述I/O逻辑模块，用于接收所述少管脚存储器根据所述第二地址命令码发送的读指示信号，并发送至所述控制通路模块；

所述控制通路模块，用于根据所述少管脚存储器发送的所述读数据指示信号控制所述控制通路模块从所述少管脚存储器发送的数据中选取相应读数据，并生成所述读有效信号，将所述读有效信号发送至所述控制器。

可选地，当使用并行命令模式时，所述第一地址命令码与所述写数据共用DQ线发送。当使用串行命令模式时，所述第一地址命令码由stb线单独发送，所述写数据用所述DQ线发送。所述第一地址命名码在所述写数据之前发送。

所述命令模块，用于接收所述用户层模块发送的写请求信号后，确定写命令队列是否已满，若所述写命令队列已满，则向所述用户层模块发送写忙碌应答信号；若所述写命令队列未满，则接收所述用户层模块发送的所述写数据命令；用于接收所述用户层模块发送的读请求信号后，确定读命令队列是否已满，若所述读命令队列已满，则向所述用户层模块发送读忙碌应答信号；若所述读命令队列未满，则接收所述用户层模块发送的所述读数据命令。

可选地，所述初始化模块，用于在上电后，根据少管脚存储器协议标准对所述少管脚存储器进行初始化，所述初始化包括复位和读写校准。

可选地，所述命令模块，用于将所述地址映射为所述少管脚存储器对应的Bank地址、Row地址和Column地址。

本发明第二方面提供了一种FPGA芯片，所述FPGA芯片包括如前述第一方面所述的少管脚存储器的控制系统。

本发明第三方面提供了一种存储系统，包括用户层模块、少管脚存储器和如前述第一方面所述的FPGA芯片，所述用户层模块和少管脚存储器分别与所述FPGA芯片连接。

在上述方案中，用户层模块通过控制系统与少管脚存储器进行相互通信，该控制系统包括控制器和接口模块，控制器用于接收来自用户层模块的命令，并通过接口模块向少管脚存储器的接口提供满足时序与顺序要求的信号，从而通过接口模块实现对少管脚存储器的操作，通过本发明所提供的控制系统适用于少管脚存储器中，可实现用户层与少管脚存储器的通信与控制。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例中控制系统与用户层模块、少管脚存储器连接的示意图；

图2是本发明实施例中控制系统的一结构示意图；

图3是本发明实施例中用户层模块通过控制系统与少管脚存储器的交互示意图；

图4是本发明实施例中用户层模块突发长度为4的写时序示意图；

图5是本发明实施例中用户层模块突发长度为4时少管脚存储器的写时序示意图；

图6是本发明实施例中用户层模块突发长度为4的读时序示意图；

图7是本发明实施例中用户层模块突发长度为4时少管脚存储器的读时序示意图；

图8是本发明实施例中FPGA芯片与用户层模块、少管脚存储器连接的示意图；

图9是本发明实施例中存储系统的一结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1，图1为本发明实施例一种少管脚存储器的控制系统20与用户层模块10和少管脚存储器30的连接示意图，其中，控制系统20包括控制器201和接口模块202，控制器201分别与用户层模块10和接口模块202连接，接口模块202与少管脚存储器30连接；控制器201，用于获取用户层模块10发送的命令和地址，并将命令和地址进行处理后发送至接口模块202；例如控制器201用于将用户层模块10发送的地址转换为少管脚存储器30对应的地址，并发送至用户层模块202，例如该控制器201用于对用户层模块10发送的命令进行拆分或重组，以根据少管家存储器协议和命令变换得到相应的指令，例如激活、预充电、写或读等指令，并将转换得到的指令发送至接口模块202。接口模块202用于对控制器201发送的命令和进行时钟域转换，将低速时钟域转换到高速时钟域，以产生少管脚存储器30的所需的信号，并将经过时钟域转换后的命令和地址发送至少管脚存储器30，从而将控制器发送的命令和地址转换为少管脚存储器所需的读写速率。可以理解，在上述方案中，用户层模块10通过控制系统20与少管脚存储器30进行相互通信，控制系统20的控制器201用于接收来自用户层模块10的命令，并通过接口模块201向少管脚存储器30的接口提供满足时序与顺序要求的信号，从而实现对少管脚存储器的30操作，实现用户层与少管脚存储器30的通信与控制。其中，上述命令包括写数据命令和写数据命令，以及其他用于控制少管脚存储器的命令，例如复位命令等，这里不一一举例。也就是说，对少管脚存储器30的控制包括写数据和读数据的过程，用户层模块10可以向控制器201发送读数据命令和写数据命令，以实现从少管脚存储器30写入数据或读取数据的过程，下面分别介绍。

在写数据过程中，用户层模块10可以向控制器201发送写数据命令、地址和写数据信息，其中，该写数据信息包括需要写入的写数据和写掩码信号和写数据使能信号，控制器201用于获取用户层模块10发送的写数据命令、地址和写数据信息，并将写数据命令、地址和写数据信息进行处理后发送至接口模块202；接口模块202用于根据写数据命令对写数据信息进行缓存处理后，对写数据命令、地址和写数据信息进行时钟域转换，并将经过时钟域转换后的写数据命令、地址和写数据信息发送至少管脚存储器30。在本实施例中，用户层模块10通过向控制系统发送写数据命令、地址和写数据信息，可使得用户层模块10从少管脚存储器30上写入数据。

在读数据过程中，控制器201用于获取用户层模块10发送的读数据命令，并将读数据命令进行处理后发送至接口模块202；接口模块202用于对读数据命令进行时钟域转换后发送至少管脚存储器30，在将经过时钟域转后的读数据命令发送至少管脚存储器30之后接收少管脚存储器30发送的读数据指示信号，并根据读数据指示信号从少管脚存储器30发送的数据中选择相应读数据，生成相应读数据对应的读有效信号，将相应读数据和读有效信号发送至控制器201；控制器201用于在接收到接口模块202发送的读有效信号和相应读数据后，根据读有效信号将相应读数据反馈至用户层模块10。可见，在本实施例中，用户层模块通过控制系统10，可使得用户层模块10可以从少管脚存储器30上读取数据的过程。

在上述方案中，用户层模块通过控制系统与少管脚存储器进行相互通信，该控制系统包括控制器和接口模块，控制器用于接收来自用户层模块的命令，并通过接口模块向少管脚存储器的接口提供满足时序与顺序要求的信号，从而通过接口模块实现对少管脚存储器的操作，通过本发明所提供的控制系统适用于少管脚存储器中，可实现用户层与少管脚存储器的通信与控制。

请参阅图2，可选地，控制器201包括命令模块2011和写数据模块2012；命令模块2011用于接收用户层模块10发送的写数据命令和地址，并将地址转换至少管脚存储器30对应的地址，具体地，该命令模块2011用于将地址映射为少管脚存储器30对应的Bank地址、Row地址和Column地址。将根据少管脚协议对转换的地址与写数据命令进行拆分或重组并发送至接口模块202。写数据模块2012用于接收用户层模块10发送的写数据信息，写数据信息包括写数据使能信号、写掩码信号和写数据，根据写数据使能信号与写掩码信号得到写使能信号，并将写使能信号与写数据发送至接口模块202。也就是说，该写数据模块211主要功能是接收并存储用户发送的写数据使能信号、写数据信息与写掩码信号，对写数据使能信号和写掩码信号进行逻辑计算后得到写使能信号，并根据目前存储的写数据与控制器201接收到的写命令、配置的突发长度等为接口模块202提供写数据，并向接口模块202传送写使能信号。其中，可以理解的是，对于深度为M宽度为N的少管脚存储器来说，地址0～M中的每个地址的存储数据都对应一个比特数为N位的掩码信号，掩码信号的每个比特位对应相应地址内存储数据的每个比特位，用于掩饰存储数据中不改写相应寄存器的值的比特位或需改写相应寄存器的值的比特位。如掩码高有效，即掩码为1的比特位会被掩饰而不改写相应比特寄存器的值；同理，如果掩码低有效，即掩码为0的比特位会被掩饰而不改写相应比特寄存器的值。存储器还具有一位宽为单比特的写使能信号，用于控制少管脚存储器是否可以写数据。由于写使能信号是单比特的，二进制表示为0或1，示例性的，写使能信号为低有效，即写使能信号为0时存储器可以写数据；写使能信号为高有效，即写使能信号为1时少管脚存储器可以写数据。要与多比特位的掩码信号进行逻辑运算之前，首先，要将写使能信号扩展为与掩码信号位宽相同的写使能信号，写使能信号扩展为掩码信号位宽相同后，再将扩展后的写使能信号与掩码信号进行逻辑运算，得到与掩码信号位宽相同的写使能信号。具体地，如掩码信号和写使能信号均为高有效，则先将多比特掩码信号按位取反，然后分别与扩展后的写使能信号进行按位与操作，得到一个扩展的与写数据及掩码信号相同位宽的写使能信号。

可选地，控制器201还包括读数据模块2013；命令模块2011用于获取用户层模块10发送的读数据命令，并将读数据命令发送至接口模块202；所述读数据模块2013用于在检测到接口模块202反馈的读有效信号时接收接口模块202反馈的相应读数据，并将读有效信号和相应读数据发送至用户层模块10。

可选地，接口模块202包括控制通路模块2021、数据通路模块2022和I/O逻辑模块2023；控制通路模块2021用于在写数据时，接收控制器201发送的写数据命令和地址，根据写数据命令获取延时参数，并将延时参数发送至数据通路模块2022，以及将写数据命令按照少管脚存储器协议解析成命令码后与地址合并成第一地址命令码，并将第一地址命令码发送至I/O逻辑模块2023；数据通路模块2022用于根据延时参数对写数据进行缓存处理，并将写数据发送至I/O逻辑模块2023；I/O逻辑模块2023，用于将写数据、写数据命令和地址转换至少管脚存储器30对应的时钟域后发送至少管脚存储器30。其中，当使用并行命令模式时，所述第一地址命令码与所述写数据共用DQ线，且命令地址码提前于数据发出。当使用串行命令模式时，所述第一地址命令码由stb线单独发送，所述写数据用所述DQ线发送。容易看出，在本方案中，通过DQ线首先发送命令再发数据且共用DQ线，在长突发的模式下，一次命令通常传输较大的数据，此时，通过本方案减少发送命令地址带来的效率损失。

可选地，所述控制通路模块2022用于在读数据时，获取读数据命令，并将所述读数据命令按照少管脚存储器协议解析成命令码后与所述地址合并成第二地址命令码，并将通过所述I/O逻辑模块2023将所述第二地址命令码发送至所述少管脚存储器30；所述I/O逻辑模块2023用于接收所述少管脚存储器30根据所述第二地址命令码发送的读指示信号，并发送至所述控制通路模块2022；所述控制通路模块2022用于根据所述少管脚存储器发送的所述读数据指示信号控制所述控制通路模块从所述少管脚存储器30发送的数据中选取相应读数据，并生成所述读有效信号，将所述读有效信号发送至所述控制器，使得最后用户层模块10可以从少管脚存储器30中读取到数据。

可选地，所述命令模块，用于接收所述用户层模块发送的写请求信号后，确定写命令队列是否已满，若所述写命令队列已满，则向所述用户层模块发送写忙碌应答信号；若所述写命令队列未满，则接收所述用户层模块发送的所述写数据命令；用于接收所述用户层模块发送的读请求信号后，确定读命令队列是否已满，若所述读命令队列已满，则向所述用户层模块发送读忙碌应答信号；若所述读命令队列未满，则接收所述用户层模块发送的所述读数据命令。在该方案，通过设计写命令队列和读命令队列优化读写的顺序，保证正常读写过程。

另外，接口模块还包括初始化模块，初始化模块，用于在上电后，根据少管脚存储器30协议标准对少管脚存储器30进行初始化，初始化包括复位和读写校准等过程，便于后续能正常进行读数据操作或写数据操作。

请参阅图3-图7，下面介绍用户层模块读数据和写数据过程中的相关时序图，图3为用户层模块10通过控制系统20与少管脚存储器30的交互示意图，如图3所示，在写数据时，用户层模块10向控制系统20发送时钟信号(如参考时钟、高速时钟)、复位信号、写数据信息(如写数据、写数据有效、写数据结束、写数据命令等)以及地址信号，控制系统20向少管脚存储器30发送串行信号、时钟信号、差分信号、片选信号、复位信号，在读数据时，少管脚存储器30向控制系统20发送数据信号(读数据等)和数据指示信号(如读数据指示信号)，控制系统20根据数据指示信号接收数据，并向用户设计模块10发送读数据和读数据有效信号，用户设计模块10在接收读数据有效信号时进行读数据操作。如图4为用户层模块10突发长度为4的写时序示意图，其中，clk为时钟信号，addr为地址信号，cmd为写命令信号，cmd_en为命令有效信号，cmd_rdy表示可以发送信号，当为高电平时，说明可以发送命令。wr_data为写数据，data_mask为写掩码信号，wr_data_en为写数据有效信号，wr_data_end为写数据结束信号，wr_rdy表示写数据准备信号，当为高电平时，说明可以写数据。图5为用户层模块突发长度为4时少管脚存储器的写时序示意图，包括rpc_clk信号，rpc_dqs信号，rpc_dq信号，rpc_cs_n信号和rpc_stb信号，各信号的写时序关系如图5所示在，这里不展开描述。

如图6为用户层模块10突发长度4的读时序示意图，其中，clk为时钟信号，cmd为命令信号信号，cmd_en为命令有效信号，cmd_rdy表示可以发送信号，当为高电平时，说明可以发送命令，rd_data_valid为读有效信号，rd_data为读数据。对应的，图7为用户层模块突发长度为4时少管脚存储器的读时序示意图，包括rpc_clk信号，rpc_dqs信号，rpc_dq信号，rpc_cs_n信号和rpc_stb信号，各信号的读时序关系如图7所示在，这里不展开描述。

这里需要说明的是，图4-图7的时序图在这里只是以用户层模块10的突发长度为4进行说明，少管脚存储器对应的突发模式1～64可调，图4-7仅用突发长度4举例说明，这里不做限定，在其他突发长度时，对应有不同的时序关系，这里不一一展开说明。

如图8所示，本发明实施例还提供了一种FPGA芯片100，该FPGA芯片包括前述实施例描述的少管脚存储器的控制系统20，该FPGA芯片100分别与用户层模块10和少管脚存储器30连接。其中，需要说明的是，该FPGA芯片100用于实现用户层模块10与少管脚存储器30的相互通信，例如用户层模块10从少管脚存储器30写数据或读数据的过程，该FPGA芯片与用户层模块10和少管脚存储器30通信的细节，可见上述实施例的相关描述，这里不展开描述。如图9所示，本发明实施例还提供了一种存储系统，包括用户层模块10、少管脚存储器30和前述实施例所描述的FPGA芯片100，所述用户层模块和少管脚存储器分别与所述FPGA芯片连接。其中，需要说明的是，该FPGA芯片100用于实现用户层模块10与少管脚存储器30的相互通信，例如用户层模块10从少管脚存储器30写数据或读数据的过程，该FPGA芯片100与用户层模块10和少管脚存储器30通信的细节，可见上述实施例的相关描述，这里也不展开描述。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。