具体实施方式

仅示出根据本说明书或申请中所公开的构思的实施方式的具体结构或功能描述，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可按照各种形式实现，描述不限于本说明书或申请中所描述的实施方式。

图1是用于描述存储装置的框图。

参照图1，存储装置50可包括存储器装置100和存储控制器200。

存储装置50可以是在主机300(例如，蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统)的控制下存储数据的装置。

根据作为与主机300的通信方法的主机接口，存储装置50可被制造成各种类型的存储装置中的一种。例如，存储装置50可被配置成各种类型的存储装置中的任一种，例如SSD、MMC、eMMC、RS-MMC和micro-MMC形式的多媒体卡、SD、mini-SD和micro-SD形式的安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-E)卡型存储装置、紧凑闪存(CF)卡、智能媒体卡和记忆棒。

存储装置50可被制造成诸如堆叠式封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)或晶圆级层叠封装(WSP)的各种类型的封装中的任一种。

存储器装置100可存储数据。存储器装置100响应于存储控制器200的控制而操作。存储器装置100可包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元，并且多个存储器单元可配置多个页。在实施方式中，页可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单位。存储块可以是用于擦除数据的单位。

在实施方式中，包括在存储器装置100中的各个存储块可被分成多个子块。此外，存储器装置100可以子块为单位而非以存储块为单位执行擦除操作。

根据现有技术，存储器装置100以存储块为单位执行擦除操作，但是随着存储器装置100被实现为三维阵列结构并且层叠的层数增加，需要以子块为单位执行擦除操作。即，由于随着存储器装置100被实现为三维阵列结构，存储块的大小增加，所以需要以子块为单位执行擦除操作。由于这种必要性，存储器装置100可以子块为单位以及以存储块为单位执行擦除操作。

然而，当以子块为单位执行擦除操作时，除了包括在执行擦除操作的子块中的存储器单元以外，包括在与对应子块相邻的子块中的存储器单元也可能被擦除，或者在包括在相邻子块中的存储器单元中可能发生扰动现象。即，随着施加擦除电压，与执行擦除操作的子块相邻的子块的存储器单元的阈值电压分布可能在非预期的方向上改变。因此，需要以不同于现有技术的方法来控制相邻子块。

因此，在擦除操作期间，存储器装置100可从相邻子块的中央部分朝着两端逐渐减小施加到与相邻子块连接的字线的电压分布。即，需要朝着相邻子块的边缘部分缓慢控制字线的浮置时间点。

在实施方式中，存储器装置100可包括组设置组件131。组设置组件131可将连接到子块的字线分成至少两个或更多个组。

即，组设置组件131可将字线分成多个组，以便不同地设定连接到与执行擦除操作的子块相邻的子块的字线的浮置时间点。此外，根据扰动程度或者为了更精确地调节字线的浮置时间点，组设置组件131可将字线分成更多的组。当连接到与执行擦除操作的子块相邻的子块的字线被分成多个组时，存储器装置100可控制包括在所划分的组中的各条字线的浮置时间点。

在实施方式中，存储器装置100可包括浮置控制器133。

在实施方式中，在对子块的擦除操作期间，浮置控制器133可不同地控制连接到与执行擦除操作的子块相邻的子块的字线的浮置时间点。例如，浮置控制器133可控制浮置时间点，以使得施加到字线的电压在与执行擦除操作的子块相邻的子块中朝着边缘部分减小。

在实施方式中，浮置控制器133可首先使子块中的中央部分的至少一条字线浮置。此后，浮置控制器133可从中央部分到边缘部分依次使字线浮置。通过这种浮置处理，施加到与子块连接的字线的电压可从中央部分到边缘部分依次减小。

在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等。在本说明书中，为了描述方便，假设存储器装置100是NAND闪存。

存储器装置100可被实现为二维阵列结构或三维阵列结构。以下，作为实施方式描述三维阵列结构，但本公开不限于三维阵列结构。本公开可不仅应用于电荷存储层由导电浮栅(FG)配置的闪存装置，而且应用于电荷存储层由绝缘膜配置的电荷捕获闪存(CTF)。

在实施方式中，存储器装置100可按一个存储器单元中存储一个数据比特的单级单元(SLC)方法操作。另选地，存储器装置100可按一个存储器单元中存储至少两个数据比特的方法操作。例如，存储器装置100可按一个存储器单元中存储两个数据比特的多级单元(MLC)方法、一个存储器单元中存储三个数据比特的三级单元(TLC)方法或者一个存储器单元中存储四个数据比特的四级单元(QLC)方法操作。

存储器装置100被配置为从存储控制器200接收命令和地址并访问存储器单元阵列中的通过地址选择的区域。即，存储器装置100可对通过地址选择的区域执行与命令对应的操作。例如，存储器装置100可根据所接收的命令执行写操作(编程操作)、读操作或擦除操作。例如，当接收到编程命令时，存储器装置100可将数据编程到通过地址选择的区域。当接收到读命令时，存储器装置100可从通过地址选择的区域读取数据。当接收到擦除命令时，存储器装置100可擦除存储在通过地址选择的区域中的数据。

存储控制器200可控制存储装置50的总体操作。

当电源电压被施加到存储装置50时，存储控制器200可执行固件。当存储器装置100是闪存装置100时，存储控制器200可操作诸如闪存转换层(FTL)的固件以用于控制主机300与存储器装置100之间的通信。

在实施方式中，存储控制器200可包括固件(未示出)，该固件可从主机300接收数据和逻辑块地址(LBA)并将LBA转换为指示包括在存储器装置100中的数据要存储在其中的存储器单元的地址的物理块地址(PBA)。另外，存储控制器200可将配置LBA与PBA之间的映射关系的逻辑-物理地址映射表存储在缓冲存储器中。

存储控制器200可根据主机300的请求控制存储器装置100执行编程操作、读操作、擦除操作等。例如，当从主机300接收到编程请求时，存储控制器200可将编程请求转换为编程命令，并且可将编程命令、PBA和数据提供给存储器装置100。当从主机300与LBA一起接收到读请求时，存储控制器200可将读请求改变为读命令，选择与LBA对应的PBA，然后将读命令和PBA提供给存储器装置100。当从主机300与LBA一起接收到擦除请求时，存储控制器200可将擦除请求改变为擦除命令，选择与LBA对应的PBA，然后将擦除命令和PBA提供给存储器装置100。

在实施方式中，存储控制器200可生成编程命令、地址和数据并将它们发送到存储器装置100，而无需来自主机300的请求。例如，存储控制器200可向存储器装置100提供命令、地址和数据以执行后台操作(例如用于耗损平衡的编程操作和用于垃圾收集的编程操作)。

在实施方式中，存储装置50还可包括缓冲存储器(未示出)。存储控制器200可控制主机300与缓冲存储器(未示出)之间的数据交换。另选地，存储控制器200可将用于控制存储器装置100的系统数据暂时存储在缓冲存储器中。例如，存储控制器200可将从主机300输入的数据暂时存储在缓冲存储器中，然后将暂时存储在缓冲存储器中的数据发送到存储器装置100。

在各种实施方式中，缓冲存储器可用作存储控制器200的操作存储器和高速缓存存储器。缓冲存储器可存储由存储控制器200执行的代码或命令。另选地，缓冲存储器可存储由存储控制器200处理的数据。

在实施方式中，缓冲存储器可被实现为诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4 SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(DRAM)的动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。

在各种实施方式中，缓冲存储器可从存储装置50的外部连接。在这种情况下，连接到存储装置50的外部的易失性存储器装置可用作缓冲存储器。

在实施方式中，存储控制器200可控制至少两个或更多个存储器装置。在这种情况下，存储控制器200可根据交织方法来控制存储器装置以便改进操作性能。

主机300可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、寄存DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信方法中的至少一种来与存储装置50通信。

图2是用于描述图1的存储器装置的结构的图。

参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到行解码器121。多个存储块BLK1至BLKz可通过位线BL1至BLn连接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。作为实施方式，多个存储器单元是非易失性存储器单元。连接到同一字线的存储器单元可被定义为一个页。因此，一个存储块可包括多个页。

行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。

包括在存储器单元阵列110中的各个存储器单元可被配置成存储一个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)或者存储四个数据比特的四级单元(QLC)。

外围电路120可被配置为在控制逻辑130的控制下对存储器单元阵列110的所选区域执行编程操作、读操作或擦除操作。外围电路120可驱动存储器单元阵列110。例如，在控制逻辑130的控制下，外围电路120可将各种操作电压施加到行线RL和位线BL1至BLn或者对所施加的电压进行放电。

外围电路120可包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。

行解码器121通过行线RL连接到存储器单元阵列110。行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可包括正常字线和虚设字线。在实施方式中，行线RL还可包括管选择线。

行解码器121被配置为对从控制逻辑130接收的行地址RADD进行解码。行解码器121根据解码的地址在存储块BLK1至BLKz当中选择至少一个存储块。另外，行解码器121可根据解码的地址选择存储块的至少一条字线以将电压发生器122所生成的电压施加到至少一条字线WL。

例如，在编程操作期间，行解码器121可将编程电压施加到所选字线并将电平低于编程电压的编程通过电压施加到未选字线。在编程验证操作期间，行解码器121可将验证电压施加到所选字线并将高于验证电压的验证通过电压施加到未选字线。在读操作期间，行解码器121可将读电压施加到所选字线并将高于读电压的读通过电压施加到未选字线。

在实施方式中，以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可根据解码的地址选择一个存储块。在擦除操作期间，行解码器121可将接地电压施加到连接到所选存储块的字线。

电压发生器122响应于控制逻辑130的控制而操作。电压发生器122被配置为使用供应给存储器装置100的外部电源电压来生成多个电压。具体地，电压发生器122可响应于操作信号OPSIG而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。例如，电压发生器122可响应于控制逻辑130的控制而生成编程电压、验证电压、通过电压、读电压、擦除电压等。

作为实施方式，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。

作为实施方式，电压发生器122可使用外部电源电压或内部电源电压来生成多个电压。

例如，电压发生器122可包括接收内部电源电压的多个泵浦电容器，并且可响应于控制逻辑130的控制而选择性地启用多个泵浦电容器以生成多个电压。

所生成的多个电压可通过行解码器121被供应给存储器单元阵列110。

页缓冲器组123包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn分别通过第一位线BL1至第n位线BLn连接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn响应于控制逻辑130的控制而操作。具体地，第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可暂时存储通过第一位线BL1至第n位线BLn接收的数据，或者可在读操作或验证操作期间感测位线BL1至BLn的电压或电流。

具体地，在编程操作期间，当编程电压被施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可将通过输入/输出电路125接收的数据DATA通过第一位线BL1至第n位线BLn传送至所选存储器单元。根据所传送的数据DATA对所选页的存储器单元进行编程。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可通过感测通过第一位线BL1至第n位线BLn从所选存储器单元接收的电压或电流来读取页数据。

在读操作期间，第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn从所选页的存储器单元读取数据DATA，并在列解码器124的控制下将所读取的数据DATA输出到输入/输出电路125。

在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可将第一位线BL1至第n位线BLn浮置或施加擦除电压。

列解码器124可响应于列地址CADD而在输入/输出电路125与页缓冲器组123之间传送数据。例如，列解码器124可通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可通过列线CL与输入/输出电路125交换数据。

输入/输出电路125可将从参照图1描述的图1的存储控制器200接收的命令CMD和地址ADDR传送到控制逻辑130，或者可与列解码器124交换数据DATA。

感测电路126可在读操作或验证操作期间响应于允许比特信号VRYBIT而生成基准电流，并将从页缓冲器组123接收的感测电压VPB与通过基准电流生成的基准电压进行比较，以输出通过信号PASS或失败信号FAIL。

控制逻辑130可响应于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许比特VRYBIT以控制外围电路120。例如，控制逻辑130可响应于子块读命令和地址而控制所选存储块的读操作。另外，控制逻辑130可响应于子块擦除命令和地址而控制包括在所选存储块中的所选子块的擦除操作。另外，控制逻辑130可响应于通过信号PASS或失败信号FAIL而确定验证操作通过还是失败。

控制逻辑130可包括组设置组件131。组设置组件131可将连接到存储块的字线分成多个组。控制逻辑130可被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。

在实施方式中，从外部接收的命令CMD可以是指示对子块执行擦除操作的命令。即，可执行对存储器单元阵列110中所包括的多个存储块中的任一个存储块中的子块的擦除操作。

此时，当控制逻辑130接收到指示对子块执行擦除操作的命令时，组设置组件131可将连接到与执行擦除操作的子块相邻的子块的字线分成多个组。与相邻子块连接的字线可被分成三个或更多个组，并且包括在一个组中的字线的数量可以是至少一个。这里，组设置组件131可将与相邻子块连接的字线分成包括中央字线的一个组以及基于该中央字线与之相邻的组。

在实施方式中，当与执行擦除操作的子块相邻的子块中所包括的存储器单元受扰动的影响非常大时，或者当需要更精确地设定字线被浮置的时间点时，组设置组件131可将与相邻子块连接的字线分成更多的组。此时，各个划分的组可包括至少一条字线。

在实施方式中，控制逻辑130可包括浮置控制器133。当连接到与执行擦除操作的子块相邻的子块的字线被组设置组件131分成多个组时，浮置控制器133可控制包括在多个组中的字线的浮置时间点。

例如，当与相邻子块连接的字线被分成多个组时，浮置控制器133可首先使包括中央字线的组的字线浮置。此后，与中央部分相邻的两个组的字线可被浮置。

浮置控制器133可如上所述控制字线的浮置以使得从中央部分开始两个相邻组的字线被同时浮置。

包括在存储器单元阵列110中的存储器单元可根据存储在各个存储器单元中的数据被编程为多个编程状态中的任一个编程状态。存储器单元的目标编程状态可根据要存储的数据被确定为多个编程状态中的任一个编程状态。

图3是示出图2的存储器单元阵列的实施方式的图。

参照图2和图3，图3是示出包括在图2的存储器单元阵列110中的多个存储块BLK1至BLKz当中的任一个存储块BLKa的电路图。

彼此平行布置的第一选择线、字线和第二选择线可连接到存储块BLKa。例如，字线可彼此平行布置在第一选择线和第二选择线之间。这里，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。

更具体地，存储块BLKa可包括连接在位线BL1至BLn与源极线SL之间的多个串。位线BL1至BLn可分别连接到串，并且源极线SL可共同连接到串。由于串可被配置为彼此相同，所以作为示例，将具体地描述连接到第一位线BL1的串ST。

串ST可包括串联连接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。一个串ST可包括至少一个或更多个源极选择晶体管SST和漏极选择晶体管DST，并且可包括超过图中所示的数量的存储器单元F1至F16。

源极选择晶体管SST的源极可连接到源极线SL，并且漏极选择晶体管DST的漏极可连接到第一位线BL1。存储器单元F1至F16可串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同串中的源极选择晶体管SST的栅极可连接到源极选择线SSL，漏极选择晶体管DST的栅极可连接到漏极选择线DSL，并且存储器单元F1至F16的栅极可连接到多条字线WL1至WL16。包括在不同串中的存储器单元当中的连接到同一字线的一组存储器单元可被称为物理页PPG。因此，存储块BLKa可包括字线WL1至WL16的数量的物理页PPG。

一个存储器单元可存储一比特数据。这通常称为单级单元(SLC)。在这种情况下，一个物理页PPG可存储一个逻辑页(LPG)数据。一个逻辑页(LPG)数据可包括一个物理页PPG中所包括的存储器单元的数量的数据比特。另外，一个存储器单元可存储两比特或更多比特数据。这通常称为多级单元(MLC)。在这种情况下，一个物理页PPG可存储两个或更多个逻辑页(LPG)数据。

一个存储器单元中存储两比特或更多比特数据的存储器单元被称为多级单元(MLC)，但是最近，随着一个存储器单元中存储的数据比特的数量增加，多级单元(MLC)是指存储两比特数据的存储器单元，存储三比特或更多比特数据的存储器单元被称为三级单元(TLC)，存储四比特或更多比特数据的存储器单元被称为四级单元(QLC)。另外，已开发了存储多个比特数据的存储器单元方法，本实施方式可应用于存储两比特或更多比特数据的存储器装置100。

在另一实施方式中，存储块可具有三维结构。各个存储块包括层叠在基板上的多个存储器单元。这些多个存储器单元沿着+X方向、+Y方向和+Z方向布置。

图4是用于描述局部字线、全局字线和块字线的图。

参照图2和图4，图4示出图2的多个存储块BLK1至BLKz当中的第一存储块BLK1至第四存储块BLK4。在图4中，假设图2的存储器装置100是单平面结构。因此，图4的存储器装置(图2的100)是单平面结构，并且单个平面可包括第一存储块BLK1至第四存储块BLK4。

在实施方式中，第一存储块BLK1可连接到first_1局部字线LWL1_1至first_n局部字线LWL1_n。即，包括在第一存储块BLK1中的多个存储器单元可连接到first_1局部字线LWL1_1至first_n局部字线LWL1_n。

类似地，第二存储块BLK2可连接到second_1局部字线LWL2_1至second_n局部字线LWL2_n，第三存储块BLK3可连接到third_1局部字线LWL3_1至third_n局部字线LWL3_n，第四存储块BLK4可连接到fourth_1局部字线LWL4_1至fourth_n局部字线LWL4_n。

在实施方式中，first_1全局字线GWL1_1至first_n全局字线GWL1_n可通过第一通过开关组PSG1和第二通过开关组PSG2选择性地连接到第一存储块BLK1和第三存储块BLK3。second_1全局字线GWL2_1至second_n全局字线GWL2_n可通过第一通过开关组PSG1和第二通过开关组PSG2选择性地连接到第二存储块BLK2和第四存储块BLK4。

在实施方式中，第一通过开关组PSG1可包括响应于施加到第一块字线BLKWL1的电压而导通或截止的多个通过开关，并且这多个通过开关可由NMOS晶体管形成。第二通过开关组PSG1可包括响应于施加到第二块字线BLKWL2的电压而导通或截止的多个通过开关，并且这多个通过开关可由NMOS晶体管形成。

当导通电压被施加到第一块字线BLKWL1和第二块字线BLKWL2并且包括在第一通过开关组PSG1和第二通过开关组PSG2中的开关导通时，first_1全局字线GWL1_1至first_n全局字线GWL1_n可共同连接到第一存储块BLK和第三存储块BLK3，并且second_1全局字线GWL2_1至second_n全局字线GWL2_n可共同连接到第二存储块BLK2和第四存储块BLK4。

当导通电压被施加到第一块字线BLKWL1并且截止电压被施加到第二块字线BLKWL2时，包括在第一通过开关组PSG1中的通过开关可导通，并且包括在第二通过开关组PSG2中的通过开关可截止。因此，first_1全局字线GWL1_1至first_n全局字线GWL1_n连接到第一存储块BLK1，并且未连接到第三存储块BLK3。另外，second_1全局字线GWL2_1至second_n全局字线GWL2_n连接到第二存储块BLK2，并且未连接到第四存储块BLK4。

相反，当截止电压被施加到第一块字线BLKWL1并且导通电压被施加到第二块字线BLKWL2时，包括在第一通过开关组PSG1中的通过开关可截止，并且包括在第二通过开关组PSG2中的通过开关可导通。因此，first_1全局字线GWL1_1至first_n全局字线GWL1_n连接到第三存储块BLK3，并且未连接到第一存储块BLK1。另外，second_1全局字线GWL2_1至second_n全局字线GWL2_n连接到第四存储块BLK4，并且未连接到第二存储块BLK2。

结果，可基于施加到块字线的电压来选择存储块，并且从图2的电压发生器122输出的操作电压可通过全局字线和通过开关组传输至所选存储块。

图5是用于描述子块的图。

参照图2和图5，图5示出包括在图2的存储器单元阵列110中的多个存储块BLK1至BLKz当中的第一存储块BLK1至第四存储块BLK4。在图5中，假设省略包括在图2的存储器单元阵列110中的其它存储块。

参照图5，第二存储块BLK2可由second_1子块SUB_BLK2_1至second_4子块SUB_BLK2_4配置。在图5中，仅第二存储块BLK2被分成子块单元，但是第一存储块BLK1、第三存储块BLK3和第四存储块BLK4也可被分成子块。

在实施方式中，可对第一存储块BLK1至第四存储块BLK4执行编程操作、读操作或擦除操作。

编程操作或读操作以页为单位执行，而擦除操作以存储块为单位执行。即，第一存储块BLK1至第四存储块BLK4可由多个页配置，并且可对多个页中的任一个执行编程操作或读操作。另外，可对第一存储块BLK1至第四存储块BLK4中的每一个执行擦除操作。

然而，随着图2的存储器装置100被实现为三维阵列结构，并且层叠的层数增加，存储块的大小增加。即，当图2的存储器装置100被实现为三维阵列结构时，图2的存储器装置100中所包括的各个存储块的大小可增加。因此，由于擦除大小增加的整个存储块可能不经济，所以需要以子块为单位执行擦除操作。

因此，图2的存储器装置100可将存储块分成子块并对子块执行擦除操作。

然而，当以子块为单位执行擦除操作时，在与执行擦除操作的子块相邻的子块中可能发生扰动现象和阈值电压分布改变。

例如，当图2的存储器装置100对second_2子块SUB_BLK2_2执行擦除操作时，在作为相邻子块的second_1子块SUB_BLK2_1和second_3子块SUB_BLK2_3中可能发生扰动现象，或者包括在second_1子块SUB_BLK2_1和second_3子块SUB_BLK2_3中的存储器单元的阈值电压分布可能改变。

在实施方式中，在对second_2子块SUB_BLK2_2的擦除操作期间，当擦除电压被施加到second_2子块SUB_BLK2_2时，由于作为相邻子块的second_1子块SUB_BLK2_1和second_3子块SUB_BLK2_3中所包括的存储器单元的栅极中的电荷移动或者非预期的扰动现象，存储器单元的阈值电压分布可能改变。

因此，为了防止存储器单元的阈值电压分布改变，图2的存储器装置100需要控制连接到作为相邻子块的second_1子块SUB_BLK2_1和second_3子块SUB_BLK2_3的字线的浮置时间点。

即，图2的存储器装置100可调节电压被施加到与作为相邻子块的second_1子块SUB_BLK2_1和second_3子块SUB_BLK2_3连接的字线的时间点，以不同地设定各条字线被浮置的时间点。通过调节各条字线的浮置时间点，图2的存储器装置100可将施加到与执行擦除操作的子块相邻的字线的电压设定为相对低于施加到中央字线的电压。

图6是用于描述在对子块的擦除操作期间对相邻子块的影响的图。

参照图6，图6示出图5的第二存储块BLK2中所包括的子块当中的second_1子块SUB_BLK2_1和second_3子块SUB_BLK2_3。多条字线可连接到各个子块。

在图6中，42条字线连接到各个子块，但是在另一实施方式中，更少或更多的字线可连接到各个子块。

在实施方式中，first_1字线WL1_1至forty-second_1字线WL42_1可连接到second_1子块SUB_BLK2_1，first_2字线WL1_2至forty-second_2字线WL42_2可连接到second_2子块SUB_BLK2_2，first_3字线WL1_3至forty-second_3字线WL42_3可连接到second_3子块SUB_BLK2_3。

另外，second_1子块SUB_BLK2_1和second_2子块SUB_BLK2_2可被分成first_1虚设字线DWL1_1和second_1虚设字线DWL2_1，second_2子块SUB_BLK2_2和second_3子块SUB_BLK2_3可被分成first_2虚设字线DWL1_2和second_2虚设字线DWL2_2。此时，可不对连接到虚设字线的存储器单元执行编程操作、读操作或擦除操作。

在实施方式中，可对second_1子块SUB_BLK2_1执行擦除操作。随着在擦除操作期间擦除电压被施加到second_1子块SUB_BLK2_1的基板，与second_1子块SUB_BLK2_1相邻的second_2子块SUB_BLK2_2中所包括的存储器单元的阈值电压分布可能改变。即，与second_1子块SUB_BLK2_1相邻的second_2子块SUB_BLK2_2中所包括的存储器单元的电荷可通过擦除电压移动。

结果，在对second_1子块SUB_BLK2_1的擦除操作期间，包括在相邻second_2子块SUB_BLK2_2中的存储器单元的阈值电压分布可能改变。

另外，随着对second_1子块SUB_BLK2_1执行擦除操作，在包括在相邻second_2子块SUB_BLK2_2中的存储器单元中可能发生扰动现象。

在实施方式中，可对second_2子块SUB_BLK2_2执行擦除操作。随着在擦除操作期间擦除电压被施加到second_2子块SUB_BLK2_2的基板，与second_2子块SUB_BLK2_2相邻的second_1子块SUB_BLK2_1和second_3子块SUB_BLK2_3中所包括的存储器单元的阈值电压分布可能改变。即，与second_2子块SUB_BLK2_2相邻的second_1子块SUB_BLK2_1和second_3子块SUB_BLK2_3中所包括的存储器单元的电荷可通过擦除电压移动。

结果，在对second_2子块SUB_BLK2_2的擦除操作期间，包括在相邻second_1子块SUB_BLK2_1和second_3子块SUB_BLK2_3中的存储器单元的阈值电压分布可能改变。

另外，随着对second_2子块SUB_BLK2_2执行擦除操作，在包括在相邻second_1子块SUB_BLK2_1和second_3子块SUB_BLK2_3中的存储器单元中可能发生扰动现象。

在实施方式中，可对second_3子块SUB_BLK2_3执行擦除操作。随着在擦除操作期间擦除电压被施加到second_3子块SUB_BLK2_3的基板，与second_3子块SUB_BLK2_3相邻的second_2子块SUB_BLK2_2中所包括的存储器单元的阈值电压分布可能改变。即，与second_3子块SUB_BLK2_3相邻的second_2子块SUB_BLK2_2中所包括的存储器单元的电荷可通过擦除电压移动。

结果，在对second_3子块SUB_BLK2_3的擦除操作期间，包括在相邻second_2子块SUB_BLK2_2中的存储器单元的阈值电压分布可能改变。

另外，随着对second_3子块SUB_BLK2_3执行擦除操作，在包括在相邻second_2子块SUB_BLK2_2中的存储器单元中可能发生扰动现象。

结果，当图2的存储器装置100以子块为单位执行擦除操作时，包括在与执行擦除操作的子块相邻的子块中的存储器单元的阈值电压分布可能改变。因此，在本公开中，提出了一种防止在以子块为单位的擦除操作期间包括在相邻子块中的存储器单元的阈值电压分布改变的方法。

图7是用于描述根据本公开的实施方式的在对子块的擦除操作期间控制浮置时间点的实施方式的图。

参照图6和图7，图7示出图6的子块当中的second_1子块SUB_BLK2_1和second_2子块SUB_BLK2_2以及虚设字线DWL1_1、DWL2_1、DWL1_2和DWL2_2。

在图7中，假设图2的存储器装置100对second_1子块SUB_BLK2_1执行擦除操作。

在本公开中，当对second_1子块SUB_BLK2_1执行擦除操作时，为了防止与second_1子块SUB_BLK2_1相邻的second_2子块SUB_BLK2_2中所包括的存储器单元的阈值电压分布的改变和扰动现象，second_2子块SUB_BLK2_2可被分成子块。

在实施方式中，可对second_1子块SUB_BLK2_1执行擦除操作。当对second_1子块SUB_BLK2_1执行擦除操作时，连接到相邻子块SUB_BLK2_2的字线可被浮置。然而，在现有技术中，随着连接到与执行擦除操作的子块相邻的子块的字线被同时浮置，包括在相邻子块中的存储器单元的阈值电压的分布可能改变。

因此，有必要将连接到second_2子块SUB_BLK2_2的字线分成多个组，以不同地设定各条字线的浮置时间点并且不同地设定针对各条字线施加的电压的电平。

在实施方式中，由于连接到second_2子块SUB_BLK2_2的字线是first_2字线WL1_2至forty-second_2字线WL42_2，所以连接到second_2子块SUB_BLK2_2的字线当中的位于最中央的字线可以是twenty-first_2字线WL21_2或twenty-second_2字线WL22_2。

在图7中，假设连接到second_2子块SUB_BLK2_2的字线当中的位于最中央的字线是twenty-first_2字线WL21_2。另外，位于最中央的twenty-first_2字线WL21_2可以是中央字线。

此外，在连接到second_2子块SUB_BLK2_2的字线当中，边缘字线可以是first_2字线WL1_2和forty-second_2字线WL42_2。first_2字线WL1_2和forty-second_2字线WL42_2可以是边缘字线。

在实施方式中，连接到second_2子块SUB_BLK2_2的字线可被分成A组GROUP_A至C组GROUP_C。例如，包括作为中央字线的twenty-first_2字线WL21_2的字线可被分到A组GROUP_A中。另外，作为与A组GROUP_A相邻的组，B组GROUP_B和C组GROUP_C可被设定为包括相同数量的字线。

尽管本图中未示出，在另一实施方式中，B组GROUP_B和C组GROUP_C可包括不同数量的字线。

当与执行擦除操作的second_1子块SUB_BLK2_1相邻的second_2子块SUB_BLK2_2被分成A组GROUP_A至C组GROUP_C时，可确定各个组的字线被浮置的时间点。

此时，当字线的浮置时间太快时，在连接到与执行擦除操作的子块相邻的子块的字线当中的边缘字线处发生扰动现象。另外，当字线的浮置时间太慢时，连接到字线的存储器单元可能被擦除。因此，需要控制浮置时间点。

例如，可确定包括中央字线的A组GROUP_A的字线首先被浮置，并且与A组GROUP_A相邻的B组GROUP_B和C组GROUP_C同时被浮置。当A组GROUP_A的字线被浮置，然后B组GROUP_B和C组GROUP_C的字线同时被浮置时，A组GROUP_A的存储器单元的阈值电压可最高，并且阈值电压可朝着B组GROUP_B和C组GROUP_C的存储器单元依次降低。由此，可防止second_2子块SUB_BLK2_2的存储器单元的阈值电压分布改变，并且可防止扰动现象。

将参照图8A和图8B更详细地描述由A组GROUP_A至C组GROUP_C的存储器单元形成的阈值电压分布。

图8A和图8B是用于描述根据图7将电压施加到各条全局字线的时间点和局部字线的电压改变的图。

参照图4、图8A和图8B，图8A示出连接到图4的第一存储块BLK1至第四存储块BLK4的通过开关中的任一个。通过开关可利用NMOS晶体管实现。

参照图7、图8A和图8B，图8B示出将second_2子块SUB_BLK2_2分成A组GROUP_A至C组GROUP_C以及在对图7的second_1子块SUB_BLK2_1的擦除操作期间当控制各组的浮置时间点时形成在各条字线中的电位的大小。

在现有技术中，当在对子块的擦除操作期间与相邻子块连接的字线被同时浮置时，即，当没有针对各组控制字线的浮置时间点时，形成在各条字线中的电压可形成为VL1线。

即，由于不对虚设字线执行编程操作、读操作或擦除操作，所以维持相对低的电压，在子块的边缘字线中维持相对高的电压，并且在位于子块的中央的字线处维持比边缘字线的电压低的电压。

然而，由于对子块的擦除操作，包括在相邻子块中的存储器单元的阈值电压分布可能改变并且可能发生扰动现象。因此，字线的电位分布需要形成诸如VL2线的分布。

参照图8A，需要在局部字线LWL中形成诸如VL2线的电压分布。因此，需要控制施加到全局字线GWL的电压，以使得在局部字线LWL中形成诸如VL2线的电压分布。

参照图7、图8A和图8B，当控制包括在second_2子块SUB_BLK2_2中的A组GROUP_A至C组GROUP_C的浮置时间点时，可形成诸如VL2线的电压分布。

在图8B中，通过首先使包括中央字线的A组GROUP_A浮置，连接到second_2子块SUB_BLK2_2的字线当中的位于中央的字线的电位可为高。

此后，通过使与A组GROUP_A相邻的B组GROUP_B和C组GROUP_C中所包括的字线同时浮置，电位可从位于中央的字线朝着位于边缘的字线依次降低。

结果，通过将连接到与执行擦除操作的子块相邻的子块的字线分成组并控制各组的浮置时间点，可在中央部分处的字线中形成高电位并且电位可从中央部分向边缘降低。

图9是示出根据本公开的用于控制浮置时间点的存储器装置中的控制逻辑和电压发生器的操作的图。

参照图2和图9，图9的控制逻辑130可包括组设置组件131和浮置控制器133。

在实施方式中，控制逻辑130可通过图2的输入/输出电路125从图1的存储控制器200接收命令CMD。当所接收的命令CMD是部分擦除命令时，组设置组件131可生成组信息GROUP_INF。此时，部分擦除命令可以是指示擦除包括在图2的存储器装置100中的多个子块中的一些子块，而非擦除图2的整个存储器装置100的命令CMD。

在实施方式中，组设置组件131可响应于部分擦除命令而将连接到与执行擦除操作的子块邻近的相邻子块的多条字线分成多个组。

例如，组设置组件131可将包括连接到相邻子块的多条字线中的位于最中央的字线的组设定为第一组，并将包括与第一组相邻的字线的组分别设定为第二组和第三组。组设置组件131可将指示所设定的组的组信息GROUP_INF输出至浮置控制器133。

在另一实施方式中，组设置组件131可将包括连接到相邻子块的多条字线当中的位于最中央的字线的组设定为第一组，将包括与第一组相邻的字线的组分别设定为第二组和第三组，当存在与第二组和第三组相邻但不被包括在第一组中的残余字线时将残余字线当中的与第二组相邻的字线设定为第四组，并且将残余字线当中的与第三组相邻的字线设定为第五组。另外此时，组设置组件131可将指示所设定的组的组信息GROUP_INF输出至浮置控制器133。

在实施方式中，浮置控制器133可从组设置组件131接收组信息GROUP_INF，生成指示控制各组的浮置操作的浮置信息FLOATING_INF，并将浮置信息FLOATING_INF输出至电压发生器122。

具体地，浮置控制器133可指示针对多个组中的每一个组不同地设定包括在各个组中的字线的浮置时间点。例如，当连接到相邻子块的多条字线被分成第一组至第三组时，浮置控制器133可控制电压发生器122首先使包括在第一组中的字线浮置。即，可生成指示首先使包括在第一组中的字线浮置的浮置信息FLOATING_INF并将其输出至电压发生器122。

此后，在首先使包括在第一组中的字线浮置之后，浮置控制器133可控制电压发生器122使包括在第二组和第三组中的字线同时浮置。即，可生成指示在首先使包括在第一组中的字线浮置之后使包括在第二组和第三组中的字线浮置的浮置信息FLOATING_INF并将其输出至电压发生器122。

当电压发生器122从浮置控制器133接收到浮置信息FLOATING_INF时，电压发生器122可生成浮置电压FLOATING_VOL。

例如，电压发生器122可首先生成用于使包括在第一组中的字线浮置的电压，然后将电压施加到包括在第一组中的字线。此后，电压发生器122可生成用于使包括在第二组和第三组中的字线浮置的电压，然后将电压施加到包括在第二组和第三组中的字线。

此时，当包括在第一组中的字线被浮置时包括在第一组中的字线中维持的电压可大于当包括在第二组和第三组中的字线被浮置时包括在第二组和第三组中的字线中维持的电压。另外，当包括在第二组和第三组中的字线被浮置时包括在第二组和第三组中的字线中维持的电压可大于擦除操作期间的擦除电压。

在包括在第二组和第三组中的字线被同时浮置之后，浮置控制器133可控制电压发生器122使连接在执行擦除操作的子块与相邻子块之间的虚设字线浮置。

在实施方式中，当连接到相邻子块的多条字线被分成第一组至第五组时，浮置控制器133可从组设置组件131接收组信息GROUP_INF，并且可控制电压发生器122首先使包括在第一组中的字线浮置，然后使包括在第二组和第三组中的字线同时浮置。此后，在包括在第二组和第三组中的字线被同时浮置之后，浮置控制器133可控制电压发生器122使包括在第四组和第五组中的字线同时浮置。

此时，当包括在第一组中的字线被浮置时包括在第一组中的字线中维持的电压可大于当包括在第二组和第三组中的字线被浮置时包括在第二组和第三组中的字线中维持的电压。另外，当包括在第二组和第三组中的字线被浮置时包括在第二组和第三组中的字线中维持的电压可大于当包括在第四组和第五组中的字线被浮置时包括在第四组和第五组中的字线中维持的电压。

图10是示出根据本公开的通过控制浮置时间点施加到字线的电压分布的图。

参照图7至图10，图10示出将连接到图7的second_2子块SUB_BLK2_2的字线分成多个组并不同地设定各组的浮置时间点的方法。

具体地，在ti，为了使多个通过开关导通，第一浮置电压FV1(例如，4.5V)可被施加到块字线BLKWL。

即，为了选择与执行擦除操作的子块相邻的子块，首先，用于使通过开关导通的电压可被施加到块字线BLKWL。当第一浮置电压FV1被施加到块字线BLKWL时，连接到与执行擦除操作的子块相邻的子块的全局字线可连接到各个子块。

此后，在包括在A组GROUP_A至C组GROUP_C中的字线当中，包括在A组GROUP_A中的字线可首先被浮置。因此，在t1，为了使包括在A组GROUP_A中的third_2字线WL3_2至fortieth_2字线WL40_2浮置，第二浮置电压FV2(例如，7V)可被施加到third_2全局字线GWL3_2至fortieth_2全局字线GWL40_2。

当在t1第二浮置电压FV2被施加到third_2全局字线GWL3_2至fortieth_2全局字线GWL40_2时，third_2局部字线LWL3_2至fortieth_2局部字线LWL40_2的电位可逐渐增加并且可在t4被浮置。此时，third_2局部字线LWL3_2至fortieth_2局部字线LWL40_2的电位可为V1电平。

在包括在A组GROUP_A中的字线首先被浮置之后，B组GROUP_B和C组GROUP_C的字线可在t2被同时浮置。因此，在t2，为了使包括在B组GROUP_B和C组GROUP_C中的first_2字线WL1_2、second_2字线WL2_2、forty-first_2字线WL41_2和forty-second_2字线WL42_2浮置，第二浮置电压FV2可被施加到first_2全局字线GWL1_2、second_2全局字线GWL2_2、forty-first_2全局字线GWL41_2和forty-second_2全局字线GWL42_2。

当在t2第二浮置电压FV2被施加到first_2全局字线GWL1_2、second_2全局字线GWL2_2、forty-first_2全局字线GWL41_2和forty-second_2全局字线GWL42_2时，first_2局部字线LWL1_2、second_2局部字线LWL2_2、forty-first_2局部字线LWL41_2和forty-second_2局部字线LWL42_2的电位可增加并且可在t4被浮置。此时，first_2局部字线LWL1_2、second_2局部字线LWL2_2、forty-first_2局部字线LWL41_2和forty-second_2局部字线LWL42_2的电位可为V2电平。V2电平可低于V1电平并且高于擦除电压电平Vers。

在使B组GROUP_B和C组GROUP_C的字线同时浮置之后，虚设字线可在t3被浮置。当在t3第二浮置电压FV2被施加到first_1虚设字线DWL1_1、first_2虚设字线DWL1_2、second_1虚设字线DWL2_1和second_2虚设字线DWL2_2时，first_1虚设字线DWL1_1、first_2虚设字线DWL1_2、second_1虚设字线DWL2_1和second_2虚设字线DWL2_2的电位可增加并且可在t4被浮置。此时，first_1虚设字线DWL1_1、first_2虚设字线DWL1_2、second_1虚设字线DWL2_1和second_2虚设字线DWL2_2的电位可为V4电平。V4电平可低于擦除电压电平Vers。

结果，通过上述处理，可形成诸如图8B的VL2的电位。如上所述，当控制连接到与执行擦除操作的子块相邻的子块的字线的浮置时间点时，可防止存储器单元的扰动现象和阈值电压分布的改变。

在另一实施方式中，可不同地设定施加到各条全局字线的电压，以便使连接到与执行擦除操作的子块相邻的子块的字线浮置。

图11A和图11B是用于描述根据本公开的实施方式的将子块分成组以控制浮置时间点的另一实施方式的图。

参照图7、图11A和图11B，图11A示出图7的second_2子块SUB_BLK2_2。在图11A和图11B中，不同于图7，包括在各组中的字线的数量和/或配置图7的second_2子块SUB_BLK2_2的组的数量可不同。类似于图7，假设中央字线为twenty-first_2字线WL21_2。

在图11A和图11B中，通过将连接到与执行擦除操作的子块相邻的子块的字线分成多个组并控制各组的浮置时间点，可防止阈值电压分布改变和扰动现象。此时，包括在多个组中的字线的数量可各种各样。

图11A示出A2组GROUP_A2仅包括一条字线的情况。

因此，首先，second_2子块SUB_BLK2_2可被分成包括作为中央字线的twenty-first_2字线WL21_2的A2组GROUP_A2。此后，second_2子块SUB_BLK2_2可被分成与A2组GROUP_A2相邻的B2组GROUP_B2和C2组GROUP_C2。在实施方式中，B2组GROUP_B2可包括first_2字线WL1_2至twentieth_2字线WL20_2，C2组GROUP_C2可包括twenty-second_2字线WL22_2至forty-second_2字线WL42_2。

结果，不同于图7，图11A的组可被分成仅包括中央字线的A2组GROUP_A2以及与A2组GROUP_A2相邻的B2组GROUP_B2和C2组GROUP_C2。当second_2子块SUB_BLK2_2被分成A2组GROUP_A2至C2组GROUP_C2时，可相同地控制各组的字线的浮置时间点。

即，在A2组GROUP_A2的字线被浮置之后，存储器装置可使B2组GROUP_B2和C2组GROUP_C2的字线同时浮置。

图11B示出配置图7的second_2子块SUB_BLK2_2的组的数量为五的情况。

因此，首先，second_2子块SUB_BLK2_2可被分成包括作为中央字线的twenty-first_2字线WL21_2的A3组GROUP_A3。通过包括作为中央字线的twenty-first_2字线WL21_2，A3组GROUP_A3可包括sixth_2字线WL6_2至thirty-seventh_2字线WL37_2。

此后，second_2子块SUB_BLK2_2可被分成与A3组GROUP_A3相邻的B3组GROUP_B3和C3组GROUP_C3，并且可被分成与B3组GROUP_B3和C3组GROUP_C3相邻的D3组GROUP_D3和E3组GROUP_E3。这里，包括在B3组GROUP_B3和C3组GROUP_C3中的每一个中的字线的数量以及包括在D3组GROUP_D3和E3组GROUP_E3中的每一个中的字线的数量可相同。

尽管本图中未示出，在另一实施方式中，包括在B3组GROUP_B3和C3组GROUP_C3中的每一个中的字线的数量以及包括在D3组GROUP_D3和E3组GROUP_E3中的每一个中的字线的数量可彼此不同。

在实施方式中，B3组GROUP_B3可包括third_2字线WL3_2至fifth_2字线WL5_2，C3组GROUP_C3可包括thirty-eighth_2字线WL38_2至fortieth_2字线WL40_2。因此，包括在B3组GROUP_B3和C3组GROUP_C3中的每一个中的字线的数量可相同。

在实施方式中，D3组GROUP_D3可包括first_2字线WL1_2和second_2字线WL2_2，E3组GROUP_E3可包括forty-first_2字线WL41_2至forty-second_2字线WL42_2。因此，包括在D3组GROUP_D3和E3组GROUP_E3中的每一个中的字线的数量可相同。

结果，不同于图7，图11B的组可被分成包括中央字线的A3组GROUP_A3、与A3组GROUP_A3相邻的B3组GROUP_B3和C3组GROUP_C3以及与B3组GROUP_B3和C3组GROUP_C3相邻的D3组GROUP_D3和E3组GROUP_E3。当second_2子块SUB_BLK2_2被分成A3组GROUP_A3至E3组GROUP_E3时，可相同地控制各组的字线的浮置时间点。

即，在A3组GROUP_A3的字线被浮置之后，存储器装置可使B3组GROUP_B3和C3组GROUP_C3的字线同时浮置。此后，在B3组GROUP_B3和C3组GROUP_C3的字线被浮置之后，D3组GROUP_D3和E3组GROUP_E3的字线可被同时浮置。

当各组的字线被浮置时，电位可从位于中央的字线到边缘字线依次减小。

在另一实施方式中，与执行擦除操作的子块相邻的子块可被分成各种数量的组，并且包括在各组中的字线的数量可各种各样。

图12是用于描述根据本公开的实施方式的存储器装置的操作的图。

参照图12，在步骤S1201中，存储器装置可从外部接收部分擦除命令。部分擦除命令可以是指示擦除包括在存储器装置中的多个子块中的一些子块，而非擦除整个存储器装置的命令。随着存储块的大小增加，有必要擦除存储块的一部分，因此存储器装置可以子块为单位执行擦除操作。

在步骤S1203中，存储器装置可确定目标子块和相邻子块。

具体地，存储器装置可确定执行部分擦除操作的目标子块。当确定目标子块并且对目标子块执行擦除操作时，包括在相邻子块中的存储器单元可能受对目标子块执行的擦除操作影响。这里，相邻子块可以是与目标子块相邻的子块。因此，存储器装置可确定用于控制浮置时间点的相邻子块。

在步骤S1205中，当确定目标子块和相邻子块时，存储器装置可将与相邻子块连接的字线分成多个组。例如，存储器装置可将包括与相邻子块连接的字线当中的位于最中央的字线(中央字线)的组设定为第一组，并将由与第一组最相邻的相同数量的字线配置的组设定为相邻组。与第一组相邻的组可以是第二组和第三组。

在步骤S1207中，存储器装置可设定各组的浮置时间点。例如，可确定包括中央字线的第一组中所包括的字线首先被浮置。接下来，与包括中央字线的组相邻的两个组中所包括的字线(即，包括在第二组和第三组中的字线)可被确定为接下来要浮置的字线。

以这种方式，存储器装置可从包括中央字线的组到边缘的组缓慢设定字线的浮置时间点。

在步骤S1209中，在为各组设定的浮置时间点，存储器装置可将浮置电压施加到各组的字线。通过不同地设定浮置时间点，字线的电位电平可从位于中央的字线朝着位于边缘的字线依次降低。

图13是用于描述根据本公开的实施方式的存储器装置的操作的图。

参照图12和图13，步骤S1301和S1303是步骤S1205再分的步骤，步骤S1305和S1307是步骤S1209再分的步骤。

在步骤S1301中，存储器装置可设定包括距子块的两条虚设字线最远的至少一条字线的第一组。即，存储器装置可设定第一组，该第一组包括连接到与执行擦除操作的子块相邻的子块的字线当中的位于中央的字线。因此，通过包括中央字线，第一组可包括至少一条字线。

在步骤S1303中，存储器装置可设定与第一组相邻的第二组和第三组。在实施方式中，包括在第二组和第三组中的字线的数量可相同。

尽管本图中未示出，在实施方式中，可设定分别与第二组和第三组相邻的第四组和第五组。包括在第四组和第五组中的字线的数量可相同或不同。

在步骤S1303中，当设定与第一组相邻的第二组和第三组时，操作进行到步骤S1207。

在步骤S1207中，当设定第一组至第三组时，存储器装置可为各组设定浮置时间点。例如，可确定包括中央字线的第一组中所包括的字线首先被浮置。接下来，与包括中央字线的组相邻的两个组中所包括的字线(即，包括在第二组和第三组中的字线)可被确定为接下来要浮置的字线。

当确定字线的浮置时间点时，在步骤S1305中，存储器装置可首先将浮置电压施加到第一组的字线。即，由于第一组是包括中央字线的组并且要求包括在对应组中的字线的电位最高，所以浮置电压可首先被施加到包括在第一组中的字线。

此后，在步骤S1307中，浮置电压可被同时施加到第二组和第三组的字线。即，浮置电压可被同时施加到第二组和第三组的字线，以使字线的电位从中央字线至边缘字线依次减小。

尽管本图中未示出，当设定与第二组和第三组相邻的第四组和第五组时，在浮置电压被同时施加到第二组和第三组的字线之后，浮置电压可被同时施加到第四组和第五组的字线。

图14是用于描述图1的存储控制器的另一实施方式的图。

存储控制器1000连接到主机和存储器装置。存储控制器1000被配置为响应于来自主机的请求来访问存储器装置。例如，存储控制器1000被配置为控制存储器装置的写操作、读操作、擦除操作和后台操作。存储控制器1000被配置为提供存储器装置与主机之间的接口。存储控制器1000被配置为驱动用于控制存储器装置的固件。

参照图14，存储控制器1000可包括处理器1010、存储器缓冲器1020、纠错组件(ECC)1030、主机接口1040、缓冲器控制器(或缓冲器控制电路)1050、存储器接口1060和总线1070。

总线1070可被配置为在存储控制器1000的组件之间提供通道。

处理器1010可控制存储控制器1000的总体操作并且可执行逻辑运算。处理器1010可通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置通信。另外，处理器1010可通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可使用存储器缓冲器1020作为操作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。

处理器1010可执行FTL的功能。处理器1010可通过FTL将主机所提供的LBA转换为PBA。FTL可使用映射表来接收LBA并将LBA转换为PBA。根据映射单位，闪存转换层的地址映射方法包括多种映射方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。

处理器1010被配置为将从主机接收的数据随机化。例如，处理器1010可使用随机化种子将从主机接收的数据随机化。随机化的数据作为要存储的数据被提供给存储器装置并被编程到存储器单元阵列。

处理器1010可通过驱动软件或固件来执行随机化和去随机化。

存储器缓冲器1020可用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010执行的代码和命令。存储器缓冲器1020可存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。

纠错组件1030可执行纠错。纠错组件1030可基于要通过存储器接口1060写到存储器装置的数据来执行纠错编码(ECC编码)。经纠错编码的数据可通过存储器接口1060被传送至存储器装置。纠错组件1030可对通过存储器接口1060从存储器装置接收的数据执行纠错解码(ECC解码)。例如，纠错组件1030可作为存储器接口1060的组件被包括在存储器接口1060中。

主机接口1040被配置为在处理器1010的控制下与外部主机通信。主机接口1040可被配置为使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、高速外围组件互连(高速PCI)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、寄存DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信方法中的至少一种执行通信。

缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。

存储器接口1060被配置为在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道与存储器装置通信命令、地址和数据。

例如，存储控制器1000可能不包括存储器缓冲器1020和缓冲器控制器1050。

例如，处理器1010可使用代码来控制存储控制器1000的操作。处理器1010可从设置在存储控制器1000内部的非易失性存储器装置(例如，只读存储器)加载代码。作为另一示例，处理器1010可通过存储器接口1060从存储器装置加载代码。

例如，存储控制器1000的总线1070可被分成控制总线和数据总线。数据总线可被配置为在存储控制器1000内发送数据，并且控制总线可被配置为在存储控制器1000内发送诸如命令和地址的控制信息。数据总线和控制总线可彼此分离并且可以不相互干扰或相互影响。数据总线可连接到主机接口1040、缓冲器控制器1050、纠错组件1030和存储器接口1060。控制总线可连接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1202和存储器接口1060。

图15是示出应用了根据本公开的实施方式的存储装置的存储卡系统2000的框图。

参照图15，存储卡系统2000包括存储控制器2100、存储器装置2200和连接器2300。

存储控制器2100连接到存储器装置2200。存储控制器2100被配置为访问存储器装置2200。例如，存储控制器2100被配置为控制存储器装置2200的读操作、写操作、擦除操作和后台操作。存储控制器2100被配置为提供存储器装置2200与主机之间的接口。存储控制器2100被配置为驱动用于控制存储器装置2200的固件。存储器装置2200可与参照图2描述的图1的存储器装置100相同地实现。

作为示例，存储控制器2100可包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错组件的组件。

存储控制器2100可通过连接器2300与外部装置通信。存储控制器2100可根据特定通信标准来与外部装置(例如，主机)通信。作为示例，存储控制器2100被配置为通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的各种通信标准中的至少一种来与外部装置通信。作为示例，连接器2300可由上述各种通信标准中的至少一种来定义。

作为示例，存储器装置2200可被实现为诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转移矩磁性RAM(STT-MRAM)的各种非易失性存储器元件。

在实施方式中，存储器装置2200可从存储控制器2100接收部分擦除命令。部分擦除命令可以是指示擦除包括在存储器装置2200中的多个存储块中的任一个的特定部分(即，包括在任一个存储块中的多个子块当中的特定子块)的命令。

当接收到部分擦除命令时，存储器装置2200可确定目标子块和相邻子块。目标子块可以是执行与部分擦除命令对应的部分擦除操作的子块，相邻子块可以是与目标子块相邻的子块。

此后，存储器装置2200可将连接到相邻子块的多条字线分成多个组。此时，多个组可被分成包括连接到相邻子块的多条字线当中的位于最中央的中央字线的第一组以及与第一组相邻的第二组和第三组。这里，包括在第二组和第三组中的字线的数量可相同或不同。

在另一实施方式中，连接到相邻子块的多条字线可被分成包括位于最中央的中央字线的第一组、与第一组相邻的第二组和第三组以及分别与第二组和第三组相邻的第四组和第五组。此时，包括在第二组和第三组中的每一个中的字线的数量以及包括在第四组和第五组中的每一个中的字线的数量可相同或不同。

在实施方式中，当与相邻子块连接的字线被分成多个组时，存储器装置2200可确定包括在多个组中的字线的浮置时间点，并且可在各个浮置时间点将浮置电压施加到对应组的字线。此时，存储器装置2200可设定为首先使包括中央字线的组的字线浮置。

此后，在使包括中央字线的第一组的字线浮置之后，存储器装置2200可使与第一组相邻的第二组和第三组的字线同时浮置。通过使第二组和第三组的字线同时浮置，字线的电压电平可在相邻子块中从中央字线至边缘字线依次降低。

当相邻子块被分成第一组至第五组时，存储器装置2200可首先使包括中央字线的第一组的字线浮置，使与第一组相邻的第二组和第三组的字线浮置，然后使分别与第二组和第三组相邻的第四组和第五组的字线浮置。另外在这种情况下，字线的电压电平可在相邻子块中从中央字线至边缘字线依次降低。

存储控制器2100和存储器装置2200可被集成到一个半导体装置中以配置存储卡。例如，存储控制器2100和存储器装置2200可被集成到一个半导体装置中以配置诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存(UFS)的存储卡。

图16是示出应用了根据本公开的实施方式的存储装置的固态驱动器(SSD)系统3000的框图。

参照图16，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001来与主机3100交换信号SIG，并且通过电源连接器3002来接收电力PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源装置3230和缓冲存储器3240。

在实施方式中，SSD控制器3210可执行参照图1描述的图1的存储控制器200的功能。

SSD控制器3210可响应于从主机3100接收的信号SIG来控制多个闪存3221至322n。作为示例，信号SIG可以是基于主机3100与SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的接口中的至少一种限定的信号。

在实施方式中，多个闪存3221至322n中的每一个可从SSD控制器3210接收部分擦除命令。部分擦除命令可以是指示擦除包括在多个闪存3221至322n中的每一个中的多个存储块中的任一个的特定部分(即，包括在任一个存储块中的多个子块当中的特定子块)的命令。

当接收到部分擦除命令时，多个闪存3221至322n可确定目标子块和相邻子块。目标子块可以是执行与部分擦除命令对应的部分擦除操作的子块，相邻子块可以是与目标子块相邻的子块。

此后，多个闪存3221至322n可将连接到相邻子块的多条字线分成多个组。此时，多个组可被分成包括连接到相邻子块的多条字线当中的位于最中央的中央字线的第一组以及与第一组相邻的第二组和第三组。这里，包括在第二组和第三组中的字线的数量可相同或不同。

在另一实施方式中，连接到相邻子块的多条字线可被分成包括位于最中央的中央字线的第一组、与第一组相邻的第二组和第三组以及分别与第二组和第三组相邻的第四组和第五组。此时，包括在第二组和第三组中的每一个中的字线的数量以及包括在第四组和第五组中的每一个中的字线的数量可相同或不同。

在实施方式中，当与相邻子块连接的字线被分成多个组时，多个闪存3221至322n可确定包括在多个组中的字线的浮置时间点，并且可在各个浮置时间点将浮置电压施加到对应组的字线。此时，多个闪存3221至322n可设定为首先使包括中央字线的组的字线浮置。

此后，在使包括中央字线的第一组的字线浮置之后，多个闪存3221至322n可使与第一组相邻的第二组和第三组的字线同时浮置。通过使第二组和第三组的字线同时浮置，字线的电压电平可在相邻子块中从中央字线至边缘字线依次降低。

当相邻子块被分成第一组至第五组时，多个闪存3221至322n可首先使包括中央字线的第一组的字线浮置，使与第一组相邻的第二组和第三组的字线浮置，然后使分别与第二组和第三组相邻的第四组和第五组的字线浮置。另外在这种情况下，字线的电压电平可在相邻子块中从中央字线至边缘字线依次降低。

辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230可从主机3100接收电力PWR并且可充电。当来自主机3100的电力供应不平稳时，辅助电源装置3230可提供SSD 3200的电力。作为示例，辅助电源装置3230可位于SSD 3200中或者可位于SSD 3200外部。例如，辅助电源装置3230可位于主板上并且可向SSD 3200提供辅助电力。

缓冲存储器3240作为SSD 3200的缓冲存储器操作。例如，缓冲存储器3240可暂时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可暂时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。

图17是示出应用了根据本公开的实施方式的存储装置的用户系统4000的框图。

参照图17，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。

应用处理器4100可驱动包括在用户系统4000中的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可包括控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可作为系统芯片(SoC)提供。

存储器模块4200可作为用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器操作。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3SDRAM的易失性随机存取存储器或诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可基于堆叠式封装(POP)来封装并作为一个半导体封装来提供。

网络模块4300可与外部装置通信。例如，网络模块4300可支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和WI-FI的无线通信。例如，网络模块4300可被包括在应用处理器4100中。

存储模块4400可存储数据。例如，存储模块4400可存储从应用处理器4100接收的数据。另选地，存储模块4400可将存储在存储模块4400中的数据发送到应用处理器4100。例如，存储模块4400可被实现为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存的非易失性半导体存储器元件。例如，存储模块4400可作为诸如存储卡的可移除存储装置(可移除驱动器)以及用户系统4000的外部驱动器来提供。

例如，存储模块4400可包括多个非易失性存储器装置，并且这多个非易失性存储器装置可与参照图2和图3描述的存储器装置相同地操作。存储模块4400可与参照图1描述的存储装置50相同地操作。

在实施方式中，存储模块4400可从应用处理器4100接收部分擦除命令。部分擦除命令可以是指示擦除包括在存储模块4400中的多个存储块中的任一个的特定部分(即，包括在任一个存储块中的多个子块当中的特定子块)的命令。

当接收到部分擦除命令时，存储模块4400可确定目标子块和相邻子块。目标子块可以是执行与部分擦除命令对应的部分擦除操作的子块，相邻子块可以是与目标子块相邻的子块。

此后，存储模块4400可将连接到相邻子块的多条字线分成多个组。此时，多个组可被分成包括连接到相邻子块的多条字线当中的位于最中央的中央字线的第一组以及与第一组相邻的第二组和第三组。这里，包括在第二组和第三组中的字线的数量可相同或不同。

在另一实施方式中，连接到相邻子块的多条字线可被分成包括位于最中央的中央字线的第一组、与第一组相邻的第二组和第三组以及分别与第二组和第三组相邻的第四组和第五组。此时，包括在第二组和第三组中的每一个中的字线的数量以及包括在第四组和第五组中的每一个中的字线的数量可相同或不同。

在实施方式中，当与相邻子块连接的字线被分成多个组时，存储模块4400可确定包括在多个组中的字线的浮置时间点，并且可在各个浮置时间点将浮置电压施加到对应组的字线。此时，存储模块4400可设定为首先使包括中央字线的组的字线浮置。

此后，在使包括中央字线的第一组的字线浮置之后，存储模块4400可使与第一组相邻的第二组和第三组的字线同时浮置。通过使第二组和第三组的字线同时浮置，字线的电压电平可在相邻子块中从中央字线至边缘字线依次降低。

当相邻子块被分成第一组至第五组时，存储模块4400可首先使包括中央字线的第一组的字线浮置，使与第一组相邻的第二组和第三组的字线浮置，然后使分别与第二组和第三组相邻的第四组和第五组的字线浮置。另外在这种情况下，字线的电压电平可在相邻子块中从中央字线至边缘字线依次降低。

用户接口4500可包括用于向应用处理器4100输入数据或指令或者用于向外部装置输出数据的接口。例如，用户接口4500可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口。用户接口4500可包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器的用户输出接口。

相关申请的交叉引用

本申请要求2020年4月16日提交于韩国知识产权局的韩国专利申请号10-2020-0046171的优先权，其完整公开通过引用并入本文。