在具有宽系统接口的存储器中的多电平信令
阅读说明：本技术 在具有宽系统接口的存储器中的多电平信令 (Multilevel signaling in memory with wide system interface ) 是由 T·M·霍利斯 M·巴尔比 R·埃贝尔 于 2018-07-23 设计创作，主要内容包括：本文中提供使用多电平信令以增加跨存储器装置中的较大数目个信道的数据传输速度的技术。此多电平信令可经配置以增加数据传输速度而不增加数据传输频率及/或所传达数据的发射功率。多电平信令方案的实例可为脉冲振幅调制PAM。多电平信号的各独有符号可经配置以表示多个数据位。(Techniques are provided herein that use multi-level signaling to increase data transmission speeds across a larger number of channels in a memory device. Such multi-level signaling may be configured to increase data transmission speed without increasing the data transmission frequency and/or the transmit power of the communicated data. An example of a multi-level signaling scheme may be pulse amplitude modulation, PAM. Each unique symbol of the multilevel signal may be configured to represent a plurality of data bits.)
交叉参考
本专利申请案主张由霍利斯(Hollis)等在于2017年12月26日申请的标题为“在具有宽系统接口的存储器中的多电平信令(Multi-Level Signaling in Memory with WideSystem Interface)”的第15/854,600号美国专利申请案的优先权，所述申请案主张由霍利斯等人在2017年8月7日申请的标题为“在具有宽系统接口的存储器中的多电平信令”的第62/542,160号美国临时专利申请案的权益，所述申请案中的每一者以引用的方式明确并入本文中。
背景技术
下文大体上涉及使用存储器装置的多电平信令且更特定来说涉及在包含宽系统接口的存储器装置中的多电平信令。
存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、无线通信装置、相机、数字显示器及类似物。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，其通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两个以上状态。为存取所存储的信息，电子装置的组件可读取或感测存储器装置中的经存储状态。为存储信息，电子装置的组件可将状态写入或编程于存储器装置中。
存在多种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性。非易失性存储器(例如，FeRAM)可甚至在无外部电源的情况下维持其所存储逻辑状态达延长时段。易失性存储器装置(例如，DRAM)可随时间丢失其所存储状态，除非其由外部电源周期性刷新。FeRAM可使用类似于易失性存储器的装置架构，但可归因于使用铁电电容器作为存储装置而具有非易失性质。因此，相较于其它非易失性及易失性存储器装置，FeRAM装置可具有改进性能。
一般来说，改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、减小功率消耗或减小制造成本以及其它度量。
具体实施方式
一些存储器装置可在所连接装置(例如，存储器单元阵列与处理器)之间使用宽通信信道以传达数据(例如，高带宽存储器(HBM))。在一些情况中，这些宽通信信道包含较大数目个电阻式信道。由于每一信道是电阻式的，所以随着数据传送频率增加，传送数据所需的功率相对于频率以非线性方式增加。此类特性可带来实际频率上限，其可用于通过电阻式信道在给定发射功率量的情况下发射数据。
本文中提供使用多电平信令增加跨存储器装置中的较大数目个信道的数据传送速度的技术。此多电平信令可经配置以增加数据传送速度而不增加数据传送频率及/或所传达数据的发射功率。多电平信令方案的实例可为脉冲振幅调制(PAM)，例如PAM4或PAM8。多电平信号的每一独有符号可经配置以表示多个数据位。
下文在存储器装置的内容背景中进一步描述上文介绍的本发明的特征。接着，针对支持具有宽系统接口的存储器中的多电平信令的存储器装置描述特定实例。本发明的这些及其它特征进一步通过与多电平信令相关的设备图、系统图及流程图说明且参考其加以描述。
图1说明根据本发明的各种实例的实例存储器装置100。存储器装置100还可称为电子存储器设备。存储器装置100可经配置以利用多电平信令以在存储器装置100的各种组件之间传达数据。多电平信令的一些实例可包含PAM信令，例如PAM4信令、PAM8信令等。存储器装置100可包含存储器单元阵列105、控制器110、多个信道115、信令接口120、其它组件或其组合。
存储器装置100可使用多电平信令以增加使用频率资源的给定带宽发射的信息量。在二进制信令中，信号的两个符号(例如，两个电压电平)用于表示至多两个逻辑状态(例如，逻辑状态‘0’或逻辑状态‘1’)。在多电平信令中，较大符号库可用于表示数据。每一符号可表示两个以上逻辑状态(例如，具有多个位的逻辑状态)。举例来说，如果信号能够具有四个独有符号，那么信号可用于表示至多四个逻辑状态(例如，‘00’、‘01’、‘10’及‘11’)。因此，可将多个数据位压缩成单个符号，借此增加使用给定带宽传达的数据量。
在多电平信令的一些情况中，信号的振幅可用于产生不同符号。举例来说，第一振幅电平可表示‘00’，第二振幅电平可表示‘01’，第三振幅电平可表示‘10’，且第四振幅电平可表示‘11’。一些多电平信令方案的一个缺点是符号可由小于二进制信令方案中的符号的电压分离。较小电压分离可使多电平信令方案更易具有由噪声或其它方面引起的错误。然而，可通过增加所发射信号的峰值对峰值发射功率而扩展多电平信令方案中的符号的电压分离。然而，在一些状况中，峰值对峰值发射功率的此增加可归因于固定电力供应电压、固定信号功率要求或其它因素而是不可能或困难的。因此，为实施多电平信令，在与二进制信令方案相比时，发射器可利用更多电力及/或接收器可易于具有增加错误率。
多电平信号(有时称为多符号信号)可为使用包含三个或三个以上独有符号以表示数据(例如，两个或两个以上数据位)的调制方案调制的信号。多电平信号可为使用调制方案调制的M进位信号的实例，其中M大于或等于3，其中M表示调制方案中可能的独有符号、电平或条件的数目。在一些例子中，多电平信号或多电平调制方案可称为非二进制信号或非二进制调制方案。与多电平信号相关的多电平(或M进位)调制方案的实例可包含(但不限于)脉冲振幅调制(例如，PAM4、PAM8)、正交振幅调制(QAM)、正交相移键控(QPSK)及/或其它。
二进制电平信号(有时称为二进制符号信号)可为使用调制方案调制的信号，其包含两个独有符号以表示一个数据位。二进制电平信号可为M进位调制方案的实例，其中M小于或等于2。与二进制电平信号相关的二进制电平调制方案的实例包含(但不限于)不归零(NRZ)、单极编码、双极编码、曼彻斯特编码、PAM2及/或其它。
存储器单元阵列105的每一存储器单元可编程以存储不同状态。举例来说，每一存储器单元可编程以存储两个或两个以上逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’等)。存储器单元可将表示可编程状态的电荷存储于电容器中；举例来说，带电及不带电电容器可分别表示两个逻辑状态。存储器单元阵列105的存储器单元可使用任何数目个存储媒体，包含DRAM、FeRAM、PCM或其它类型的存储器单元。DRAM存储器单元可包含具有作为绝缘材料的电介质材料的电容器。举例来说，电介质材料可具有线性或顺电电极化性质且铁电存储器单元可包含具有作为绝缘材料的铁电材料的电容器。在其中存储媒体包含FeRAM的例子中，铁电电容器的不同电荷电平可表示不同逻辑状态。
存储器单元阵列105可为或包含三维(3D)阵列，其中多个二维(2D)阵列或多个存储器单元彼此叠置。与2D阵列相比，此配置可增加可形成于单个晶片或衬底上的存储器单元的数目。此又可减小生产成本或增加存储器阵列的性能或两者。阵列的每一电平可经对准或定位，使得存储器单元可跨每一电平近似彼此对准，从而形成存储器单元堆叠。
在一些实例中，存储器单元阵列105可包含存储器单元、字线、数字线及感测组件。在一些实例中，存储器单元阵列105可包含板极线(例如，在FeRAM的情况中)。存储器单元阵列105的存储器单元可包含选择组件及逻辑存储组件，例如包含第一板极、单元板极、第二板极及单元底部的电容器。单元板极及单元底部可通过定位于其之间的绝缘材料(例如，电介质、铁电或PCM材料)电容性地耦合。
可使用字线、数字线及/或板极线的各种组合(例如，在读取操作、写入操作或其它操作期间)存取存储器单元阵列105的存储器单元。在一些情况中，一些存储器单元可与其它存储器单元共享存取线(例如，数字线、字线、板极线)。举例来说，相同列中的存储器单元可共享数字线，相同行中的存储器单元可共享字线，且相同区段、块、层叠或多个层叠中的存储器单元可共享板极线。如上文描述，可通过使存储器单元的电容器充电或放电而存储各种状态。
可通过操作各种元件而读取或感测存储器单元的电容器的所存储状态。电容器可与数字线电子通信。电容器可在撤销激活选择组件时与数字线隔离，且电容器可在(例如，通过字线)激活选择组件时连接到数字线。激活选择组件可称为选择存储器单元。在一些情况中，选择组件可为晶体管且其操作可通过施加电压到晶体管栅极而加以控制，其中电压量值大于晶体管的阈值量值。字线可激活选择组件；举例来说，施加到字线的晶体管栅极的电压可连接存储器单元的电容器与数字线。
在一些实例中，数字线的电压改变可取决于其本征电容。即，随着电荷流动通过数字线，某有限电荷可存储于数字线中且所得电压取决于本征电容。本征电容可取决于物理特性，包含数字线的尺寸。数字线可连接存储器单元阵列105的许多存储器单元，因此数字线可具有导致不可忽略电容(例如，约几皮法拉(pF))的长度。接着，可由感测组件比较数字线的所得电压与参考电压(例如，参考线的电压)，以便确定存储器单元中的所存储逻辑状态。可使用其它感测过程。
感测组件可包含各种晶体管或放大器以检测及放大信号的差异，此可称为锁存。感测组件可包含感测放大器，其接收及比较数字线的电压与参考线(其可为参考电压)。可基于比较将感测放大器输出驱动到更高(例如，正)或更低(例如，负或接地)供应电压。举例来说，如果数字线具有高于参考线的电压，那么可将感测放大器输出驱动到正供应电压。
在一些情况中，感测放大器可将数字线驱动到供应电压。感测组件接着可锁存感测放大器的输出及/或数字线的电压，其可用于确定存储器单元中的所存储状态(例如，逻辑,‘1’)。替代地，举例来说，如果数字线具有高于参考线的电压，那么可将感测放大器输出驱动到负或接地电压。感测组件可类似地锁存感测放大器输出以确定存储器单元中的所存储状态(例如，逻辑‘0’)。可接着例如通过列解码器输出存储器单元的锁存逻辑状态。
为写入存储器单元，可跨存储器单元的电容器施加电压。可使用各种方法写入存储器单元。在一个实例中，可通过字线激活选择组件，以便将电容器电连接到数字线。可通过控制单元板极(例如，通过板极线)及单元底部(例如，通过数字线)的电压而跨电容器施加电压。为写入逻辑‘0’，单元板极可为高(例如，电压电平可增加而高于预定电压(其为“高”电压))。即，可将正电压施加到板极线，且单元底部可为低(例如，虚拟接地或施加负电压到数位线)。可执行相反过程以写入逻辑‘1’，其中单元板极可为低且单元底部可为高。
控制器110可通过各种组件(例如，行解码器、列解码器及感测组件)控制存储器单元阵列105中的存储器单元的操作(例如，读取、写入、重写、刷新、放电等)。在一些情况中，行解码器、列解码器及感测组件中的一或多者可与控制器110共置。控制器110可产生行及列地址信号，以便激活所要字线及数字线。在其它实例中，控制器110可产生及控制在存储器装置100的操作期间使用的各种电压或电流。举例来说，控制器110可在存取一或多个存储器单元之后将放电电压施加到字线或数位线。一般来说，本文中论述的经施加电压或电流的振幅、形状或持续时间可经调整或变化且可针对操作存储器装置100时论述的各种操作而不同。此外，可同时存取存储器单元阵列105内的一个、多个或全部存储器单元。举例来说，可在复位操作期间同时存取存储器单元阵列105的多个存储器单元或全部存储器单元，其中多个存储器单元或全部存储器单元可设置为单个逻辑状态(例如，逻辑“0”)。
多个信道115中的每一者可经配置以耦合存储器单元阵列105与控制器110。在一些实例中，多个信道115中的每一者可称为多个支路。在一些存储器装置中，可通过跨多个信道115传送的数据速率限制存储器装置与主机装置(例如，个人计算机或其它计算装置)之间的数据传送速度。在一些实例中，存储器装置100可包含较大数目个高电阻信道。通过增加信道数目，可增加存储器装置100中传送的数据量而不增加数据传送速度。在一些实例中，多个信道115可称为宽系统接口。多个信道115中的每一者可为定位于存储器单元阵列105与控制器110之间的内插器的部分。在一些实例中，信道115中的一或多者可为单向的，且在其它实例中，信道115中的一或多者可为双向的。
在一些实例中，至少一些(且在一些情况中，每一者)信令接口120可产生及/或解码使用多个信道115传达的信号。信令接口120可相关联于与多个信道115耦合的每一组件。信令接口120可经配置以产生及/或解码多电平信号、二进制信号或两者(例如，同时)。每一信令接口120可包含驱动器125及接收器130。在一些实例中，每一驱动器125可称为多支路驱动器。
每一驱动器125可经配置以基于包含多个位的逻辑状态产生多电平信号。举例来说，驱动器125可使用PAM4信令技术(或其它类型的多电平信令技术)以产生具有对应于所述逻辑状态的振幅的信号。驱动器125可经配置以使用单个输入线接收数据。在一些情况中，驱动器125可包含用于第一数据位(例如，最高有效位)的第一输入线、用于第二数据位(例如，最低有效位)的第二输入线。在一些境况中，驱动器125可经配置以产生二进制电平信号(例如，NRZ信号)。在一些情况中，驱动器125可使用单端信令以产生多电平信号。在此类情况中，可在不具有差分的情况下发射多电平信号。
每一接收器130可经配置以确定由使用多个信道115接收的多电平信号的符号表示的逻辑状态。在一些情况中，接收器130可确定所接收多电平信号的振幅。基于所确定振幅，接收器130可确定由多电平信号表示的逻辑状态。接收器130可经配置以使用单个输出线输出数据。在一些情况中，接收器130可包含用于第一数据位(例如，最高有效位)的第一输出线、用于第二数据位(例如，最低有效位)的第二输出线。在一些境况中，接收器130可经配置以解码二进制电平信号(例如，NRZ信号)。举例来说，接收器130中的每一者可经由多个信道115与发射器(未说明)耦合。信道115中的每一者可经配置以输出包含多个位的数据，且控制器110可经配置以确定数据输出之间的输出阻抗偏移。一或多个晶体管(例如，未单独说明)可经配置以调整多个信道115中的一或多者的电阻电平。此调整可至少部分基于所确定输出阻抗偏移。
在一些情况中，信令接口120中的每一者可经配置以选择性地产生及/或解码不同类型的信号(例如，NRZ信号、PAM4信号、PAM8信号等)。可基于存储器装置100的操作环境使用不同类型的信号。举例来说，二进制信令可使用少于多电平信令的功率且可在功率消耗驱动性能考虑时使用。可用于确定应使用哪种类型的信令的其它性能因素可包含时钟考虑、数据选通(DQS)考虑、电路能力、带宽考虑、抖动考虑或其组合。在一些情况中，控制器110可经配置以选择信号类型，且信令接口120可经配置以基于从控制器110接收的指令实施选择。在一些情况中，信令接口120中的每一者可经配置以实施编码功能，例如错误检测程序、错误校正程序、数据总线反转程序或其组合。
在一些情况中，信令接口120可经配置以同时传达多电平信号及二进制信号。在此类情况中，信令接口120可包含一组以上驱动器125及接收器130。举例来说，信令接口120可经配置以使用第一组信道115使用二进制电平信号传达第一组数据(例如，控制信号)，同时使用第二组信道115使用多电平信号传达第二组数据(例如，用户信息)。
图2说明根据本发明的各种实施例的表示多电平信号的眼图200的实例。眼图200可用于指示高速发射中的信号质量且可表示信号的四个符号(例如，‘00’、‘01’、‘10’或‘11’)。在一些实例中，四个符号中的每一者可由不同电压振幅(例如，振幅205-a、205-b、205-c、205-d)表示。在其它实例中，眼图200可表示PAM4信号，其可用于在存储器装置(例如，如参考图1描述的存储器装置100)中传达数据。眼图200可用于提供信号完整性的健康状况的视觉指示且可指示数据信号的噪声容限。噪声容限可例如是指信号超过振幅205的理想边界的量。
为产生眼图200，示波器或其它计算装置可根据取样周期210(例如，单位时间间隔或位周期)对数字信号取样。取样周期210可由与所测量信号的发射相关联的时钟定义。在一些实例中，示波器或其它计算装置可在取样周期210期间测量信号的电压电平以形成迹线215。噪声及其它因素可导致从根据一组理想阶梯函数导出的信号测量的迹线215。通过叠对多个迹线215，可确定关于所测量信号的各种特性。举例来说，眼图200可用于识别通信信号的数个特性，例如抖动、串扰、电磁干扰(EMI)、信号损耗、信噪比(SNR)、其它特性或其组合。闭眼可指示噪声及/或不可预测信号或其它问题。
在一些实例中，眼图200可指示宽度220。眼图200中的眼的宽度220可用于指示所测量信号的时序同步或所测量信号的抖动效应。在一些实例中，比较宽度220与取样周期210可提供所测量信号的SNR测量。眼图中的每一眼可基于所测量信号的特性而具有独有宽度。各种编码及解码技术可用于修改所测量信号的宽度220。
在其它实例中，眼图200可指示用于确定由所测量信号的符号表示的逻辑状态的值的取样时间225(例如，理想取样时间)。举例来说，确定所测量信号的取样数据的正确时间(例如，时序同步)对于最小化信号检测中的错误率可为重要的。举例来说，如果计算装置在转变时间(例如，上升时间230或下降时间235)期间对信号取样，那么可由解码器将错误引入到由信号的符号表示的数据中。各种编码及解码技术可用于修改所测量信号的理想取样时间225。
眼图200可用于识别从第一振幅205转变到第二振幅205的上升时间230及/或下降时间235。迹线215在上升时间230或下降时间235期间的斜率可指示信号对时序错误的敏感度及其它方面。举例来说，迹线215的斜率越陡(例如，上升时间230及/或下降时间235越小)，振幅205之间的转变越理想。各种编码及解码技术可用于修改所测量信号的上升时间230及/或下降时间235。
在一些实例中，眼图200可用于识别所测量信号中的抖动240的量。抖动240可指由上升及下降时间的错位导致的时序错误。当上升边缘或下降边缘在与由数据时钟定义的理想时间不同的时间发生时发生抖动240。抖动240可由信号反射、符号间干扰、串扰、工艺-电压-温度(PVT)变化、随机抖动、加成性噪声或其组合引起。各种编码及解码技术可用于修改所测量信号的抖动240。在一些情况中，每一信号电平或每一眼的抖动240可不同。
在其它实例中，眼图200可指示眼张开度(eye opening)245，其可表示各种振幅205之间的峰值对峰值电压差。眼张开度245可与用于区分所测量信号的不同振幅205的电压容限相关。容限越小，可能越难以区分邻近振幅，且可归因于噪声而引入更多错误。在一些情况中，信号的接收器(例如，如参考图1描述的接收器130)可比较信号与定位于各种振幅205之间的一或多个阈值电压。在其它情况中，眼张开度245越大，噪声将导致错误地满足一或多个电压阈值的可能性越小。眼张开度245可用于指示所测量信号中的加成性噪声的量，且可用于确定所测量信号的SNR。各种编码及解码技术可用于修改所测量信号的眼张开度245。在一些情况中，每一眼的眼张开度245可为不同。在此类情况中，多电平信号的眼可不相同。
在其它实例中，眼图200可指示失真250。失真250可表示归因于信号路径中的噪声或中断的所测量信号的过冲及/或下冲。随着信号从旧振幅(例如，振幅205-c)稳定到新振幅(例如，振幅205-b)中，信号可超越及/或低于新振幅电平。在一些实例中，失真250可由此过冲及/或下冲引起，且可由信号中的加成性噪声或信号路径中的中断引起。眼图中的每一眼可基于所测量信号的特性而具有独有张开度。各种编码及解码技术可用于修改所测量信号的失真250。在一些情况中，每一信号电平或每一眼的失真250可不同。
图2中展示的眼图200的特性的位置仅为说明性目的。例如宽度220、取样时间225、上升时间230、下降时间235、抖动240、眼张开度245及/或失真250的特性可在图2中未明确指示的眼图200的其它部分中出现。
图3说明根据本发明的各种实施例的发射电路300的实例。发射电路300可经配置以基于一或多个数据位产生多电平信号或二进制电平信号。发射电路300可为如参考图1描述的驱动器125的实例。发射电路300可包含驱动器315、先进先出(FIFO)组件330、多路复用器335及预驱动器340。
驱动器315可包含上拉电路305及下拉电路310。发射电路300可经配置以基于从存储器核心325接收的逻辑状态将信号输出至多个信道(例如，参考图1描述的信道115)。在一些实例中，发射电路300可与存储器核心325耦合，其可为如参考图1描述的控制器110或存储器单元的存储器单元阵列105的实例。
在一些实例中，发射电路300可基于从存储器核心325接收的数据而操作。在一些实例中，经识别数据可包含一或多个信息位。在其它实例中，发射电路300或存储器控制器可基于经识别数据识别所要振幅电平。发射电路300或存储器控制器可识别发射电路300的输出信号的当前振幅电平，且在一些实例中，发射电路300或存储器控制器可确定用于使上拉电路305及/或下拉电路310从输出信号的当前振幅电平转变到所要振幅电平的一组指令。另外或替代地，举例来说，指令可包含栅极电压的特性(例如，栅极电压的振幅、栅极电压的时序及/或栅极电压激活的模式)以应用到将驱动器315的输出320耦合到两个或两个以上电压源的一或多个切换组件。指令可经配置以导致输出信号“上拉”或“下拉”到所要振幅电平。
在一些实例中，存储器核心325可与FIFO组件330耦合。举例来说，从存储器核心325发射的数据可通过FIFO组件330路由。FIFO组件330可例如组织及/或操纵从存储器核心325发射的数据。在一些实例中，FIFO组件330可根据时间及优先级操纵及/或组织数据。因此，FIFO组件330可在先到先服务基础上处理数据。在一些实例中，FIFO组件330可利用与存储器控制器(例如，如参考图1描述的控制器110)相同的时钟。在其它实例中，FIFO组件330可利用单独时钟进行读取及写入操作。
在其它实例中，从存储器核心325发射且通过FIFO组件330的数据可经由多路复用器335进行多路复用。多路复用器335可与存储器核心325及FIFO组件330两者耦合。在一些实例中，多路复用器335可选择从FIFO组件330接收的若干输入信号中的一者。在选择输入信号之后，多路复用器335可将信号转递到预驱动器340。举例来说，预驱动器340可与多路复用器335耦合且可利用偏压电路以产生低功率信号。在一些实例中，经由预驱动器340产生的信号可发射到上拉电路305及/或下拉电路310。在一些情况中，预驱动器340可包含一或多个反相器，其连结到多路复用器335的输出以产生用于驱动器315的切换组件的栅极信号。
上拉电路305可经配置以将驱动器315的输出信号从第一振幅偏压到大于第一振幅的第二振幅。举例来说，如果输出信号处于如参考图2描述的第一振幅205-b，那么上拉电路305可用于将输出信号转变到振幅205-c或205-d中的任一者。可使用一或多个切换组件(例如，晶体管)将上拉电路305耦合到第一电压源。第一电压源可具有大于与下拉电路310相关联的第二电压源的电压。
下拉电路310可经配置以将驱动器315的输出信号从第一振幅偏压到小于第一振幅的第二振幅。举例来说，如果输出信号具有如参考图2描述的第一振幅205-b，那么下拉电路310可用于将输出信号转变到振幅205-a。可使用一或多个切换组件(例如，晶体管)将下拉电路310耦合到第二电压源。第二电压源可具有小于与上拉电路305相关联的第一电压源的电压。在一些情况中，下拉电路310选择性地耦合驱动器315的输出与接地或虚拟接地。
在一些情况中，上拉电路305及/或下拉电路310的设计可影响如由眼图(例如，如参考图2描述的眼图200)表示的输出信号的各种特性。举例来说，上拉电路305及/或下拉电路310的设计可影响眼宽(例如，如参考图2描述的宽度220)、眼张开度(例如，如参考图2描述的眼张开度245)、失真(例如，如参考图2描述的失真250)、抖动(例如，如参考图2描述的抖动240)、振幅的位置、其它特性或其组合。
在一些情况中，发射电路300可经配置以选择性地产生二进制信号(例如，NRZ信令)或多电平信号(例如，PAM4或PAM8)。在其它实例中，发射电路300可经配置以调整驱动器315的输出信号的发射功率。另外或替代地，举例来说，发射电路300或存储器控制器(例如，如参考图1描述的控制器110)可经配置以选择一或多个信道或一或多个信道群组以将输出信号传达到存储器装置的另一组件。
图4说明根据本发明的各种实施例的接收器400的实例。接收器400可经配置以接收及/或解码多电平信号或二进制电平信号。举例来说，所连接组件(例如，存储器装置100的存储器单元阵列105或控制器110)的接收器400可使用一或多个多个信道(例如，信道115)接收信号。接收器400可经配置以基于所接收信号输出一或多个数据位。接收器400可包含一或多个比较器405及解码器410。接收器400可为参考图1描述的接收器130的实例。
一或多个比较器405可经配置以比较所接收信号与一或多个参考电压415。比较器405的数目可与所接收信号中可表示的符号(例如，振幅电平)的数目相关。举例来说，如果所接收信号是经配置以具有四个符号的多电平信号(例如，PAM4信号)，那么接收器400可包含三个比较器405-a、405-b、405-c及三个参考电压415-a、415-b、415-c。
每一比较器405可基于所接收信号是否大于或小于参考电压415而输出信号。换句话说，比较器405可确定所接收信号是否满足由比较器405定义的电压阈值及其相关联参考电压415。举例来说，比较器405可在所接收信号大于相关联参考电压415的情况下输出高电压且比较器405可在所接收信号小于相关联参考电压415的情况下输出低电压(或反之亦然)。解码器410可接收比较器405的输出。参考电压415可经选择以区分所接收信号的预期振幅电平。举例来说，参考电压415可经选择为在眼图中的眼的眼张开度245内两个振幅电平(例如，振幅205-a及205-b)之间。
解码器410可经配置以基于比较器405的输出确定由所接收信号的符号表示的逻辑状态。比较器405的输出的组合可用于确定所接收信号的振幅。在一些情况中，解码器410可为将比较器405的输出编入索引到所接收信号的逻辑状态的查找表的实例。
在一些实例中，如果所接收信号小于全部参考电压415，那么解码器410可确定由所接收信号的符号表示逻辑状态“00”。如果所接收信号大于一个参考电压415但小于参考电压415中的两者，那么解码器410可确定由所接收信号的符号表示逻辑状态“01”。如果所接收信号大于参考电压415中的两者但小于参考电压415中的一者，那么解码器410可确定由所接收信号的符号表示逻辑状态“10”。如果所接收信号大于全部参考电压415，那么解码器410可确定由所接收信号的符号表示逻辑状态“11”。应了解，可基于设计选择修改逻辑状态到振幅的映射。
在一些情况中，接收器400可经配置以选择性地解码二进制信号(例如，NRZ信令)或多电平信号(例如，PAM4或PAM8)。在一些情况中，接收器400或所连接组件可经配置以选择一或多个信道或一或多个信道群组以监听来自存储器装置的另一组件的所接收信号。
图5说明根据本发明的各种实施例的存储器装置500的实例。存储器装置500可为高带宽存储器(HBM)装置的实例。存储器装置500可经配置以针对存储器装置500中使用的每功率单位提供更多数据传送带宽。存储器装置500可包含存储器单元阵列505、处理器510及内插器515。存储器装置500可为参考图1描述的存储器装置100的实例。
存储器单元阵列505可为3D存储器阵列的实例。阵列505可包含多个存储器单元层叠520，每一层叠520是2D存储器阵列的实例。存储器单元阵列505还可包含耦合阵列505与内插器515的基底525。可使用一或多个穿硅通孔(TSV)(未展示)耦合存储器单元层叠520与基底525。存储器单元阵列505可为参考图1描述的存储器单元阵列105的实例。存储器单元阵列505可为DRAM技术、FeRAM技术或PCM技术的实例。
基底525可经配置为存储器单元阵列505的输入/输出(I/O)装置。在一些情况中，基底525可经配置为存储器单元阵列505的存储器控制器，其使用行解码器、列解码器、字线、数字线、其它组件或其组合存取各种存储器单元。在一些情况中，基底525可经配置以缓冲传达到存储器单元阵列505及从存储器单元阵列505传达的数据。基底525可包含信令接口(例如参考图1描述的信令接口120)以使用二进制信令及/或多电平信令跨内插器515传达数据。
处理器510可经配置以执行主机装置所要求的任何功能。在一些情况中，处理器510可为图形装置中的图形处理单元(GPU)的实例。在一些情况中，处理器510可为中央处理单元(CPU)的实例。在一些情况中，处理器510可包含存储器控制器(例如参考图1描述的控制器110)的功能性。处理器510可包含信令接口(例如参考图1描述的信令接口120)以使用二进制信令及/或多电平信令跨内插器515传达数据。处理器510及阵列505可使用微柱540与内插器耦合。
内插器515经配置以提供所连接组件(例如，阵列505、处理器510及/或封装衬底535)之间的宽通信信道。内插器515可包含用于在装置之间通信的多个高电阻信道530。在一些情况中，信道530可完全彼此独立。一些信道530可为单向的且一些信道530可为双向的。阵列505及/或处理器510可选择信道的不同组合或群组以传达数据。
内插器515可通过提供大量信道530以连接组件而提供宽通信信道。在一些情况中，信道530可为连接器的薄迹线，借此使每一个别信道有损耗。由于每一信道530是电阻式的，所以随着传送数据的频率增加，传送数据所需的功率相对于频率以非线性方式增加。此类特性可带来实际频率上限，其可用于通过信道530在给定发射功率量的情况下发射数据。为增加在给定时间量中传送的数据量，内插器515可包含非常高数目个信道530。因而，存储器装置500的总线可宽于其它DRAM存储器，例如DDR4(双倍数据速率***同步动态随机存取存储器)或GDDR5(双倍数据速率型第五代同步图形随机存取存储器)。在一些情况中，存储器单元阵列505可具有每层叠520两个128位信道。因此，如果阵列505具有四个层叠520，那么处理器510将具有拥有4096个位的宽度的存储器总线。相比来说，一些GDDR存储器可仅具有拥有512个位的总宽度的存储器总线的十六个32位信道。内插器515可由与形成封装衬底535的第二材料不同的第一材料(例如，硅)形成。内插器515及封装衬底可使用一或多个焊料球545、550与其它组件耦合。
多电平信令(例如，PAM4)可与存储器装置500(例如，HBM装置)结合使用以增加数据传送速度而不增加数据传送频率。随着跨内插器515传达的数据频率增加，发射数据所需的功率增加。这是归因于信道530的损耗性质。多电平信令可经配置以增加跨内插器515传达的数据的数据速率而不增加数据的频率及/或发射功率。
存储器装置500可经配置以选择可基于情境使用的各种类型的信令。举例来说，在一些情境(例如，控制信令)中，存储器装置500可希望使用二进制信令(例如，NRZ信令)，且在其它情境(例如，用户数据)中，存储器装置可希望使用多电平信令(例如，PAM4、PAM8等)。
存储器装置500的各种组件可包含能够使用二进制信令及/或多电平信令进行通信的信令接口。举例来说，处理器510及/或基底525可包含信令接口，例如参考图1描述的信令界面120。
存储器装置500可经配置以对阵列505执行数个存取操作(例如，读取操作或写入操作)。针对写入操作，处理器510可识别待写入到存储器单元阵列505的信息。处理器510可基于经识别信息使用信令接口(或信令接口的驱动器)产生使用具有至少三个电平的第一调制方案调制的多电平信号。多电平信号可表示经识别信息的一个以上位。处理器510可使用内插器515的多个信道530将多电平信号发射到存储器单元阵列505。
基底525可使用信令接口(或信令接口的接收器)接收及解码多电平信号。基底525可确定所接收多电平信号的振幅。举例来说，基底525可使用一或多个比较器以比较所接收多电平信号与一或多个电压阈值。基于是否满足电压阈值，比较器可输出特定信号。基底525可(例如，使用解码器)基于比较器的输出确定由多电平信号的振幅表示的多个位。基底525可识别一或多个存储器单元以存储多个位。基底525可将多个位写入到阵列505的一或多个存储器单元。
针对读取操作，处理器510可识别其希望用于其操作中的一者的存储于阵列505上的一些信息。处理器510可将信号(例如，二进制电平信号或多电平信号)发射到阵列505以请求经识别信息。基底525可识别当前存储经识别信息的一或多个存储器单元。基底525可使用参考图1描述的程序从经识别的一或多个单元读出一或多个数据位。
基底525可基于从存储器单元读取的一或多个数据位使用信令接口(或信令接口的驱动器)产生使用具有至少三个电平的第一调制方案调制的多电平信号。基底525可使用内插器515的多个信道530将多电平信号发射到处理器510。
处理器510可使用信令接口(或信令接口的接收器)接收及解码多电平信号。处理器510可确定所接收多电平信号的振幅。举例来说，处理器510可使用一或多个比较器以比较所接收多电平信号与一或多个电压阈值。基于是否满足电压阈值，比较器可输出特定信号。处理器510可(例如，使用解码器)基于比较器的输出确定由多电平信号的振幅表示的多个位。
图6展示根据本发明的实施例的支持具有宽系统接口的存储器中的多电平信令的信令组件615的框图600。信令组件615可为参考图1描述的信令接口120的组件。
信令组件615及/或其各种子组件的至少一些可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果在由处理器执行的软件中实施，那么信令组件615及/或其各种子组件的至少一些的功能可由以下者执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本发明中描述的功能的其任何组合。信令组件615及/或其各种子组件的至少一些可物理地定位于各种位置处，包含经分布使得由一或多个物理装置在不同物理位置处实施功能的部分。在一些实例中，信令组件615及/或其各种子组件的至少一些可为根据本发明的各种实施例的单独且相异组件。在其它实例中，信令组件615及/或其各种子组件的至少一些可与一或多个其它硬件组件组合，包含(但不限于)I/O组件、收发器、网络服务器、另一计算装置、本发明中描述的一或多个其它组件或根据本发明的各种实施例的其组合。
信令组件615可包含偏压组件620、时序组件625、信息管理器630、多电平信号产生器635、单元管理器640及二进制信号产生器645。这些组件中的每一者可彼此直接通信或(例如，经由一或多个总线)间接通信。
信息管理器630可通过存储器装置的控制器识别待写入到存储器单元阵列的信息。
多电平信号产生器635可：通过控制器产生使用具有表示经识别信息的一组位的至少三个电平的第一调制方案调制的多电平信号；通过控制器跨包含一组信道的内插器将多电平信号发射到存储器单元阵列；及通过存储器单元阵列确定多电平信号的振幅是否满足一或多个阈值。
单元管理器640可通过存储器单元阵列基于多电平信号所满足的一或多个阈值的阈值数目识别由多电平信号表示的所述组位且通过存储器单元阵列将由多电平信号表示的所述组位写入到存储器单元阵列的一或多个存储器单元。
二进制信号产生器645可通过控制器跨内插器将二进制电平信号与多电平信号同时发射到存储器单元阵列。
图7展示根据本发明的实施例的包含支持具有宽系统接口的存储器中的多电平信令的装置705的系统700的图。装置705可为如上文(例如，参考图1)描述的控制器110的组件的实例或包含控制器110的组件。装置705可包含用于双向语音及数据通信的组件，其包含用于发射及接收通信的组件，包含信令组件715、存储器单元720、基本输入/输出系统(BIOS)组件725、处理器730、I/O控制器735及***组件740。这些组件可经由一或多个总线(例如，总线710)电子通信。
存储器单元720可存储如本文中描述的信息(即，呈逻辑状态的形式)。
BIOS组件725是包含操作为固件的BIOS的软件组件，其可初始化及运行各种硬件组件。BIOS组件725还可管理处理器与各种其它组件(例如，***组件、输入/输控制组件等)之间的数据流。BIOS组件725可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器730可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑裝置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情况中，处理器730可经配置以使用存储器控制器操作存储器阵列。在其它情况中，存储器控制器可整合到处理器730中。处理器730可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持具有宽系统接口的存储器中的多电平信令的功能或任务)。
I/O控制器735可管理装置705的输入信号及输出信号。I/O控制器735还可管理未整合到装置705中的接口设备。在一些情况中，I/O控制器735可表示到外部接口设备的物理连接或端口。在一些情况中，I/O控制器735可利用操作系统，例如
***组件740可包含任何输入或输出装置或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网络控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或***卡槽(例如***组件互连(PCI)或加速图形端口(AGP)槽)。
输入745可表示装置705外部的装置或信号，其提供输入到装置705或装置705的组件。此可包含用户接口或与其它装置或其它装置之间的接口。在一些情况中，输入745可由I/O控制器735管理，且可经由***组件740与装置705交互。
输出750还可表示装置705外部的装置或信号，其经配置以从装置705或装置705的组件中的任一者接收输出。输出750的实例可包含显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等。在一些情况中，输出750可为经由***组件740与装置705介接的***元件。在一些情况中，输出750可由I/O控制器735管理。
装置705的组件可包含经设计以实行其功能的电路。此可包含经配置以实行本文中描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或其它作用或非作用元件。装置705可为计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、穿戴式电子装置、个人电子装置或类似物。或装置705可为此装置的部分或方面。
在一个实施例中，装置705或系统700可包含：存储器单元阵列；控制器，其经配置以控制对存储器单元阵列的存取；内插器，其可操作地耦合存储器单元阵列与控制器，内插器包含存储器单元阵列与控制器之间的多个信道；及接收器，其经配置以解码跨内插器的至少一个信道传达的使用具有至少三个电平的第一调制方案调制的多电平信号。
上文描述的装置705或系统700的一些实例还可包含驱动器，其经配置以至少部分基于多个信息位产生跨内插器的至少一个信道发射的多电平信号。
在上文描述的装置705或系统700的一些实例中，驱动器可经配置以使用格雷编码或数据总线反转或两者编码数据。
在上文描述的装置705或系统700的一些实例中，接收器进一步包括多个比较器，每一比较器经配置以比较多电平信号与电压阈值。
在上文描述的装置705或系统700的一些实例中，接收器进一步包括解码器，其经配置以至少部分基于从多个比较器的一组比较器接收的信息确定由多电平信号表示的多个位。
上文描述的装置705或系统700的一些实例还可包含可由多电平信号的振幅表示的多个信息位。
在上文描述的装置705或系统700的一些实例中，可使用PAM方案用信息编码多电平信号。
在上文描述的装置705或系统700的一些实例中，控制器跨内插器的多个信道的子集将多电平信号发射到存储器单元阵列。
在上文描述的装置705或系统700的一些实例中，控制器使用内插器的单向信道发射多电平信号。
在上文描述的装置705或系统700的一些实例中，存储器单元阵列跨内插器的多个信道的子集将多电平信号发射到控制器。
上文描述的装置705或系统700的一些实例还可包含由第一材料形成的衬底，其中内插器可由不同于第一材料的第二材料形成。在上文描述的装置705或系统700的一些实例中，第二材料可为硅。
上文描述的装置705或系统700的一些实例还可包含堆叠于存储器单元阵列的顶部上的第二存储器单元阵列，其中第二存储器单元阵列可通过内插器与控制器可操作地耦合。
上文描述的装置705或系统700的一些实例还可包含与存储器单元阵列及内插器耦合的输入/输出装置，其中输入/输出装置可经配置以缓冲与存储器单元阵列通信的信息。
图8展示说明根据本发明的实施例的用于具有宽系统接口的存储器中的多电平信令的方法800的流程图。可通过如本文中描述的控制器110或其组件实施方法800的操作。举例来说，可通过如参考图7描述的信令组件执行方法800的操作。在一些实例中，控制器110可执行一组码来控制装置的功能元件以执行下文描述的功能。另外或替代地，控制器110可使用专用硬件来执行下文描述的功能的方面。
在一些情况中，所述方法还可包含通过存储器装置的控制器识别待写入到存储器单元阵列的信息。在一些情况中，所述方法还可包含通过控制器产生使用具有表示经识别信息的多个位的至少三个电平的第一调制方案调制的多电平信号。在一些情况中，所述方法还可包含通过控制器跨包含多个信道的内插器将多电平信号发射到存储器单元阵列。在一些情况中，所述方法还可包含通过存储器单元阵列确定多电平信号的振幅是否满足一或多个阈值。在一些情况中，所述方法还可包含通过存储器单元阵列至少部分基于多电平信号所满足的一或多个阈值的阈值数目识别由多电平信号表示的多个位。在一些情况中，所述方法还可包含通过存储器单元阵列将由多电平信号表示的多个位写入到存储器单元阵列的一或多个存储器单元。在一些情况中，所述方法还可包含通过控制器跨内插器将二进制电平信号与多电平信号同时发射到存储器单元阵列。
在框805，控制器110可通过存储器装置的控制器识别待写入到存储器单元阵列的信息。可根据本文中描述的方法执行框805的操作。在特定实例中，可由如参考图7描述的信息管理器执行框805的操作的方面。
在框810，控制器110可通过控制器产生使用具有表示经识别信息的多个位的至少三个电平的第一调制方案调制的多电平信号。可根据本文中描述的方法执行框810的操作。在特定实例中，可由如参考图7描述的多电平信号产生器执行框810的操作的方面。
在框815，控制器110可通过控制器将多电平信号跨包含多个信道的内插器发射到存储器单元阵列。可根据本文中描述的方法执行框815的操作。在特定实例中，可由如参考图7描述的多电平信号产生器执行框815的操作的方面。
描述一种方法。所述方法可包含：通过存储器装置的控制器识别待写入到存储器单元阵列的信息；通过控制器产生使用具有表示经识别信息的多个位的至少三个电平的第一调制方案调制的多电平信号；及通过控制器跨包含多个信道的内插器将多电平信号发射到存储器单元阵列。
方法800可由设备实施，所述设备可包含：用于通过存储器装置的控制器识别待写入到存储器单元阵列的信息的构件；用于通过控制器产生使用具有表示经识别信息的多个位的至少三个电平的第一调制方案调制的多电平信号的构件；及用于通过控制器跨包含多个信道的内插器将多电平信号发射到存储器单元阵列的构件。
方法800可由另一设备实施，所述另一设备可包含：处理器；存储器，其与处理器电子通信；及指令，其存储于存储器中。指令可操作以导致处理器：通过存储器装置的控制器识别待写入到存储器单元阵列的信息；通过控制器产生使用具有表示经识别信息的多个位的至少三个电平的第一调制方案调制的多电平信号；及通过控制器跨包含多个信道的内插器将多电平信号发射到存储器单元阵列。
方法800可由可包含指令的非暂时性计算机可读媒体实施，所述指令可操作以导致处理器：通过存储器装置的控制器识别待写入到存储器单元阵列的信息；通过控制器产生使用具有表示经识别信息的多个位的至少三个电平的第一调制方案调制的多电平信号；及通过控制器跨包含多个信道的内插器将多电平信号发射到存储器单元阵列。
上文描述的方法800、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于通过存储器单元阵列确定多电平信号的振幅是否满足一或多个阈值的过程、特征、构件或指令。
上文描述的方法800、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于通过存储器单元阵列至少部分基于多电平信号可满足的一或多个阈值的阈值数目识别由多电平信号表示的多个位的过程、特征、构件或指令。
上文描述的方法800、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于通过存储器单元阵列将由多电平信号表示的多个位写入到存储器单元阵列的一或多个存储器单元的过程、特征、构件或指令。
上文描述的方法800、设备及非暂时性计算机可读媒体的一些实例可进一步包含用于通过控制器跨内插器将二进制电平信号与多电平信号同时发射到存储器单元阵列的过程、特征、构件或指令。
在一个实施例中，装置或系统可包含：存储器单元阵列；内插器，其与存储器单元阵列可操作地耦合，所述内插器包含多个信道；控制器，其与内插器可操作地耦合，所述控制器经配置以：识别待写入到存储器单元阵列的信息；产生使用具有表示经识别信息的多个位的至少三个电平的第一调制方案调制的多电平信号；及跨内插器将多电平信号发射到存储器单元阵列。
应注意，上文描述的方法描述可能实施方案，且操作及步骤可经重新布置或以其它方式修改使得其它实施方案是可能的。此外，可组合来自所述方法中的两者或两者以上的实施例。
可使用各种不同科技及技术中的任一者来表示本文中描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述参考的数据、指令、命令、信息、信号、位、符号及芯片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中总线可具有各种位宽度。
如本文中使用，术语“虚拟接地”是指保持在约零伏特(0V)的电压但不与接地直接连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态下返回到约0V。可使用各种电子电路元件(例如由运算放大器及电阻器构成的分压器)来实施虚拟接地。其它实施方案还是可能的。“虚拟接地”或“经虚拟接地”意味着连接到约0V。
术语“电子通信”及“耦合”是指组件之间的关系，其支持组件之间的电子流。此可包含组件之间的直接连接或可包含中间组件。电子通信中的组件可为主动交换的电子或信号(例如，在通电电路中)或可并非主动交换的电子或信号(例如，在断电电路中)，但可经配置且可操作以在使电路通电之后交换电子或信号。通过实例，经由开关(例如，晶体管)物理连接的两个组件电子通信，而不管开关的状态(即，断开或闭合)为何。
如本文中使用，术语“大体上”意味着所修饰特性(例如，由术语大体上修饰的动词或形容词)无需是绝对的，但足够接近以便实现特性的优点。
如本文中使用，术语“电极”可指导电体，且在一些情况中可采用为到存储器阵列的存储器单元或其它组件的电接触。电极可包含提供存储器装置100的元件或组件之间的导电路径的迹线、线、导电线、导电层或类似物。
如本文中使用，术语“光刻”可指使用光致抗蚀剂材料进行图案化且使用电磁辐射暴露此类材料的工艺。举例来说，可通过例如将光致抗蚀剂旋涂于基底材料上而将光致抗蚀剂材料形成于基底材料上。可通过将光致抗蚀剂暴露到辐射而在光致抗蚀剂中产生图案。举例来说，可通过在空间上描绘辐射暴露光致抗蚀剂的位置的光掩模界定图案。举例来说，接着可通过化学处理移除所暴露光致抗蚀剂区域，从而留下所要图案。在一些情况中，可保持暴露区且可移除未暴露区。
硫属化物材料可为包含元素S、Se及Te中的至少一者的材料或合金。本文中论述的相变材料可为硫属化物材料。硫属化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例硫属化物材料及合金可包含但不限于Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中使用，用连字符连接的化学组合物标记指示包含于特定化合物或合金中的元素且希望表示涉及所指示元素的所有理想配比。举例来说，Ge-Te可包含GexTey，其中x及y可为任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或包含两种或两种以上金属(例如，转变金属、碱土金属及/或稀土金属)的混价氧化物。实施例不限于与存储器单元的存储器元件相关联的一或若干特定可变电阻材料。举例来说，可变电阻材料的其它实例可用于形成存储器元件且可包含硫属化物材料、巨磁阻材料或基于聚合物的材料等。
术语“隔离”是指组件之间的关系，其中电子当前无法在其之间流动；如果组件之间存在开路，那么其彼此隔离。举例来说，通过开关物理连接的两个组件可在开关断开时彼此隔离。
如本文使用，术语“短接”是指组件之间的关系，其中经由所述两个组件之间的单个中间组件的激活而在组件之间建立导电路径。举例来说，短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换电子。因此，短接可为动态操作，其实现电子通信的组件(或线)之间的电荷的流动。
本文中论述的装置(包含存储器装置100)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底的子区的导电率。可通过离子植入或通过任何其它掺杂方法在衬底的初始形成或生长期间执行掺杂。
本文中论述的晶体管可表示场效应晶体管(FET)且包括包含源极、漏极与栅极的三终端装置。所述终端可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，简并)半导体区。可通过轻度掺杂半导体区或沟道分离源极及漏极。如果沟道是n型(即，多数载子是电子)，那么FET可称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可称为p型FET。沟道可通过绝缘栅极氧化物封端。可通过施加电压到栅极而控制沟道导电率。举例来说，分别施加正电压或负电压到n型FET或p型FET可导致沟道变成导电的。当施加大于或等于晶体管的阈值电压的电压到晶体管栅极时，可“开启”或“激活”所述晶体管。当施加小于晶体管的阈值电压的电压到晶体管栅极时，可“关闭”或“撤销激活”所述晶体管。
本文中陈述的描述以及附图描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中使用的术语“实例”意味着“充当实例、例子或图解”且非“优选”或“优于其它实例”。实施方式出于提供对所描述技术的理解的目的而包含具体细节。然而，可在不无这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知结构及装置以避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。当仅在说明书中使用第一参考标签时，描述可适用于具有相同第一参考标签的类似组件中的任一者，而与第二参考标签无关。
可使用各种不同科技及技术中的任一者来表示本文描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。
可使用经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合而实施或执行结合本文的揭示内容描述的各种说明性框及组件。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，数字信号处理器(DSP)及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或码存储于计算机可读媒体上或经由计算机可读媒体发射。其它实例及实施方案是在本发明及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任意者的组合来实施上文描述的功能。实施功能的特征还可物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中所使用，包含在权利要求书中，如物项列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开始的物项列表)中使用的“或”指示包含列表，使得(例如)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中使用，短语“基于”不应解释为对条件闭集的参考。举例来说，在不脱离本发明的范围的情况下，描述为“基于条件A”的实例步骤可基于条件A及条件B两者。换句话说，如本文中使用，短语“基于”应按与短语“至少部分基于”相同的方式来解释。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可通过通用或专用计算机存取的任何可用媒体。通过实例但非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置或可用于携载或存储呈指令或数据结构形式的所要程序代码构件且可通过通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源发射软件，那么同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技包含于媒体的定义中。如本文中使用，磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软磁盘及蓝光光盘，其中磁盘通常磁性地再现数据，而光盘使用激光光学地再现数据。上文的组合还包含于计算机可读媒体的范围内。
提供本文中的描述以使所属领域的技术人员能够制成或使用本发明。所属领域的技术人员将容易明白本发明的各种修改，且本文中定义的通用原理可应用于其它变化而不背离本发明的范围。因此，本发明不限于本文中描述的实例及设计，而应符合与本文中揭示的原则及新颖特征一致的最广范围。
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