减小选择栅极阈值电压移位的电场
阅读说明：本技术 减小选择栅极阈值电压移位的电场 (Electric field to reduce select gate threshold voltage shift ) 是由 卢景煌 董颖达 于 2018-05-14 设计创作，主要内容包括：本发明公开了非易失性存储系统以及操作非易失性存储系统的方法。阻止、减小与选择栅极相邻的虚设存储器单元控制栅极上的爬升电压和/或使其放电。在一些方面中,在感测操作之后,不允许在所述选择栅极旁边的虚设存储器单元上发生所述爬升电压。在一些方面中,在感测操作之后,电压可以在所述虚设存储器单元控制栅极上爬升,但是其被放电。减小和/或阻止所述爬升电压可以减小所述虚设存储器单元与选择栅极晶体管之间的电场。这可以阻止或至少减小所述选择栅极晶体管的阈值电压的变化。还可以通过减小所述虚设存储器单元控制栅极上的所述爬升电压来解决附加问题。(The invention discloses a nonvolatile memory system and a method of operating the same. The ramp voltage on the dummy memory cell control gate adjacent to the select gate is prevented, reduced and/or discharged. In some aspects, the ramp voltage is not allowed to occur on dummy memory cells next to the select gate after a sense operation. In some aspects, after a sense operation, a voltage may climb on the dummy memory cell control gate, but it is discharged. Reducing and/or preventing the ramp-up voltage may reduce an electric field between the dummy memory cell and a select gate transistor. This may prevent or at least reduce variation in the threshold voltage of the select gate transistor. Additional problems may also be solved by reducing the ramp voltage on the dummy memory cell control gate.)
背景技术
半导体存储器广泛用于各种电子设备，诸如蜂窝电话、数码相机、个人数字助理、医疗电子器件、移动计算设备、服务器、固态驱动器、非移动计算设备和其他设备。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接到电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪存存储器(例如，NAND型和NOR型闪存存储器)。
存储器系统可以用于存储由主机设备、客户端、用户或其他实体提供的数据。然后，可以读取数据并响应于读取请求而提供数据。重要的是，存储系统中存储的数据不丢失。存储器系统的性能(诸如操作速度)对于主机、客户端、用户等也很重要。
具体实施方式
公开了非易失性存储系统以及操作非易失性存储系统的方法。在感测操作之后，与选择晶体管相邻的存储器单元的控制栅极上的电压可能爬升。该爬升电压可以在存储器单元与选择晶体管之间形成电场。该电场可以造成选择晶体管的阈值电压的永久变化。
在感测操作之后，本文公开的实施方案在选择晶体管和与选择晶体管相邻的存储器单元之间生成电场。在一些实施方案中，在感测操作之后，选择晶体管的控制栅极上的电压增大。然后，选择晶体管的控制栅极和与选择晶体管相邻的存储器单元的控制栅极浮动。这可以在存储器单元与选择晶体管之间生成电场。电场可以阻止或至少减小在感测操作之后可能发生的选择晶体管的阈值电压的永久变化。电场可以解决其他技术问题。
一些实施方案在其中存储器单元具有包括诸如氮化硅或其他氮化物等的电荷捕集材料的电荷存储区域的存储器设备中实践。电荷捕集材料通过隧穿层与沟道层分离。例如，电荷捕集存储器设备可以是3D存储器设备，其中形成了交替的导电层和介电层的堆叠。在堆叠中蚀刻存储器孔，并且在孔中沉积膜，使得在导电层与存储器孔相交的地方形成存储器单元或选择栅极晶体管。膜可以包括沿单独单元或整个NAND串竖直地延伸的电荷捕集层、隧穿层和沟道层。导电层中的一些用作存储器单元的控制栅极(或字线)，而其他导电层用作选择栅极晶体管(诸如NAND串中的漏极或源极侧晶体管)的控制栅极。在一些实施方案中，电荷捕集材料用于2D NAND中的存储器单元中。
图1A示出具有控制栅极154、介电阻挡层152、电荷存储区域473、隧穿介电层472以及沟道471的存储器单元106。存储器单元也可以被称为“存储器单元晶体管”，因为其可以用作晶体管。存储器单元可以是串(例如，NAND串)上的许多存储器单元中的一个。存储器单元的串可以共用沟道471。存储器单元的串可以在3D存储器阵列或2D存储器阵列中。感测操作可以用于确定单独存储器单元的阈值电压。
图1B示出了在感测操作期间施加到存储器单元控制栅极(CG)的电压、以及沟道电压的时序图。感测操作可以是例如读取或编程验证。感测操作通常包括向串上的未选择的存储器单元的控制栅极施加读取通过电压(例如，Vread)，而同时向已经被选择用于感测的存储器单元(例如，“所选择的存储器单元”)的控制栅极施加参考电压(例如，Vcgr)。未选择的存储器单元可以包括“虚设存储器单元”。虚设存储器单元不存储主机数据(从主机提供的数据，诸如来自主机的用户的数据)，而数据存储器单元有资格存储主机数据。
参考电压可以是用于读取操作的读取参考电压、用于编程验证操作的验证电压等。在一些实施方案中，在感测到所选择的存储器单元之后，其控制栅极电压被升高到读取通过电压。因此，串上的所有存储器单元的所有控制栅极可以在感测操作即将结束时处于读取通过电压。假设导通状态的阈值电压在分配到不同数据状态的阈值电压的范围内，读取通过电压是足以将存储器单元置于导通状态下的电压。对于串上的所有存储器单元，不要求读取通过电压具有相同量值，但是这是一种可能性。
在感测操作期间，串上的各种存储器单元可以处于导通状态。因此，在沟道中可能有电子。如图1B所描绘，在感测到所选择的存储器单元之后，控制栅极电压可以从读取通过电压一直放电到较低电压。该较低电压可以等于或接近稳态电压(例如，Vss)。在该放电期间，电子中的一些可能留在沟道的一些部分中。如图1B所描绘，在已经将存储器单元控制栅极放电到较低电压之后，可以使存储器单元控制栅极浮动。在感测操作之后，沟道与存储器单元控制栅极之间的电容耦合可能导致存储器单元控制栅极上的电压爬升。
图1C示出了具有选择栅极的存储器单元串的一部分。图1C用于示出在感测串上的存储器单元之后可能发生的技术问题。图1C仅示出了一个存储器单元160和一个选择栅极162。通常，在串上有许多存储器单元。在一些情况下，在串的每一端处都有一个选择栅极。在一些架构中，这些被称为漏极选择栅极和源极选择栅极。需注意，每个选择栅极可以包括一个或多个晶体管。在图1C的示例中，选择栅极162具有单一晶体管，因此可以另选地称为选择晶体管162。在一个实施方案中，该串是NAND串。存储器单元160与选择晶体管162相邻，这意味着在存储器单元160与选择晶体管162之间的串上没有其他存储器单元。
在图1C的示例中，电荷存储材料473是由存储器单元160和选择栅极162共用的连续区域。图1C示出了与存储器单元控制栅极154相邻的电荷存储材料473中的电荷151a和与选择晶体管控制栅极164相邻的电荷存储材料473中的电荷151b。与存储器单元控制栅极154相邻的电荷151a是白色的，以指示这些电荷可以是空穴。可以通过与存储器单元控制栅极相邻的电荷存储材料473中的电荷量来控制存储器单元晶体管的阈值电压。同样，可以通过与选择晶体管控制栅极164相邻的电荷存储材料473中的电荷量来控制选择晶体管162的阈值电压。
与选择晶体管控制栅极164相邻的电荷151b是黑色的，以指示这些电荷可以是电子。一种可能性是使在选择晶体管旁边的存储器单元处于擦除状态，尽管这不是要求的。在一些情况下，与选择栅极相邻的存储器单元是虚设存储器单元，其通常不用于存储数据。
图1C描绘了在存储器单元控制栅极154与选择晶体管控制栅极164之间存在电场的情况。该电场的一种可能原因是存储器单元控制栅极154的电势可能高于选择晶体管控制栅极164的电势。假设选择晶体管控制栅极164处于比爬升电压低的电压，那么在感测操作之后，如果存储器单元控制栅极154上的电压将爬升，那么可能发生这种状况。需注意，为了正确地操作，选择晶体管控制栅极164可以处于某种低电势，诸如接地或接近接地。
如图1C所示，电场可以延伸到电荷存储材料473中。电场有可能会引起与选择晶体管控制栅极164相邻的电荷存储材料473中的净电荷的减少。例如，与存储器单元相邻的空穴有可能会在电场中移动到电荷存储材料473中的与选择晶体管162相邻的部分。因此，可以更改选择晶体管162的阈值电压。例如，可以减小选择晶体管162的阈值电压。选择晶体管162的阈值电压的减小可能不利地影响存储器阵列操作的性能。一个可能不利影响是禁止对未选择的串进行编程的技术可能变得不太有效。因此，未选择的串上的存储器单元可能遭受编程干扰。
本文公开的一些实施方案在感测操作之后在选择晶体管和与选择晶体管相邻的存储器单元之间生成电场。图1D示出了与图1C相同的存储器单元160和选择栅极162，但是电场是不同的。图1D中的电场与图1C的电场的方向相反。图1D中的电场可以阻止或至少减慢空穴从存储器单元控制栅极154下方到在选择晶体管控制栅极164下方的电荷捕集材料473的区域的移动。因此，电场可以阻止或至少减小选择晶体管162的阈值电压的变化。附加问题也可以通过图1D中的电场来解决。
在一些实施方案中，图1D中的电场通过使选择晶体管162的控制栅极164上的电压大于存储器单元160的控制栅极150上的电压来形成。存储器单元控制栅极154上的电压可以是在感测串上的存储器单元之后的爬升电压。在一些实施方案中，控制电路将选择晶体管控制栅极164上的电压增大到在感测操作之后存储器单元控制栅极154将爬升到的电压的量值。在增大选择栅极控制栅极164上的电压之后，控制电路可以使选择栅极控制栅极164和存储器单元控制栅极154两者浮动。图1D中描绘的电场可以在选择晶体管控制栅极164和存储器单元控制栅极154浮动时发生。
图2A至图4F描述了可用于实现本文提出的技术的存储器系统的一个示例。图2A是三维(3D)堆叠的非易失性存储器设备的透视图。存储器设备100包括基板101。基板上和基板上方的为存储器单元的示例性块BLK0和BLK1(非易失性存储装置元件)。同样也在基板101上的为***区域104，该***区域具有供所述块使用的支撑电路。基板101也可在块的下方承载电路，连同一个或多个下金属层，这些下金属层在导电路径中被图案化以承载电路的信号。块形成在存储器设备的中间区域102中。在存储器设备的上区域103中，一个或多个上金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。虽然只有两个块被描绘作示例，但是可使用沿x方向和/或y方向延伸的附加块。
在一个示例性的具体实施中，x方向上平面的长度表示字线信号路径延伸的方向(字线方向或SGD线方向)，y方向上平面的宽度表示位线信号路径延伸的方向(位线方向)。z方向表示存储器设备的高度。
图2B是示例性存储器设备(诸如图2A的3D堆叠的非易失性存储器设备100)的功能框图。图2B中描绘的部件是电路。存储器系统100包括一个或多个存储器管芯108。每个存储器管芯108包括存储器单元的三维存储器结构126(诸如例如存储器单元的3D阵列)、控制电路110和读/写电路128。在其他实施方案中，可使用存储器单元的二维阵列。存储器结构126能够经由行解码器124由字线来寻址，并且经由列解码器132由位线来寻址。读/写电路128包括多个感测块150，包括SB1、SB2、…、SBp(感测电路)，并且允许存储器单元的页面被并行地读取或编程。在一些系统中，控制器122被包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移除存储卡)中。然而，在其他系统中，控制器可与存储器管芯108分开。在一些实施方案中，控制器122将位于不同于存储器管芯108的管芯上。在一些实施方案中，一个控制器122将与多个存储器管芯108通信。在其他实施方案中，每个存储器管芯108具有其自己的控制器。命令和数据经由数据总线120在主机140与控制器122之间传送，并且经由线118在控制器122与一个或多个存储器管芯108之间传送。在一个实施方案中，存储器管芯108包括连接到线118的一组输入和/或输出(I/O)引脚。
存储器结构126可以包括一个或多个存储器单元阵列，该存储器单元阵列包括3D阵列。存储器结构可包括单片三维存储器结构，其中多个存储器级形成在诸如晶片的单个基板上方(而不在其中)，没有居间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。在一个实施方案中，存储器结构126实现三维NAND闪存存储器。其他实施方案包括二维NAND闪存存储器、二维NOR闪存存储器、ReRAM交叉点存储器、磁阻存储器(例如MRAM)、相变存储器(例如PCRAM)等。
控制电路110与读/写电路128配合以在存储器结构126上执行存储器操作(例如，擦除、编程、读取等)，并且包括状态机112、芯片上地址解码器114、功率控制模块116。状态机112提供存储器操作的管芯级控制。在一个实施方案中，状态机112由软件编程。在其他实施方案中，状态机112不使用软件并完全地在硬件(例如，电子电路)中实现。在一个实施方案中，控制电路110包括寄存器、ROM熔丝和用于存储默认值(诸如基准电压和其他参数)的其他存储设备。
芯片上地址解码器114将主机140或控制器122使用的地址之间的地址接口提供给解码器124和解码器132使用的硬件地址。功率控制模块116控制在存储器操作期间提供给字线和位线的功率和电压。其可包括用于3D配置中的字线层(下文所讨论)的驱动器、选择晶体管(例如，下文所述的SGS和SGD晶体管)和源极线。功率控制模块116可以包括用于产生电压的充电泵。感测块包括位线驱动器。SGS晶体管为在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管为在NAND串漏极端处的选择栅极晶体管。
控制电路110、状态机112、解码器114/124/132、功率控制模块116、感测块150、读/写电路128以及控制器122中的任一个或任何组合可以被认为是执行本文所述的功能的控制电路。
(芯片上或芯片外)控制器122(在一个实施方案中为电路)可包括一个或多个处理器122c、ROM 122a、RAM 122b、存储器接口122d，所有这些都是互相连接的。一个或多个处理器122c为控制电路的一个示例。其他实施方案可使用状态机或其他设计用于执行一个或多个功能的定制电路。存储设备(ROM 122a,RAM 122b)包括代码，诸如指令集，并且处理器122c可操作来执行该指令集以提供本文所述的功能。另选地或除此之外，处理器122c可从存储器结构中的存储设备访问代码，诸如连接到一个或多个字线的存储器单元的保留区域。与ROM 122a、RAM 122b和处理器122c通信的存储器接口122d是在控制器122与一个或多个存储器管芯108之间提供电接口的电路(电接口)。例如，存储器接口122d可改变信号的格式或定时、提供缓冲器、与浪涌隔离、锁存I/O等。处理器122c可通过存储器接口122d向控制电路110下命令(或存储器管芯108的任何其他部件)。
存储器结构126中的多个存储器元件可以被配置为使得它们串联地连接或使得每个元件是可单独地访问的。作为非限制性示例，NAND配置(NAND闪存存储器)中的闪存存储器设备通常包含串联连接的存储器元件。NAND串是一组串联连接的存储器单元和选择栅极晶体管的示例。
可配置NAND闪存存储器阵列，使得阵列由多个NAND串构成，该NAND串由多个共享单一位线并作为组访问的存储器单元构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且可以其他方式配置存储器单元。
存储器单元可以有序阵列布置在单个存储器设备级中，诸如以多个行和/或列布置。然而，存储器元件可以非规则配置或非正交配置排列，或者以不视作阵列的结构排列。
布置三维存储器阵列，使得存储器单元占据多个平面或多个存储器设备级，从而形成三维结构(即x，y和z方向，其中z方向基本上垂直，并且x方向和y方向基本上平行于基板的主表面)。
作为非限制性示例，三维存储器结构可被垂直地布置为多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可被布置为多个垂直列(例如，基本上垂直于基板的主表面延伸的列，即沿y方向)，每列具有多个存储器单元。垂直列可以二维配置布置，例如，在x-y平面中由存储器单元的三维布置产生的配置，其中存储器单元位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可构成三维存储器阵列。
作为非限制性示例，在三维NAND存储器阵列中，存储器元件可耦接在一起以形成横穿多个水平级的垂直NAND串。可设想到其他三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。三维存储器阵列也可以NOR配置以及ReRAM配置来设计。
本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构，但涵盖了在本文所述和如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。
图3是示例性存储器系统100的框图，其描绘了控制器122的一个实施方案的更多细节。如本文所用，闪存存储器控制器是管理存储在闪存存储器上的数据并且与主机诸如计算机或电子设备通信的设备。除了这里描述的特定功能外，闪存存储器控制器可以具有各种功能。例如，闪存存储器控制器可以格式化闪存存储器以确保存储器正常运行、映射出坏的闪存存储器单元，并分配备用存储器单元以替换日后的故障单元。备用单元中的部分备用单元可以用来容纳固件以操作闪存存储器控制器并实现其他特征。在操作中，当主机需要从闪存存储器读取数据或向闪存存储器写入数据时，它将与闪存存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，则闪存存储器控制器可以将从主机接收的逻辑地址转换为闪存存储器中的物理地址。(或者，主机可以提供物理地址)。闪存存储器控制器可还执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并且重用完整块)。
控制器122与非易失性存储器管芯108之间的接口可以是任何合适的闪存接口，诸如切换模式200、400或800。在一个实施方案中，存储器系统100可为基于卡的系统，诸如安全数字(SD)或微型安全数字(micro-SD)卡。在另选的实施方案中，存储器系统100可为嵌入式存储器系统的一部分。例如，闪存存储器可以嵌入在主机内。在其他示例中，存储器系统100可以固态驱动器(SSD)的形式驱动。
在一些实施方案中，非易失性存储器系统100包括控制器122与非易失性存储器管芯108之间的单个沟道，本文描述的主题不限于具有单个存储器沟道。例如，在一些存储器系统架构中，控制器和存储器管芯之间存在2、4、8个或更多个沟道，取决于控制器的能力。在本文描述的任何实施方案中，即使在附图中示出单个沟道，控制器和存储器管芯之间也可以存在超过一个单个沟道。
如图3所描绘，控制器122包括与主机交接的前端模块208、与一个或多个非易失性存储器管芯108交接的后端模块210、以及执行现在将详细地描述的功能的各种其他模块。
图3中描绘的控制器122的部件可以采用例如设计用于与其他部件一起使用的封装功能硬件单元(例如，电路)、可由通常执行相关功能的特定功能的(微)处理器或处理电路执行的程序代码(例如，软件或固件)的一部分、或与较大系统交接的独立硬件或软件部件的形式。例如，每个模块可包括专用集成电路(ASIC)，现场可编程门阵列(FPGA)，电路，数字逻辑电路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组合。另选地或除此之外，每个模块可包括存储在处理器可读设备(例如，存储器)中的软件，以对处理器进行编程，以使控制器122执行本文所述的功能。图3中描绘的架构是可以(或可以不)使用图2中描绘的控制器122的部件(即，RAM、ROM、处理器、接口)的一个示例性实施方式。
再次参考控制器122的模块，缓冲区管理器/总线控制器214管理随机存取存储器(RAM)216中的缓冲区，并且控制控制器122的内部总线仲裁。只读存储器(ROM)218存储系统引导代码。虽然图3中被示为与控制器122分开地定位，但是在其他实施方案中，RAM 216和ROM 218中的一个或两者可以位于控制器内。在又其他实施方案中，RAM和ROM的部分可以位于控制器122内和控制器之外。此外，在一些具体实施中，控制器122、RAM 216和ROM 218可位于分离的半导体管芯上。
前端模块208包括提供与主机或下一级存储控制器的电接口的主机接口220和物理层接口(PHY)222。可以取决于所使用的存储器的类型来选择主机接口220的类型。主机接口220的示例包括但不限于SATA、SATA Express、SAS、光纤信道、USB、PCIe以及NVMe。主机接口220通常便于数据、控制信号和定时信号的传送。
后端模块210包括错误校正代码(ECC)引擎224，该ECC引擎对从主机接收的数据字节进行编码，并且对从非易失性存储器读取的数据字节进行解码和错误校正。命令定序器226生成命令序列，诸如编程命令序列和擦除命令序列，以传输到非易失性存储器管芯108。RAID(独立管芯的冗余阵列)模块228管理RAID奇偶校验的生成和故障数据的恢复。RAID奇偶校验可用作写入到非易失性存储器系统100中的数据的附加级的完整性保护。在一些情况下，RAID模块228可以是ECC引擎224的一部分。需注意，RAID奇偶校验可以作为额外的一个或多个管芯添加，如公共名称所暗示的那样，但也可以在存在的管芯内添加，例如，作为额外的平面、或额外的块、或块内的额外WL。存储器接口230向非易失性存储器管芯108提供命令序列并从非易失性存储器管芯108接收状态信息。在一个实施方案中，存储器接口230可以是双倍数据速率(DDR)接口，诸如切换模式200、400或800接口。闪存控制层232控制后端模块210的整体操作。
图3所示的系统100的附加部件包括媒体管理层238，该媒体管理层执行非易失性存储器管芯108的存储器单元的磨损均衡。系统100还包括其他分立部件240，诸如外部电接口、外部RAM、电阻器、电容器或可与控制器122交接的其他部件。在另选的实施方案中，物理层接口222、RAID模块228、媒体管理层238和缓冲区管理/总线控制器214中的一者或多者是控制器122中不必要的任选部件。
闪存转换层(FTL)或媒体管理层(MML)238可被集成为可以处理闪存错误并与主机界面交接的闪存管理的一部分。具体地讲，MML可以是闪存管理中的模块，并且可以负责NAND管理的内部。具体地，MML 238可以包括存储器设备固件中的算法，该算法将来自主机的写入转换为对管芯108的闪存存储器126的写入。可能需要MML 238，因为：1)闪存存储器可能具有有限的耐久性；2)该闪存存储器126可以只写入多个页面；并且/或者3)除非将闪存存储器作为块擦除，否则可以不写入该闪存存储器126。MML 238理解闪存存储器126的这些潜在限制，这些潜在限制可能对主机不可见。因此，MML 238尝试将来自主机的写入转换为向闪存存储器126的写入。如下所述，可以使用MML 238来识别和记录不稳定位。该不稳定位的记录可用于评估块和/或字线(字线上的存储器单元)的健康状况。
控制器122可以与一个或多个存储器管芯108进行交接。在一个实施方案中，控制器122和多个存储器管芯(一起构成非易失性存储器系统100)实现固态驱动器(SSD)，其可以模拟、替换或代替主机(如NAS设备)、膝上型电脑、平板电脑等内的硬盘驱动器使用。附加地，SSD不需要作为硬盘驱动器工作。
非易失性存储系统的一些实施方案将包括连接到一个控制器122的一个存储器管芯108。然而，其他实施方案可以包括与一个或多个控制器122通信的多个存储器管芯108。在图3A中描绘的一个示例中，多个存储器管芯可以被分组为一组存储器封装。每个存储器封装件包括与控制器122通信的一个或多个存储器管芯。图6示出了N+1个存储器封装(封装0至封装N)，以及用于控制器122与相应存储器封装0至N的存储器管芯108之间的通信的N+1个沟道(沟道0至沟道N)。在一个实施方案中，存储器封装包括印刷电路板(或类似的结构)，该印刷电路板上安装有一个或多个存储器管芯108。在一些实施方案中，存储器封装可以包括模制材料以包封存储器封装的存储器管芯108。在一个实施方案中，存储器封装可以是单个存储器管芯108。在一些实施方案中，控制器122在物理上与任何存储器封装件分离。
图4是包括多个存储器单元的单片三维存储器结构126的一个示例性实施方案的一部分的透视图。例如，图4示出了一个存储器块的一部分。所描绘的结构包括一组位线BL，其位于交替的介电层和导电层的堆叠上方。出于示例目的，将介电层中的一个标记为D，并且将导电层中的一个(也被称为字线层)标记为W。交替的介电层和导电层的数量可以基于特定实施要求而变化。一组实施方案包括在108个至216个之间的交替的介电层和导电层，例如，96个数据字线层、8个选择层、4个虚设字线层以及108个介电层。也可以使用多于或少于108至216个层。如将在下面所说明，交替的介电层和导电层被局部互连LI分成四个“指状部”。图4仅示出了两个指状部和两个局部互连LI。在交替的介电层和字线层下方和之间的是源极线层SL。在交替的介电层和导电层的堆叠中形成存储器孔。例如，存储器孔被标记为MH。需注意，在图4中，介电层被描绘为透视图，使得读者可以看到位于交替的介电层和导电层的堆叠中的存储器孔。在一个实施方案中，通过用包括电荷捕集层的材料填充存储器孔以形成存储器单元的竖直列来形成NAND串。每个存储器单元可以存储一个或多个数据位。下面关于图4A至图4F提供三维单片存储器结构126的更多细节。
图4A是说明存储器结构126的一个示例性组织的框图，该存储器结构被分为两个平面302和304。然后，将每个平面分成M个块。在一个示例中，每个平面具有约2000个块。然而，也可以使用不同数量的块和平面。在一个实施方案中，对于两个平面存储器，块ID通常使得偶数块属于一个平面，而奇数块属于另一个平面；因此，平面302包括块0、2、4、6、…，而平面304包括块1、3、5、7、…。在一个实施方案中，存储器单元的块是擦除单位。即，一个块的所有存储器单元一起被擦除。在其他实施方案中，可以出于其他原因将存储器单元分组为块，诸如为了组织存储器结构126以启用信令和选择电路。
图4B至图4F描绘了示例性3D NAND结构。图4B是描绘来自存储器结构126的一个块的一部分的顶视图的框图。图4B中描绘的框的部分对应于图4A的框2中的部分306。从图4B中可以看出，图4B中描绘的块沿332的方向延伸。在一个实施方案中，存储器阵列将具有60个层。其他实施方案具有少于或多于60个层。然而，图4B仅示出了顶层。
图4B描绘了表示竖直列的多个圆圈。竖直列中的每个包括多个选择晶体管和多个存储器单元。在一个实施方案中，每个竖直列实现一个NAND串。例如，图4B描绘了竖直列422、432、442和452。竖直列422实现NAND串482。竖直列432实现NAND串484。竖直列442实现NAND串486。竖直列452实现NAND串488。下面提供了竖直列的更多细节。由于图4B中描绘的块在箭头330的方向上和在箭头332的方向上延伸，因此该块包括比图4B中描绘的更多的竖直列
图4B还描绘了一组位线415，包括位线411、412、413、414、…、419。图4B示出了二十四个位线，因为仅示出了该块的一部分。设想的是，多于二十四个位线连接到该块的竖直列。表示竖直列的每个圆圈都有一个“x”以指示其与一个位线连接。例如，位线414连接到竖直列422、432、442和452。
图4B中描绘的块包括一组局部互连402、404、406、408和410，该组局部互连将各个层连接到在竖直列下方的源极线。局部互连402、404、406、408和410还用于将块的每个层分为四个区域；例如，图4B中描绘的顶层被分为区域420、430、440和450，这些区域被称为指状部。在实现存储器单元的块的层中，这四个区域被称为字线指状部，它们被局部互连分开。在一个实施方案中，在块的公共级上的字线指状部在块的端部处连接在一起以形成单一字线。在另一个实施方案中，在同一级上的字线指状部不连接在一起。在一个示例性实施方式中，位线仅连接到区域420、430、440和450中的每个中的一个竖直列。在该实施方式中，每个块具有十六行活动列，并且每个位线连接到每个块中的四个行。在一个实施方案中，连接到公共位线的所有四个行都连接到同一字线(经由连接在一起的在同一级上的不同字线指状部)；因此，系统使用源极侧选择线和漏极侧选择线来选择四个中的要进行存储器操作(编程、验证、读取和/或擦除)的一个(或另一个子集)。
尽管图4B示出了在一个块中每个区域具有四行竖直列，四个区域就有十六行竖直列，但是这些确切数字是示例性实施方式。其他实施方案可以包括每一块更多或更少的区域、每一区域更多行或更少行的竖直列、以及每一块更多行或更少行的竖直列。
图4B还示出了竖直列是交错的。在其他实施方案中，可以使用不同交错模式。在一些实施方案中，竖直列不交错。
图4C描绘了三维存储器结构126的实施方案的一部分，其示出了沿图4B的线AA的剖视图。该剖视图切穿竖直列432和434以及区域430(参见图4B)。图4C的结构包括：两个漏极侧选择层SGD0和SGD1；两个源极侧选择层SGS0和SGS1；四个虚设字线层DD0、DD1、DS0以及DS1；以及四十八个数据字线层WLL0至WLL47，该数据字线层用于连接到数据存储器单元。其他实施方案可以实现多于或少于两个的漏极侧选择层、多于或少于两个的源极侧选择层、多于或少于四个的虚设字线层以及多于或少于四十八个的字线层(例如，96个字线层)。竖直列432和434被描绘为突出穿过漏极侧选择层、源极侧选择层、虚设字线层以及字线层。在一个实施方案中，每个竖直列都包括了NAND串。例如，竖直列432包括NAND串484。在竖直列和下面列出的层之下的是基板101、基板上的绝缘膜454以及源极线SL。竖直列432的NAND串在堆叠的底部处具有源极端并在堆叠的顶部处具有漏极端。与图4B一致，图4C示出了经由连接器407连接到位线414的竖直列432。还描绘了局部互连404和406。
为了易于参照，以下统称为导电层：漏极侧选择层SGD0和SGD；源极侧选择层SGS0和SGS1；虚设字线层DD0、DD1、DS0以及DS1；以及字线层WLL0至WLL47。在一个实施方案中，导电层由TiN和钨的组合制成。在其他实施方案中，可以使用其他材料形成导电层，诸如掺杂的多晶硅、金属(诸如钨或金属硅化物)。在一些实施方案中，不同导电层可以由不同材料形成。在导电层之间的是介电层DL0至DL55。例如，介电层DL47在字线层WLL43上方和字线层WLL44下方。在一个实施方案中，介电层由SiO2制成。在其他实施方案中，可以使用其他介电材料形成介电层。
非易失性存储器单元沿竖直列形成，该竖直列延伸穿过堆叠中的交替的导电层和介电层。在一个实施方案中，存储器单元布置在NAND串中。字线层WLL0至WLL47连接到存储器单元(也被称为数据存储器单元)。虚设字线层DD0、DD1、DS0以及DS1连接到虚设存储器单元。虚设存储器单元不存储主机数据(从主机提供的数据，诸如来自主机的用户的数据)，而数据存储器单元有资格存储主机数据。漏极侧选择层SGD0和SGD1用于将NAND串与位线电连接和断开。源极侧选择层SGS0和SGS1用于将NAND串与源极线SL电连接和断开。
图4D描绘了图4C中部分地描绘的块的导电层(SGD0、SGD1、SGS0、SGS1、DD0、DD1、DS0、DS1以及WLL0至WLL47)的逻辑表示。SGD层SGD0和SGD0各自包括与一组NAND串的漏极侧相关联的平行选择栅极线行。例如，SGD0包括漏极侧选择栅极区域426、427、428和429。如上面关于图4B所述，在一个实施方案中，局部互连402、404、406、408和410将每个导电层分成四个区域或指状部。在一个实施方案中，在同一级上的四个选择栅极区域被连接在一起。在另一个实施方案中，每个选择栅极区域作为单独选择线操作。
在SGD层下面是漏极侧虚设字线层。在一种方法中，每个虚设字线层表示字线，并且在堆叠中的给定高度处连接到一组虚设存储器单元。例如，DD0包括字线层区域447、449、451和453。虚设存储器单元(也称为非数据存储器单元)不存储数据并且无法存储数据，而数据存储器单元有资格存储数据。此外，虚设存储器单元的Vth通常在制造商时固定或者可以周期性地调整，而数据存储器单元的Vth更频繁地改变，例如，在数据存储器单元的擦除和编程操作期间。
虚设字线层下面是数据字线层。例如，WLL47包括与图4A一致的字线层区域461、462、463和464。在数据字线层下方的是源极侧虚设字线层DS1和DS0。
源极侧虚设字线层下面是SGS层。SGS层SGS0和SGS1各自包括与一组NAND串的源极侧相关联的平行选择栅极线行。例如，SGS0包括源极侧选择栅极线455、456、457和458。在一种方法中，每个选择栅极线可以被独立地控制。或者，选择栅极线可以被连接并共同地控制。
图4E描绘了包括竖直列432的一部分的图4C的区域429的剖视图。在一个实施方案中，竖直列是圆形的并包括四个层；然而，在其他实施方案中，可以包括多于或少于四个层，并且可以使用其他形状。在一个实施方案中，竖直列432包括由诸如SiO2的电介质制成的内芯层470。也可以使用其他材料。包围内芯470的是多晶硅沟道471。也可以使用除了多晶硅之外的材料。需注意，沟道471连接到位线。包围沟道471的是隧穿电介质472。在一个实施方案中，隧穿电介质472具有ONO结构。包围隧穿电介质472的是电荷捕集层473，诸如(例如)氮化硅。也可以使用其他存储器材料和结构。本文所述的技术不限于任何特定材料或结构。
图4E示出了介电层DLL51、DLL52、DLL53、DLL54和DLL55，还有字线层WLL47、虚设字线层DD0和DD1以及漏极侧选择层SGD0和SGD1。导电层(WLL47、DD0、DD1、SGD0和SGD1)中的每个包括被氧化铝层477包围的导电区域476，该氧化铝层被阻挡氧化物(SiO2)层478包围。需注意，导电层的与竖直列432相邻的部分可以被认为是存储器单元160的控制栅极154或选择栅极162的控制栅极164。氧化铝层477和/或阻挡氧化物(SiO2)层478是阻挡层152的一个示例。字线层与竖直列的物理相互作用形成存储器单元和选择栅极。因此，在一个实施方案中，存储器单元包括沟道471、隧穿电介质472、电荷捕集层473、阻挡氧化物层478、氧化铝层477以及字线区域476。例如，字线层WLL47的一部分和竖直列432的一部分包括存储器单元MC1。虚设字线层DD1的一部分和竖直列432的一部分包括虚设存储器单元DMC1。虚设字线层DD0的一部分和竖直列432的一部分包括虚设存储器单元DMC0。在一个实施方案中，导电层SGD1的一部分和竖直列432的一部分包括漏极侧选择晶体管DSST1。在一个实施方案中，导电层SGD0的一部分和竖直列432的一部分包括漏极侧选择晶体管DSST0。在一些实施方案中，导电层SGD1和SGD0被电连接(图4E中未示出被连接)。在其他架构中，选择栅极和存储器单元可以具有不同结构。
当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷捕集层473的一部分中。响应于字线区域476上的适当电压，这些电子通过隧穿电介质472从沟道471被吸引到电荷捕集层473中。存储器单元的阈值电压(Vth)可以与所存储的电荷量成比例地增大。在一个实施方案中，通过电子的福勒-诺得海姆(Fowler-Nordheim)隧穿到电荷捕集层中来实现编程。在擦除操作期间，电子返回到沟道或空穴被注入到电荷捕集层中以与电子重组。在一个实施方案中，使用经由诸如栅极感应的漏极泄漏(GIDL)的物理机制的空穴注入到电荷捕集层中来实现擦除。
需注意，数据和虚设存储器单元都可以被编程。在一些实施方案中，虚设存储器单元被擦除，并且在存储器阵列的操作期间保持处于擦除状态。因此，虚设存储器单元可以具有低阈值电压。此外，虚设存储器单元可以在其电荷捕集层中具有大量空穴。
还需注意，选择栅极晶体管也可以类似于对存储器单元进行编程的方式进行编程。在一些实施方案中，选择栅极晶体管被编程为具有用于最佳存储器阵列操作的目标阈值电压。本文公开的实施方案阻止或减小选择栅极晶体管的阈值电压的不期望的变化。
图4F示出了跨整个块延伸的物理字线WLL0至WLL47。物理虚设字线DD0和DD1也跨整个块延伸。图4F的结构对应于图4A至图4B的块2中的部分306，包括位线411、412、413、414、…、419。在该块内，每个位线连接到四个NAND串。漏极侧选择线SGD用于确定四个NAND串中的哪一个连接到相关联的位线。还可以考虑将该块划分为四个子块SBA、SBB、SBC以及SBD。
子块SBA对应于由SGD0A、SGD1A、SGS1A和SGS0A控制的那些竖直NAND串。需注意，SGD0A和SGD1A可以被施加有相同电压。例如，SGD0A和SGD1A可以被电连接(尽管这不是要求的)。同样，SGS0A和SGS1A可以被施加有相同电压。例如，SGS0A和SGDSA可以被电连接(尽管这不是要求的)。
子块SBB对应于由SGD0B、SGD1B、SGS1B和SGS0B控制的那些竖直NAND串。需注意，SGD0B和SGD1B可以被施加有相同电压。例如，SGD0B和SGD1B可以被电连接(尽管这不是要求的)。同样，SGS0B和SGS1B可以被施加有相同电压。例如，SGS0B和SGDSB可以被电连接(尽管这不是要求的)。
子块SBC对应于由SGD0C、SGD1C、SGS1C和SGS0C控制的那些竖直NAND串。需注意，SGD0C和SGD1C可以被施加有相同电压。例如，SGD0C和SGD1C可以被电连接(尽管这不是要求的)。同样，SGS0C和SGS1C可以一起被控制。例如，SGS0C和SGDSC可以被电连接(尽管这不是要求的)。
子块SBD对应于由SGD0D、SGD1D、SGS1D以及SGS0D控制的那些竖直NAND串。需注意，SGD0D和SGD1D可以被施加有相同电压。例如，SGD0D和SGD1D可以被电连接(尽管这不是要求的)。同样，SGS0D和SGS1D可以一起被控制。例如，SGS0D和SGS1D可以被电连接(尽管这不是要求的)。
需注意，每个SGD0A可以对应于图4D中的区域426。同样，每个SGD0B可以对应于图4D中的区域427。同样，每个SGD0C可以对应于图4D中的区域428。同样，每个SGD0D可以对应于图4D中的区域429。需注意，每个SGS0A可以对应于图4D中的区域455。同样，每个SGS0B可以对应于图4D中的区域455。同样，每个SGS0C可以对应于图4D中的区域456。同样，每个SGS0D可以对应于图4D中的区域457。
另外地，需注意，在图4F的示意图中，所描绘的各个存储器单元具有两个“栅极”。存储器单元栅极中的一个是控制栅极154，另一个“栅极”是指电荷捕集区域473。选择晶体管被描绘为具有单个栅极(例如，控制栅极164)，以帮助示出选择栅极与存储器单元之间的区别。需注意，选择晶体管还可以具有电荷捕集区域。此外，该电荷捕集材料可以与存储器单元共用。例如，图1C示出了作为由存储器单元160和选择栅极162共用的连续区域的电荷捕集材料473。同样，图4E将电荷捕集材料473描绘为由数据存储器单元MC1、虚设存储器单元DMC1、DMC2以及选择栅极晶体管SGD1、SGD0共用的连续区域。
虽然图4至图4F的示例性存储器系统是包括具有电荷捕集材料的竖直NAND串的三维存储器结构，但是其他(2D和3D)存储器结构也可以与本文所述的技术一起使用。例如，也可以使用浮栅存储器(例如，NAND型和NOR型闪存存储器)、ReRAM存储器、磁阻存储器(例如，MRAM)和相变存储器(例如，PCRAM)。
ReRAM存储器的一个示例包括可逆电阻切换元件，其布置在由X线和Y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。
磁阻存储器(MRAM)通过磁存储元件存储数据。元件由两个铁磁板形成，每个铁磁板可保持磁化，由薄的绝缘层隔开。两个板中的一个是设置为特定极性的永磁体；可以改变另一个板的磁化以匹配外磁场的磁化来存储内存。该配置称为自旋阀，并且是MRAM位的最简单结构。存储器设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。
相变存储器(PCRAM)利用了硫属化物玻璃的独特行为。一个实施方案使用GeTe-Sb2Te3超晶格通过仅利激光脉冲(或来自另一个源的光脉冲)改变锗原子的配位状态来实现非热相变。因此，编程的剂量是激光脉冲。可以通过阻止存储器单元接收光来抑制存储器单元。应当注意，在该文件中使用“脉冲”不需要正方形脉冲，但包括声音、电流、电压光或其他波的(连续或非连续)振动或脉冲串。
上面讨论的存储器系统可以被擦除、编程和读取。在成功编程过程(具有验证)结束时，在适当时，存储器单元的阈值电压应当在用于经编程的存储器单元的阈值电压的一个或多个分布内或在经擦除的存储器单元的阈值电压的分布内。图5示出了当每个存储器单元存储三位数据时用于存储器单元阵列的示例性阈值电压分布。然而，其他实施方案可以使用每一存储器单元其他数据容量(例如，诸如每一存储器单元一位数据、二位数据、四位数据或五位数据)。图5示出了八个阈值电压分布，其对应于八个数据状态。第一阈值电压分布(数据状态)S0表示被擦除的存储器单元。其他七个阈值电压分布(数据状态)S1至S7表示被编程的存储器单元，并且因此也被称为经编程的状态。每个阈值电压分布(数据状态)对应于一组数据位的预确定值。编程到存储器单元中的数据与该单元的阈值电压电平之间的具体关系取决于该单元所采纳的数据编码方案。在一个实施方案中，使用格雷码分配将数据值分配到阈值电压范围，使得如果存储器的阈值电压错误地移位到其相邻物理状态，那么将仅影响一个位。
图5还示出了七个读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6以及Vr7，以用于从存储器单元读取数据。通过测试(例如，执行感测操作)给定存储器单元的阈值电压是高于还是低于七个读取参考电压，系统可以确定存储器单元所处于的数据状态(即，S0、S1、S2、S3、…)。
图5还示出了七个验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7。当将存储器单元编程为数据状态S1时，系统将测试这些存储器单元是否具有大于或等于Vv1的阈值电压。当将存储器单元编程为数据状态S2时，系统将测试存储器单元是否具有大于或等于Vv2的阈值电压。当将存储器单元编程为数据状态S3时，系统将确定存储器单元是否具有大于或等于Vv3的阈值电压。当将存储器单元编程为数据状态S4时，系统将测试这些存储器单元是否具有大于或等于Vv4的阈值电压。当将存储器单元编程为数据状态S5时，系统将测试这些存储器单元是否具有大于或等于Vv5的阈值电压。当将存储器单元编程为数据状态S6时，系统将测试这些存储器单元是否具有大于或等于Vv6的阈值电压。当将存储器单元编程为数据状态S7时，系统将测试这些存储器单元是否具有大于或等于Vv7的阈值电压。
图6A是描述由控制器122执行的用于编程的过程的一个实施方案的流程图。在一些实施方案中，主机可以执行控制器的功能，而不是具有专用控制器。在步骤602中，控制器122将指令发送到一个或多个存储器管芯108以对数据进行编程。在步骤604中，控制器122将一个或多个地址发送到一个或多个存储器管芯108。一个或多个逻辑地址指示在何处对数据进行编程。在步骤606中，控制器122将要编程的数据发送到一个或多个存储器管芯108。在步骤608中，控制器122从一个或多个存储器管芯108接收该编程的结果。示例性结果包括成功地对数据进行编程、表明编程操作失败的指示以及表明数据已经被编程但在不同位置处的指示，或者其他结果。在步骤610中，响应于在步骤608中接收到的结果，控制器122更新其维护的系统信息。在一个实施方案中，系统维护指示每个块的状态信息的数据表。该信息可以包括逻辑地址到物理地址的映射、哪些块/字线打开/关闭(或部分地打开/关闭)、哪些块/字线是坏的等。
在一些实施方案中，在步骤602之前，控制器122将会接收主机数据和来自主机的编程指令，并且控制器将会运行ECC引擎224以从主机数据创建码字，如本领域中已知并将在下文更多地描述。这些码字是在步骤606中传输的数据。控制器还可以对数据进行加密以实现相对于存储器单元的磨损均衡。
图6B是描述用于编程的过程的一个实施方案的流程图。图6B的过程由存储器管芯响应于图6A的步骤(即，响应于来自控制器122的指令、数据和地址)而执行。在一个示例性实施方案中，图6B的过程在状态机112的指引下使用上面讨论的一个或多个控制电路在存储器管芯108上执行。图6B的过程也可以用来实现上面讨论的全序列编程。另外地，图6B的过程可以用于实现多阶段编程过程中的每个阶段。
通常，在编程操作期间(经由所选择的字线)施加到控制栅极的编程电压被施加为一系列编程脉冲。在编程脉冲之间的是一组验证脉冲以执行验证。在许多实施方式中，编程脉冲的幅值随每个连续脉冲而增大预确定的步长。在图6B的步骤660中，将编程电压(Vpgm)初始化为起始幅值(例如，约12V至16V，或另一个合适的电平)，并且将由状态机112维持的编程计数器PC初始化为1。在步骤662中，将编程信号Vpgm的编程脉冲施加到所选择的字线(被选择用于编程的字线)。在一个实施方案中，被同时地编程的一组存储器单元全部都连接到同一字线(所选择的字线)。未选择的字线接收一个或多个升压电压(例如，约6伏至11伏)以执行本领域中已知的升压方案。如果存储器单元应当进行编程，那么对应位线接地。另一方面，如果存储器单元应当保持在其当前阈值电压，那么对应位线连接到Vdd以禁止编程。在步骤662中，将编程脉冲同时地施加到连接到所选择的字线的所有存储器单元，使得同时地对连接到所选择的字线的所有存储器单元进行编程。也就是说，它们在同一时间上或在重叠时间期间(两者都被视为是同时的)进行编程。以此方式，除非已经将它们锁定以阻止进行编程，否则连接到所选择的字线的所有存储器单元将同时地具有其阈值电压变化。
在步骤664中，使用一组适当验证参考电压以执行一个或多个验证操作来验证适当存储器单元。在一个实施方案中，通过应用被选择用于编程的存储器单元的阈值电压是否已经达到适当验证参考电压的测试来执行验证过程。
在步骤666中，确定是否所有存储器单元都已经达到其目标阈值电压(通过)。若是如此，那么编程过程完成并是成功的，因为所有选择的存储器单元都被编程并验证了其目标状态。在步骤668中，报告状态“通过”。如果在666中确定不是所有存储器单元都已经达到其目标阈值电压(失败)，那么编程过程将继续到步骤680。
在步骤680中，该系统对尚未达到其相应的目标阈值电压分布的存储器单元的数量进行计数。即，该系统对目前为止验证过程已经失败的存储器单元的数量进行计数。该计数可以由状态机、控制器或其他逻辑来完成。在一个实施方式中，感测块中的每个将存储其相应的单元的状态(通过/失败)。在一个实施方案中，存在一个总计数，其反映了最后一个验证步骤已经失败的当前正在编程的存储器单元的总数。在另一个实施方案中，为每个数据状态保留单独计数。
在步骤682中，确定来自步骤680的计数是否小于或等于预确定的极限。在一个实施方案中，预确定的极限是在存储器单元的页面的读取过程期间可通过纠错码(ECC)校正的位的数量。如果失败的存储器单元的数量小于或等于预确定的极限，那么编程过程可以停止并在步骤668中报告“通过”状态。在这种情况下，足够的存储器单元被正确地编程，使得可以在读取过程期间使用ECC来校正校正尚未完全地编程的剩余几个存储器单元。在一些实施方案中，步骤680将针对每个扇区、每个目标数据状态或其他单元对失败的单元的数量进行计数，并且在步骤682中将这些计数单独地或共同地与阈值进行比较。
在另一个实施方案中，预确定的极限可以小于在读取过程期间可由ECC校正的位的数量以考虑导未来错误。当对页面的少于所有的存储器单元进行编程、或比较仅一个数据状态(或少于所有的状态)的计数时，预确定的极限就可以是在存储器单元的页面的读取过程期间ECC可校正的位的数量的一部分(按比例或不按比例)。在一些实施方案中，该极限不是预确定的。相反，它基于已经为页面计数的错误数量、所执行的编程擦除周期数量或其他标准来改变。
如果失败的存储器单元的数量不小于预确定的极限，那么编程过程在步骤684处继续并对照编程极限值(PL)检查编程计数器PC。编程极限值的示例包括12、20和30；然而，可以使用其他值。如果编程计数器PC不小于编程极限值PL，那么认为编程过程已经失败并在步骤688中报告失败状态。这是编程故障的一个示例。如果编程计数器PC小于编程极限值PL，那么过程在步骤686处继续，在此期间，编程计数器PC递增了1，并且编程电压Vpgm被提高到下一量值。例如，下一脉冲将具有比前一脉冲大一个步长(例如，0.1伏至0.5伏的步长)的幅值。在步骤686之后，该过程循环回到步骤662，并且另一个编程脉冲被施加到所选择的字线，使得执行图6B的编程过程的另一个迭代(步骤662至686)。
一般来讲，在验证操作和读取操作期间，将所选择的字线连接到电压(参考信号的一个示例)，该电压的电平针对每个读取操作(例如，参见图5的读取比较电平Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7)或验证操作(例如，参见图5的验证目标电平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)指定，以便确定相关存储器单元的阈值电压是否已经达到这个水平。在施加字线电压之后，测量存储器单元的传导电流以确定该存储器单元是否响应于施加到字线的电压而接通(被传导电流)。如果传导电流被测量为大于特定值，那么假设存储器单元被接通并且施加到字线的电压大于存储器单元的阈值电压。如果传导电流未测量为大于特定值，那么假设存储器单元未接通并且施加到字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未选择的存储器单元在其控制栅极处被提供了一个或多个读取通过电压，使得这些存储器单元将作为通过栅极操作(例如，不管这些存储器单元是被编程还是被擦除都传导电流)。
有许多方法来在读取或验证操作期间测量存储器单元的传导电流。在一个示例中，以存储器单元对感测放大器中的专用电容器放电或充电的速率来测量该存储器单元的传导电流。在另一个示例中，所选择的存储器单元的传导电流允许(或不允许)包括存储器单元的NAND串对对应位线放电。在某时间段之后测量位线上的电压，以查看其是否已经放电。需注意，本文所述的技术可以与本领域中已知的用于验证/读取的不同方法一起使用。也可以使用本领域中已知的其他读取和验证技术。
在一些实施方案中，控制器122从主机(或客户端、用户等)接收请求以将主机数据(从主机接收的数据)编程到存储器系统中。在一些实施方案中，控制器122将要编程的主机数据布置到数据单元中。例如，控制器122可以将主机数据布置到页面、字线单元、块、巨型块或其他单元中。
图7A是向存储器单元的块(块0、…、块m-1)提供电压的行解码器124的一个实施方案的简化示意图。块可以全部在同一平面上，如在图4A的示例中的那样。每个块具有许多导线(SGD、DD、WLL0至WLLn、DS以及SGS)。导线是本文提出的架构示例中的一些的简化。需注意，由于常用术语“选择线”和“字线”，因此使用术语“线”。然而，将了解，导“线”不限于几何形线，而可以具有多种几何形状。导线可以另选地称为导电区域。行解码器124具有晶体管702、704、706、708、710以向导线提供电压。通过向导线提供电压，向数据存储器单元、虚设存储器单元和选择晶体管的控制栅极提供电压，这视情况而定。
块选择线(BLKSEL 720)用于控制晶体管702至710。在该示例中，一对块选择线(BLKSEL 720,BLKSELn 722)与每个块相关联。为了选择块，BLKSEL 720可以为高。这可以接通晶体管702至710，这取决于施加到其他端子的电压。为了未选择的块，BLKSEL 720可以为低。这可以关断晶体管702至710，这取决于施加到其他端子的电压。需注意，通常一次只选择平面中的一个块。
为了向导线SGD提供选择栅极电压Vsgd，可以使用BLKSEL 720接通漏极选择栅极(或选择线)开关晶体管702，同时向开关晶体管702的漏极提供Vsgs。如所指出，SGD是本文提出的架构示例的简化。SGD可以表示图4C或图4D中的SGD0或SGD1。作为另一个示例，SGD可以表示图4F中的SGD0A、SGD0B、SGD0C或SGD0D。在一些实施方案中，选择一个选择栅极线(在所选择的块中)，而不选择其他选择栅极线(在所选择的块中)。例如，参照图4F，可以选择SDG0A，而不选择SDG0B、SDG0C和SDG0D。同时，可以选择SDG1A，而不选择SDG1B、SDG1C和SDG1D。因此，行解码器124可以具有附加开关晶体管702以向块中的其他选择栅极线提供其他选择栅极电压Vsgd。图7B描绘了具有附加开关晶体管702的一个实施方案。
现在参照图7A，为了向导线DD提供虚设字线电压Vdum_WL，可以使用BLKSEL 720接通漏极虚设字线开关晶体管704，同时向开关晶体管704的漏极提供Vdum_WL。漏极虚设字线开关晶体管704也可以被称为漏极虚设控制栅极开关晶体管704，或更简称为漏极虚设开关晶体管704。相对于图4C至图4F，导线DD可以表示虚设字线层DD0或DD1。为了向导线DS提供虚设字线电压Vdum_WL，可以使用BLKSEL 720接通源极虚设开关晶体管708，同时向开关晶体管708的漏极提供Vdum_WL。相对于图4C至图4F，导线DS可以表示虚设字线层DS0或DS1。因此，行解码器124可以具有附加开关晶体管704、708以向块中的其他虚设字线提供电压。
为了向导线WL0至WLn中的一个提供数据字线电压Vdata_WL，可以使用BLKSEL 720接通数据字线开关晶体管706(0)至706(n)，同时向开关晶体管706(0)至706(n)的相应漏极提供Vdata_WL。数据字线开关晶体管706也可以被称为数据控制栅极开关晶体管706，或更简称为数据开关晶体管706。对于不同数据字线，Vdata_WL的量值可以不同。相对于图4C至图4F，导线WL0至WLn可以表示字线层WLL0至WLL47。
为了向导线SGS提供选择栅极电压Vsgs，可以使用BLKSEL 720接通源极选择栅极(或选择线)开关晶体管710，同时向开关晶体管710的漏极提供Vsgs。在图4C或图4D中，SGS可以表示SGS0或SGS1。作为另一个示例，SGS可以表示图4F中的SGS0A、SGS0B、SGS0C或SGS0D。在一些实施方案中，选择一个选择栅极线(在所选择的块中)，而不选择其他选择栅极线(在所选择的块中)。例如，参照图4F，可以选择SGS0A，而不选择SGS0B、SGS0C和SGS0D。同时，可以选择SGS1A，而不选择SGS1B、SGS1C和SGS1D。因此，行解码器124可以具有附加开关晶体管710以向块中的其他选择栅极线提供其他选择栅极电压VSGS。
各个开关晶体管702至710用于实现开关以向相应块中的导线提供电压。在该示例中，对于每个导线的开关，描绘了单一晶体管。然而，在每个导线的开关中可以包括多于一个晶体管以及其他电路元件。
需注意，向数据字线提供电压的开关可以另选地称为数据字线开关、数据存储器单元控制栅极开关、或更简称为数据控制栅极开关。同样，向虚设字线提供电压的开关也可以被称为虚设字线开关、虚设存储器单元控制栅极开关、或更简称为虚设控制栅极开关。同样，向选择线提供电压的开关可以另选地称为选择线开关、选择晶体管控制栅极开关或称为选择栅极控制栅极开关。
需注意，在一些情况下，行解码器124中的开关可以操作，使得导线处于浮动电压。在一些实施方案中，行解码器中的晶体管被关断以使块中的导线浮动。在一个实施方案中，晶体管706(0)至706(n)被关断以使数据字线WL0至WLn浮动。在一个实施方案中，晶体管704和/或708被关断以使虚设字线DD和/或DS浮动。在一个实施方案中，晶体管702被关断以使漏极侧选择线SGD浮动。在一个实施方案中，晶体管708被关断以使源极侧选择线SGS浮动。在一个实施方案中，可以通过经由BLKSEL 720向晶体管的栅极施加合适的电压来关断晶体管。将显而易见的是，使块中的导线浮动可以使电连接到该导线的控制栅极浮动。
图7B是向存储器单元的块725中的导线提供电压的行解码器124的一个实施方案的简化示意图。该实施方案与图7A的实施方案的不同之处在于开关晶体管被描绘为用于附加选择线。开关晶体管702a向导线SGDA提供电压；开关晶体管702b向导线SGDB提供电压；开关晶体管702c向导线SGDC提供电压；并且开关晶体管702d向导线SGDD提供电压。参照图4F，导线SGDA可以是SGD0A和/或SGD1A；导线SGDB可以是SGD0B和/或SGD1B；导线SGDC可以是SGD0C和/或SGD1C；导线SGDD可以是SGD0D和/或SGD1D。在一些实施方案中，向SGD0A和SGD1A提供相同电压。同样，可以向SGD0B和SGD1B等提供相同电压。
开关晶体管710a向导线SGSA提供电压；开关晶体管710b向导线SGSB提供电压；开关晶体管710c向导线SGSC提供电压；并且开关晶体管710d向导线SGSD提供电压。参照图4F，导线SGSA可以是SGS0A和/或SGS1A；导线SGSB可以是SGS0B和/或SGS1B；导线SGSC可以是SGS0C和/或SGS1C；导线SGSD可以是SGS0D和/或SGS1D。在一些实施方案中，向SGS0A和SGS1A提供相同电压。同样，可以向SGS0B和SGS1B等提供相同电压。
图8是操作非易失性存储装置的过程800的一个实施方案的流程图。在感测操作之后，过程800可以用于在选择晶体管和与选择晶体管相邻的存储器单元之间生成电场。在感测操作之后，过程800可以用于在选择线和与选择线相邻的字线之间生成电场。过程800可以用于在存储器单元串的漏极端、源极端、或漏极端和源极端两者处生成电场。该串可以是NAND串。在一个实施方案中，NAND串在3D存储器阵列中，诸如本文提供的示例。过程800可以由控制电路执行，该控制电路可以包括但不限于控制电路110、状态机112、解码器114/124/132、功率控制模块116、感测块150、读/写电路128和控制器122。
步骤802包括向与串选择线相邻的字线(或更简称为“相邻字线”)施加读取通过电压。字线与串选择线相邻意味着在字线与串选择线之间没有其他字线。参照图4C至图4E，相邻字线可以是DD0，而串选择线可以是SGD1。需注意，在一些实施方案中，向SGD1和SGD0施加相同电压。参照图4F，相邻字线可以是DD0，而串选择线可以是SGD1A、SGD1B、SGB1C和/或SGD1D中的任一个。在一些实施方案中，相邻字线是虚设字线。
需注意，串选择线可以连接到串选择晶体管的控制栅极。需注意，相邻字线可以连接到与串选择晶体管相邻的存储器单元(或更简称为“相邻存储器单元”)的控制栅极。“相邻存储器单元”是指在相邻存储器单元与串选择晶体管之间没有其他存储器单元。参照图4E，相邻存储器单元可以是DMC0，而串选择晶体管可以是DSST1。因此，步骤802可以包括向相邻存储器单元的控制栅极施加读取通过电压。在一些实施方案中，相邻存储器单元是虚设存储器单元。
步骤802还可以包括在向相邻字线施加读取通过电压时，向串选择线施加电压。串选择线可以是所选择的块中的所选择的串选择线或未选择的串选择线。例如，假设选择图4F中的子块SBD而未选择子块SBA、SBB和SBC。相邻字线可以是DD0，而所选择的串选择线可以是SGD1D。需注意，在一些实施方案中，向SGD1D和SGD0D施加相同电压。相邻字线可以是DD0，而未选择的串选择线可以是SGD1A、SGD1B和/或SGD1C。由于串选择线可以电连接到串选择晶体管的控制栅极，因此步骤802可以包括向串选择晶体管的控制栅极施加电压。
步骤804包括感测存储器单元串上的所选择的存储器单元。该感测可以是在编程操作期间的验证操作、或读取操作。步骤804可以包括感测块150中的电路感测所选择的存储器单元的条件，诸如在位线中流动的电流。在一个实施方案中，响应于施加到所选择的存储器单元的控制栅极的读取参考电压而测量所选择的存储器单元的传导电流以确定所选择的存储器单元是否接通(被传导电流)。在读取或验证过程的实施方案期间，未选择的存储器单元的控制栅极在其控制栅极处被提供了读取通过电压，使得这些存储器单元将作为通过栅极来操作(例如，不管这些存储器单元是被编程还是被擦除都传导电流)。虚设存储器单元的控制栅极也接收读取通过电压。
步骤806包括使相邻字线上的电压从读取通过电压降低到稳态电压。需注意，步骤806可以造成相邻存储器单元的控制栅极上的电压从读取通过电压降低到稳态电压。在一个实施方案中，稳态电压为约接地(例如，Vss)。作为一个示例，DD0上的电压下降到稳态电压。
步骤808包括在使相邻字线上的电压减小到稳态电压之后，增大串选择线上的电压。可以增大电压，而同时在相邻字线上仍然是稳态电压。步骤808可以造成增大选择晶体管的控制栅极上的电压。在一个实施方案中，步骤808包括使串选择线上的电压增大到至少在使与选择栅极相邻的字线在步骤810中浮动之后与选择栅极相邻的字线爬升到的爬升电压。
在一个实施方案中，步骤808包括增大所选择的串选择线上的电压。参照图4F的其中选择子块SBD的示例，可以增大SGD1D上的电压。需注意，SGD0D可能接收与SGD1D相同的电压。
在一个实施方案中，步骤808包括增大所选择的块中的未选择的串选择线上的电压。参照图4F的其中选择子块SBD的示例，可以增大(未选择的)SGD1A上的电压。需注意，SGD0A可能接收与SGD1A相同的电压。作为另一个示例，可以增大(未选择的)SGD1B上的电压。需注意，SGD0B可能接收与SGD1B相同的电压。作为另一个示例，可以增大(未选择的)SGD1C上的电压。需注意，SGD0C可能接收与SGD1C相同的电压。
步骤810包括在增大串选择线上的电压之后使串选择线和相邻字线浮动。在一个实施方案中，步骤808包括使串选择线在比相邻字线浮动于的电压高的电压处浮动。在一个实施方案中，步骤808包括使串选择晶体管的控制栅极在比相邻存储器单元的控制栅极浮动于的电压高的电压处浮动。需注意，串选择晶体管和相邻存储器单元可以在具有所选择的存储器单元的串上。然而，串选择晶体管和相邻存储器单元可以在与所选择的串相同的块中的未选择的串上。
步骤810可以造成在串选择线与相邻字线之间的电场。步骤810可以造成在串选择晶体管与相邻存储器单元之间的电场。步骤810可以造成在串选择晶体管的控制栅极与相邻存储器单元的控制栅极之间的电场。
图9A至图9D示出了针对过程800的一个实施方案的在字线和选择线上的示例性电压。图9A示出了相邻字线的电压。图9B示出了其他字线的电压。图9C示出了连接到所选择的NAND串的选择线的电压。例如，图9C示出了所选择的子块中的选择线的电压。图9D示出了连接到与所选择的NAND串共用位线的未选择的NAND串的选择线的电压。例如，图9D示出了未选择的子块的选择线的电压。
时间t1对应于在过程800的一个实施方案的步骤808之后的条件。图9A示出了在时间t1处相邻字线处于Vss。在一个实施方案中，Vss是接地的。在一个实施方案中，相邻字线是虚设字线。再次参照图4F的示例，相邻字线可以是DD0。图9B示出了在时间t1处其他字线也处于Vss。再次参照图4F的示例，其他字线可以是DS0、DS1、WWL0至WLL47以及DD1。图9C示出了在时间t1处所选择的选择线处于Vsgh。再次参照其中选择子块SBD的示例，所选择的选择线可以是SGD1D。需注意，SGD0D也可以被驱动到Vsgh。图9D示出了在时间t1处未选择的选择线也处于Vsgh。再次参照其中选择子块SBD的示例，未选择的选择线可以是SGD1A、SGD1B和SGD1C。需注意，SGD0A、SGD0B和SGD0C也可以被驱动到Vsgh。需注意，在时间t1处，各个导线被驱动。
时间t2对应于当各个导线的浮动开始时的条件。需注意，在字线浮动之后，相邻字线和其他字线上的电压爬升。这在本文中被称为“爬升电压”。在时间t3之后，字线上的电压可以缓慢地放电。需注意，这种放电可能非常缓慢地发生。例如，字线可能花费数十分钟来放电到约Vss。选择线上的电压也可能会缓慢地放电。
需注意，在一些实施方案中，Vsgh的量值至少与Vcreep的最大值一样大。在图9A和图9B中，Vcreep在时间t3处处于其最大值。如图9A至图9D所描绘，Vsgh可能在t2与t3之间略微地下降。然而，在一个实施方案中，在时间t3处，Vsgh仍然大于Vcreep。因此，在一些实施方案中，在时间t3处，SGD1D上的电压至少与DD0上的电压一样高。在一些实施方案中，在时间t3处，SGD1A上的电压至少与DD0上的电压一样高。在一些实施方案中，在时间t3处，SGD1B上的电压至少与DD0上的电压一样高。在一些实施方案中，在时间t3处，SGD1C上的电压至少与DD0上的电压一样高。因此，可以生成诸如图1D所示的电场。因此，可以保留各个选择晶体管的阈值电压。
此外，选择线上的电压可能在相当长的时间段内保持高于Vcreep。时间t4表示Vcreep已经逐渐地下降到Vcreep最大值的一定分数的任意时间点。这可以是Vcreep最大值的50％、Vcreep最大值的10％等。在一些实施方案中，在时间t4处，选择线上的电压Vsgh仍然大于Vcreep。因此，可以维持诸如图1D所示的电场(但是其量值可能随时间而变化)。因此，可以保留各个选择晶体管的阈值电压。
图10是操作非易失性存储装置的过程1000的一个实施方案的流程图。过程1000说明了过程800的一个实施方案的进一步细节。过程1000可以由控制电路执行，该控制电路可以包括但不限于：控制电路110、状态机112、解码器114/124/132、功率控制模块116、感测块150、读/写电路128和控制器122。图11A至图11G描绘了在过程1000的一个实施方案期间对信号进行定时。然而，过程1000不限于图11A至图11G中描绘的定时。还需注意，图11A至图11G中的时间t1至t7不对应于图9A至9D中的时间t1至t3。
过程1000的步骤1002包括建立存储器单元感测条件。这些条件可以用于感测NAND串上的一个存储器单元。可以同时地感测一个或多个NAND串。例如，参照图4F，可以同时地感测与每个位线相关联的零个或一个NAND串。如先前所讨论，可以认为图4F中的块具有四个子块(SBA,SBB,SBC,SBD)。通常，一次选择四个子块中的一个(假设选择该块)。为了讨论，将假设选择子块SBD，并且未选择子块SBA、SBB以及SBC。可以通过向选择晶体管(SGD,SGS)的控制栅极施加合适的电压来选择子块。简单地参照图7B，可以向选择线开关晶体管702a至702d和710a至710d施加电压以向选择晶体管的控制栅极施加合适的电压。而且，块选择线BLKSEL 720可以提供电压以接通开关晶体管702和710。
再次参照图4F，可以通过向位线411至419中的每个施加合适的电压来在步骤1002中选择或不选择位线。选择位线用于选择子块SBD中的NAND串。为了示例，连接到位线411的子块SBD中的NAND串将作为被选择的来讨论。子块SBD中的其他NAND串可能被选择或可能不被选择，这取决于其位线电压。在一个实施方案中，向所选择的选择线和所选择的位线施加的电压的组合将所选择的NAND串连接到位线。
而且，为了示例，将使用所选择的NAND串上的WLL46处的存储器单元作为所选择的存储器单元的示例。在步骤1002中，向WLL46施加合适的感测电压。例如，图5中的读取参考电压(Vr1至Vr7)中的一个可适用于WLL46。另选地，图5中的程序验证参考电压(Vv1至Vv7)中的一个可适用于WLL46。需注意，在一些实施方案中，相继地向WLL46施加多达所有参考电压。参照图7B，一个或多个参考电压可以被施加到向WLL46提供电压的字线开关706(46)的漏极。而且，块选择线BLKSEL 720可以提供电压以接通该WL开关晶体管706(46)。
步骤1002还可以包括向未选择的字线以及虚设字线施加读取通过电压。假设导通状态的阈值电压在分配到不同数据状态的阈值电压的范围内，读取通过电压是足以将存储器单元置于导通状态下的电压。参照图7B，可以向虚设字线开关704和708的漏极施加读取通过电压。读取通过电压也可以被施加到除了向所选择的字线提供参考电压的WL开关晶体管706(46)之外的WL开关晶体管706的漏极。而且，块选择线BLKSEL 720可以提供电压以接通虚设字线开关704和708以及其他字线开关706。
图11A至图11F的时序图在时间t1处描绘了针对步骤1002的一个实施方案的导线上的电压。导线在存储器单元的所选择的块中。图11A表示SDG_SEL上的电压，其对应于所选择的子块中的漏极侧选择线。参照图4F，这可以对应于SGD0D和SGD1D。图11A描绘了在时间t1处SGD_SEL上的Vsgd。这可以通过向漏极开关晶体管702d的漏极施加Vsgd来实现。在一些实施方案中，电压Vsgd足够高，以将所选择的NAND串连接到位线。图11G指示了图7B中的开关晶体管702至710是接通还是关断。在时间t1处，所选择的块的行解码器中的所有开关晶体管接通，如图11G所表示。
图11D表示了SDS_SEL上的电压，其对应于所选择的子块的源极侧选择线。参照图4F，这可以对应于SGS0D和SGS1D。图11D描绘了在时间t1处SGS_SEL上的Vsgs。这可以通过向源极开关晶体管710d的漏极施加Vsgs来实现。在一些实施方案中，电压Vsgs足够高，以将所选择的NAND串连接到源极线。
图11B表示了Sel_WL上的电压，其对应于所选择的字线。参照图4F，在本示例中，这可以对应于WLL47。图11B描绘了在时间t1处Sel_WL上的Vcgr。这可以通过向WL开关晶体管706(47)的漏极施加Vcgr来实现。电压Vcgr可以是图5中的参考电压中的一个。
图11C表示了Unsel_WL和DWL上的电压，其对应于未选择的字线和虚设字线。参照图4F，这可以对应于DS0、DSS、WLL0至WLL45、WLL47、DD1以及DD0。图11C描绘了在时间t1处Unsel_WL和DWL上的Vread。这可以通过向WL开关晶体管704,708、WL开关晶体管706(0)至706(45)和706(47)的漏极施加Vread来实现。
图11E表示了SDG_USEL上的电压，其对应于未选择的子块的漏极侧选择线。参照图4F，这可以对应于SGD0A、SGD1A、SGD0B、SGD1B、SGD0C和SGD1C。图11E描绘了在时间t1处SGD_USEL上的Vss。这可以通过向漏极开关晶体管702a、702b和702c的漏极施加Vss来实现。
图11F表示了SDS_USEL上的电压，其对应于未选择的子块的源极侧选择线。参照图4F，这可以对应于SGS0A、SGS1A、SGS0B、SGS1B、SGS0C和SGS1C。图11F描绘了在时间t1处SGS_USEL上的Vss。这可以通过向漏极开关晶体管710a、710b和710c的漏极施加Vss来实现。
步骤1004包括感测所选择的存储器单元的条件。在一个实施方案中，响应于施加到所选择的存储器单元的控制栅极的Vcgr而测量所选择的存储器单元的传导电流以确定所选择的存储器单元是否接通(被传导电流)。
步骤1006包括使所选择的存储器单元的控制栅极上的电压增大到Vread。步骤1006可以包括使所选择的WL开关的输入处的电压增大到读取通过电压。图11B在时间t1与时间t3之间描绘了在步骤1006的一个实施方案之后的结果。看到的是，Sel_WL上的电压在时间t1与时间t1之间上升到Vread，并且保持在那里直到时间t4为止。参照图7B，可以使所选择的WL开关706(47)上的电压增大到Vread。
步骤1008包括使存储器单元的控制栅极成低电压。步骤1008可以包括使字线开关的输入下降到低电压。图11B和图11C在时间t4与时间t7之间描绘了在步骤1008的一个实施方案之后的结果。看到的是，Sel_WL上的电压在时间t4与时间t5之间从Vread下降到Vss，并且保持在Vss处直到时间t7为止。同样，Unsel_WL和DWL上的电压在时间t4与时间t5之间从Vread下降到Vss，并且保持在Vss处直到时间t7为止。参照图7B，虚设WL开关704,708以及所有WL开关706的漏极处的电压可以从Vread降低到Vss。需注意，Vss只是低电压的一个示例。在一个实施方案中，Vss是接地的。然而，不要求低电压是接地的。
步骤1010包括使选择晶体管的控制栅极电压增大到高电压。步骤1010可以包括使选择线开关的输入增大到高电压。步骤1010适用于用于所选择的子块和未选择的子块(在所选择的块中)两者的选择线开关。图11A描绘了在时间t5与时间t6之间SGD_SEL上的电压从Vsgd变为VSGH。在时间t6与时间t7之间，SGD_SEL上的电压保持处于VSGH。在时间t7之后，SGD_SEL浮动，这将在下面讨论。图11D描绘了在时间t5与时间t6之间SGS_SEL上的电压从Vsgs变为VSGH。在时间t6与时间t7之间，SGS_SEL上的电压保持处于VSGH。在时间t7之后，SGS_SEL浮动，这将在下面讨论。图11E描绘了在时间t5与时间t6之间SGD_USEL上的电压从Vss变为VSGH。在时间t6与时间t7之间，SGD_USEL上的电压保持处于VSGH。在时间t7之后，SGD_USEL浮动，这将在下面讨论。图11F描绘了在时间t5与时间t6之间SGS_USEL上的电压从Vss变为VSGH。在时间t6和t7之间，SGS_USEL上的电压保持处于VSGH。在时间t7之后，SGS_USEL浮动，这将在下面讨论。
参照图7B，在时间t5处，漏极选择线开关702d的漏极处的电压可以从Vsgd增大到VSGH。参照图7B，在时间t5处，漏极选择线开关702a、702b和702c的漏极处的电压可以从Vss增大到VSGH。参照图7B所示，在时间t5处，源极选择线开关710d的漏极处的电压可以从Vsgs增大到VSGH。参照图7B所示，在时间t5处，源极选择线开关710a、710b和710c的漏极处的电压可以从Vss增大到VSGH。
步骤1012包括关断所选择的块的开关晶体管。参照图7B，块选择线BLKSEL 720可以用于关断开关晶体管702至710。图11A至图11G描绘了步骤1012的一个实施方案的结果。在时间t7处，图11G描绘了开关晶体管被关断。在一个实施方案中，这造成了所选择的线中的导线浮动。图11A描绘了SGD_SEL在时间t7之后在VSGH处浮动。图11D描绘了SGS_SEL在时间t7之后在VSGH处浮动。图11E描绘了SGD_USEL在时间t7之后在VSGH处浮动。图11F描绘了SGS_USEL在时间t7之后在VSGH处浮动。
在关断WL开关晶体管后，字线上的电压可以爬升。这在图11B和图11C中由Sel_WL、Unsel_WL以及DWL上的电压在时间t7之后爬升到Vcreep描绘。在一些实施方案中，电压VSGH至少与Vcreep一样高。需注意，图11A至图11G中的时间t7对应于图9A至图9D中的时间t2的一个实施方案。
因此，在时间t7之后，可以在选择晶体管与相邻存储器单元之间形成电场。例如，这可以是在NAND串的漏极端或源极端处。电场可以减小或消除电荷捕集材料473中的空穴移动，这可以保留选择晶体管的阈值电压。
本文公开的第一实施方案包括装置，该装置包括：NAND串，该NAND串包括非易失性存储器单元；串选择线；多个字线，该多个字线连接到非易失性存储器单元的控制栅极；和控制电路，该控制电路与NAND串、串选择线以及多个字线通信。控制电路被配置为：向与串选择线相邻的字线施加读取通过电压；在感测到NAND串上的所选择的存储器单元之后，使相邻字线上的读取通过电压降低到稳态电压；在使相邻字线上的电压降低到稳态电压之后，增大串选择线上的电压；以及在增大串选择线上的电压之后，使串选择线和相邻字线浮动。
在依据第一实施方案的第二实施方案中，控制电路还被配置为使串选择线上的电压增大到至少在使相邻字线浮动之后相邻字线爬升到的最大爬升电压。
在依据第一实施方案或第二实施方案的第三实施方案中，控制电路还被配置为使串选择线在比相邻字线浮动于的电压高的电压处浮动。
在依据第一实施方案至第三实施方案中任一项的第四实施方案中，多个字线包括数据字线和虚设字线。相邻字线是虚设字线。控制电路还被配置为使数据字线与串选择线和虚设字线一起浮动。
在依据第四实施方案的第五实施方案中，使数据字线和虚设字线浮动造成虚设字线上的电压因NAND串沟道与虚设字线之间的电容耦合而爬升到爬升电压。
在依据第一实施方案至第五实施方案中任一项的第六实施方案中，串选择线是包括NAND串的非易失性存储器单元的块中的未选择的串选择线。
在依据第一实施方案至第五实施方案中任一项的第七实施方案中，串选择线是包括NAND串的非易失性存储器单元的块中的所选择的串选择线。
在依据第七实施方案的第八实施方案中，该装置还包括位线，该位线与NAND串相关联。非易失性存储器单元的块还包括：一个或多个未选择的串选择线；以及一个或多个附加NAND串，该一个或多个附加NAND串与位线相关联。多个字线还与一个或多个附加NAND串相关联。附加NAND串中的每个与未选择的串选择线中的一个相关联。控制电路还被配置为：在向相邻字线施加读取通过电压时，向未选择的串选择线中的每个施加未选择电压；在降低相邻字线上的电压之后，增大未选择的串选择线中的每个上的电压；以及在增大的电压在未选择的串选择线中的每个上并且使相邻字线浮动之后，使未选择的串选择线中的每个上的电压浮动。
在依据第一实施方案至第八实施方案中任一项的第九实施方案中，NAND串居于三维存储器阵列中。
在依据第一实施方案至第九实施方案中任一项的第十实施方案中，NAND串包括电荷捕集材料，该电荷捕集材料在具有电连接到选择线的控制栅极的选择晶体管和与该选择晶体管相邻的存储器单元之间连续地延伸。
在依据第一实施方案至第十实施方案中任一项的第十一实施方案中，还包括：串选择线开关，该串选择线开关被配置为将串选择线开关的输入处的电压传送到串选择线；和虚设字线开关，该虚设字线开关被配置为将虚设字线开关的输入处的电压传送到相邻字线。控制电路还被配置为：关断串选择线开关以使串选择线浮动；以及关断虚设字线开关以使虚设字线浮动。
一个实施方案包括操作非易失性存储装置的方法。该方法包括：向串选择晶体管的控制栅极施加选择电压，而同时向与串选择晶体管相邻的存储器单元的控制栅极施加读取通过电压，该相邻存储器单元和该串选择晶体管是NAND串的部分；感测NAND串上的所选择的非易失性存储器单元；在感测到所选择的非易失性存储器单元之后，使相邻存储器单元的控制栅极上的电压从读取通过电压降低到稳态电压；在使相邻存储器单元的控制栅极上的电压降低到稳态电压之后，增大串选择晶体管的控制栅极上的电压；以及在增大串选择晶体管的控制栅极上的电压之后，使串选择晶体管的控制栅极浮动，而同时使相邻存储器单元的控制栅极浮动。
一个实施方案包括非易失性存储设备，该非易失性存储设备包括：NAND串，该NAND串包括非易失性存储器单元和串选择晶体管；选择装置，该选择装置用于向串选择晶体管的控制栅极施加选择电压而同时向与串选择晶体管相邻的虚设存储器单元的控制栅极施加读取通过电压；感测装置，该感测装置用于感测NAND串上的所选择的非易失性存储器单元；第一电压施加装置，该第一电压施加装置用于在感测到所选择的非易失性存储器单元之后使虚设存储器单元的控制栅极上的电压从读取通过电压降低到稳态电压；第二电压施加装置，该第二电压施加装置用于在使虚设存储器单元的控制栅极上的电压降低到稳态电压之后增大串选择晶体管的控制栅极上的电压；和浮动装置，该浮动装置用于在增大串选择晶体管的控制栅极上的电压之后使串选择晶体管的控制栅极浮动而同时使虚设存储器单元的控制栅极浮动。
在一个实施方案中，选择装置包括以下中的一个或多个：控制电路110、状态机112、解码器114/124/132、开关晶体管702,704,708,710、功率控制模块116、感测块150、读/写电路128和/或控制器122。选择装置可以包括其他硬件和/或软件。
在一个实施方案中，感测装置包括以下中的一个或多个：控制电路110、状态机112、解码器114/124/132、功率控制模块116、感测块150、读/写电路128和/或控制器122。感测装置可以包括其他硬件和/或软件。
在一个实施方案中，第一电压施加装置包括以下中的一个或多个：控制电路110、状态机112、解码器114/124/132、开关晶体管704,708、功率控制模块116和/或控制器122。第一电压施加装置可以包括其他硬件和/或软件。
在一个实施方案中，第二电压施加装置包括以下中的一个或多个：控制电路110、状态机112、解码器114/124/132、开关晶体管702a-702d,710a-710d、功率控制模块116和/或控制器122。第二电压施加装置可以包括其他硬件和/或软件。
在一个实施方案中，浮动装置包括以下中的一个或多个：控制电路110、状态机112、解码器114/124/132、开关晶体管702a-702d,704,708,710a-710d、功率控制模块116和/或控制器122。浮动装置可以包括其他硬件和/或软件。
出于本文档的目的，块是存储器单元的物理分组。在一个示例中，块是擦除单位。然而，在其他示例中，块不必是擦除单位。在一个示例中，块包括由不中断的字线连接的一组存储器单元，诸如连接到一组公共字线的一组NAND串。也可以使用其他物理布置。
出于本文件的目的，说明书中提到“实施方案”、“一个实施方案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方案或相同的实施方案。
出于本文件的目的，连接可为直接连接或间接连接(例如，经由一个或多个其他部件)。在一些情况下，当元件被提及连接或耦接到另一个元件时，该元件可直接连接到另一个元件，或者经由居间元件间接连接到另一个元件。当元件被提及直接连接到另一个元件时，则在该元件与另一个元件之间没有居间元件。如果两个设备是直接连接或间接连接的，则两个设备是“通信”的，使得它们能够在它们之间进行电子信号通信。
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
出于说明和描述的目的，已提供了上述详细描述。其并非旨在详尽的或旨在限制本发明所公开的精确形式。根据以上教导内容，很多修改和变型都是可能的。选择所述实施方案以便最好地解释所建议的技术的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施方案中和适合于设想的具体使用的各种修改中最好地利用它。本发明的范围旨在由所附权利要求书限定。