阅读说明：本技术 用于向表示数据的多电平信号提供另外的驱动的设备和方法 (Apparatus and method for providing additional drive to multilevel signal representing data ) 是由 T·M·霍利斯 D·季米特里乌 于 2018-07-18 设计创作，主要内容包括：描述了用于向表示数据的多电平信号提供另外的驱动的设备和方法。一种示例设备包含第一驱动器部分、第二驱动器部分和第三驱动器部分。所述第一驱动器部分被配置成朝着第一电压和第二电压中的第一所选电压驱动输出端。所述第二驱动器部分被配置成朝着所述第一电压和所述第二电压中的第二所选电压驱动所述输出端。所述第三驱动器部分被配置成当所述第一所选电压和所述第二所选电压中的每个所选电压是所述第一电压时朝着所述第一电压驱动所述输出端。所述第三驱动器电路被进一步配置成当所述第一所选电压和所述第二所选电压彼此不同时处于高阻抗状态。(Apparatus and methods are described for providing additional drives to multilevel signals representing data. An example apparatus includes a first driver portion, a second driver portion, and a third driver portion. The first driver section is configured to drive the output terminal toward a first selected voltage of a first voltage and a second voltage. The second driver section is configured to drive the output terminal toward a second selected voltage of the first voltage and the second voltage. The third driver section is configured to drive the output terminal toward the first voltage when each of the first selected voltage and the second selected voltage is the first voltage. The third driver circuit is further configured to be in a high impedance state when the first selected voltage and the second selected voltage are different from each other.)

用于向表示数据的多电平信号提供另外的驱动的设备和方法

背景技术

对使计算系统更快且更节能的追求已经促进了接口通信的进步，从而在不增加且理想地降低能耗的情况下提高吞吐量。通常，随着时钟速度的提高，期望增加接口总线上的数据转变时间以匹配更快的时钟速度。未来的双倍数据速率(DDR)动态随机存取存储器(DRAM)性能目标将很快超过DRAM晶体管的切换能力。一些系统已经实施了多电平(例如，多于两个电平)信令架构，以增加接口总线上的吞吐量。

在高速、高带宽、低功率存储系统中，多电平信令的一个挑战是对例如关于信号电压电平、信号电压裕量的系统性能产生负面影响的非理想性。一个实例是信号驱动器由于信号驱动器的电路(例如，上拉晶体管和下拉晶体管)的性能不理想而无法在数据时段内将多电平信号的电压电平完全驱动到高供电电压或低供电电压。功率、温度和制造工艺的变化可能进一步降低系统性能。因此，多电平信号的电压范围减小，从而降低了不同电压电平的电压裕量。更一般地，信号驱动器可能无法将多电平信号充分驱动到正确的电压电平，因而可能会导致数据错误。

发明内容

本文公开了用于向表示数据的多电平信号提供另外的驱动的设备和方法。根据本公开的实施例的一种示例设备可以包含：第一驱动器部分，所述第一驱动器部分可以朝着第一电压和第二电压中的第一所选电压驱动输出端；第二驱动器部分，所述第二驱动器部分可以朝着所述第一电压和所述第二电压中的第二所选电压驱动所述输出端；以及第三驱动器部分，所述第三驱动器部分可以在所述第一所选电压和所述第二所选电压中的每个所选电压是所述第一电压时朝着所述第一电压驱动所述输出端，所述第三驱动器电路被进一步配置成当所述第一所选电压和所述第二所选电压彼此不同时处于高阻抗状态。

根据本公开的实施例的另一种示例设备可以包含：驱动器电路，所述驱动器电路可以响应于多个输入信号而在节点处提供输出信号；升压电路，所述升压电路包含耦合到所述节点和供电电压的晶体管，所述升压电路当被激活时可以提供另外的驱动以改变所述节点的电压；以及升压控制电路，所述升压控制电路可以提供用于基于所述多个输入信号的逻辑电平激活所述升压电路的信号。所述多个输入信号中的每个输入信号可以具有相应逻辑电平，并且所述输出信号可以具有表示所述多个输入信号的所述逻辑电平的电压。

根据本公开的实施例的另一种示例设备可以包含：驱动器电路，所述驱动器电路可以在节点处提供具有指示通过多个输入位流表示的数据的值的电压的输出信号；升压电路，所述升压电路可以耦合到所述节点并且可以在被有效升压信号激活时将供电电压耦合到所述节点；以及升压控制电路，所述升压控制电路可以响应于所述多个输入位流表示的所述数据从第一值改变为不同于所述第一值的第二值而提供所述升压信号以激活所述升压电路。

根据本公开的实施例的一种示例方法可以包含以下步骤：在驱动器电路的节点处驱动多电平输出信号，所述多电平输出信号具有指示通过多个位流的位的逻辑电平表示的数据的电压；以及另外地响应于所述多个位流的所述位的所述逻辑电平而用升压电路驱动所述节点。

附图说明

图1是根据本公开的实施例的设备的框图。

图2A是根据本公开的实施例的多电平通信架构的设备的框图。图2B是根据本公开的实施例的多电平通信架构的设备的框图。

图3是根据本公开的实施例的信号驱动器的示意图。

图4A是根据本公开的实施例的升压控制电路的示意图。图4B是根据本公开的实施例的升压控制电路的示意图。

图5A-5C是示出了根据本公开的各个实施例的信号驱动器的操作的图。

图6是根据本公开的实施例的升压控制电路的输入电路的示意图。

图7A是根据本公开的实施例的升压控制电路的上拉逻辑电路的示意图。图7B是根据本公开的实施例的升压控制电路的下拉逻辑电路的示意图。

图8是示出了根据本公开的实施例的信号驱动器的操作期间的各种信号的定时图。

图9A是根据本公开的实施例的升压控制电路的上拉逻辑电路的示意图。图9B是根据本公开的实施例的升压控制电路的下拉逻辑电路的示意图。

图10是示出了根据本公开的实施例的信号驱动器的操作期间的各种信号的定时图。

图11是根据本公开的实施例的信号驱动器的示意图。

图12是根据本公开的实施例的升压控制电路的输入电路的示意图。

图13A是根据本公开的实施例的升压控制电路的上拉逻辑电路的示意图。图13B是根据本公开的实施例的升压控制电路的下拉逻辑电路的示意图。

图14展示了根据本公开的实施例的存储器的一部分。

具体实施方式

下文阐述了某些细节以提供对本公开的实例的充分理解。然而，对于本领域的技术人员而言将显而易见的是，本公开的实例可以在没有这些特定细节的情况下实践。此外，不应将本文描述的本公开的特定实例解释为将本公开的范围限制于这些特定实例。在其它实例中，未详细示出众所周知的电路、控制信号、定时协议和软件操作，以避免不必要地模糊本公开。另外，如“耦合(couples)”和“耦合(coupled)”等术语意味着两个组件可以直接或间接电耦合。间接耦合可以意味着两个组件通过一或多个中间组件耦合。

图1是根据本公开的实施例的设备100的框图。设备100可以包含第一装置110，所述第一装置通过输入/输出(I/O)总线与第二装置120通信。第一装置110可以包含I/O接口电路112，所述I/O接口电路包含信号驱动器114和用于通过I/O总线进行通信的接收器和解码器电路116。第二装置120可以包含I/O接口电路122，所述I/O接口电路包含信号驱动器124和用于通过I/O总线进行通信的接收器和解码器电路126。I/O总线可以支持包含多个通道的多电平通信架构。在一些实施例中，每个通道可以是单端的，并且可以包含单条信号线。在其它实施例中，每个通道可以包含多于一条信号线。在一个实施例中，第一装置110、第二装置120和I/O总线可以支持包含将M个位流转换成N个多电平信号的通道，其中M大于N。

位流包含以串行方式提供的多个位，其中位流的每个位在可以被称为数据时段的时间段内提供。例如，第一位在第一时段内提供，并且第二位在第一时段之后第二时段内提供，并且第三位在第二时段之后的第三时段内提供，以此类推。以这种串行方式提供的连续位表示位流。每个位流的持续某个数据时段的对应位表示宽度为M个位的数据。可以在I/O总线上传输N个多电平信号。每个多电平信号在具有对应于多个电压电平(例如，2个不同的电压电平、4个不同的电压电平、8个不同的电压电平等)之一的电压的数据时段内提供，其中所述多个电压电平中的每个电压电平表示不同数据。在一个实例中，可以将3个位流转换成2个三电平信号。在另一个实例中，可以使用脉冲幅度调制(PAM)将2个、3个或4个位流转换成具有4个电平、8个电平、16个电平等的单个多电平信号。

在一些实例中，第一装置110可以包含存储器控制器或处理系统，和/或第二装置120可以包含存储器，所述存储器包含易失性存储器和/或非易失性存储器。在一些实例中，第二装置120可以包含动态随机存取存储器(DRAM)(如双倍数据速率(DDR)DRAM或低功率DDR DRAM)。然而，应注意，存储器不是本公开的必要组件。相反，本公开可以应用于使用多电平信令彼此通信的任何两个或更多个片上或片外装置。

信号驱动器114可以包含将位流转换应用于一组M个位流以生成N个多电平信号并将所述N个多电平信号驱动为I/O总线上的通道的电路系统。类似地，信号驱动器124可以包含将位流转换应用于一组M个位流以生成N个多电平信号并将所述N个多电平信号驱动为I/O总线上的通道的电路。在一些实例中，信号驱动器114可以包含对现有DDR驱动器的修改，以将多电平信号驱动到I/O总线的通道上。

对于每个通道，接收器和解码器电路116可以包含解码器，所述解码器被配置成通过对通过I/O总线的通道接收到的如由信号驱动器124提供的所述N个多电平信号进行解码来恢复所述一组M个位流。此外，接收器和解码器电路126可以包含解码器，所述解码器被配置成通过对通过I/O总线的通道接收到的如由信号驱动器114提供的所述N个多电平信号进行解码来恢复所述一组M个位流。在一些实施例中，接收器和解码器电路116和接收器和解码器电路126可以包含用于恢复所述一组M个位流的比较器和解码逻辑。

在操作中，第一装置110和第二装置120可以通过I/O总线通信以传递如数据、地址、命令等信息。虽然I/O总线被示出为是双向的，但是I/O总线也可以为单向总线。I/O接口电路112和I/O接口电路122可以实施多电平通信架构。在多电平通信架构中，数据在数据时段期间在通道上发送。数据可以包含通道的信号线上的单个值，或者可以是在通道的多条信号线上提供的值的组合。所述数据可以表示通道状态。接收器可以基于在通道的一或多条信号线上传输的值确定输出信号值。在单端架构中，可以将信号线值与一或多个参考值进行比较，以确定输出信号值。接收器具有从输出信号转变为当前值的时间到输出信号转变为下一个值的时间的用于确定并锁存输出信号值的时间段。可以基于时钟信号确定转变时间，并且可以基于从一个值到另一个值的转变确定建立和保持时间。在具有固定转换速率或固定上升/下降时间的多电平通信架构中，可能由于不同的幅度偏移而发生(例如，从VH到VL相对于从VMID到VH或VL)固有抖动。抖动量可以基于转换速率、上升/下降时间、多电平幅度值或其组合。在一些实例中，转变时间还可能受工艺、电压和温度变化的影响。

在一个实例中，信号驱动器114可以通过在数据时段期间将来自所述M个位流中的每个位流的位转换成N个多电平信号来生成通道的数据。可以通过I/O总线的N条信号线将数据传输到接收器和解码器电路126。接收器和解码器电路126可以检测所述N条信号线上的电平并且解码所述电平以从所述M个流中的每个流中得到位。与使用二进制信号线电平相比，通过使用多电平信号线，可以在数据时段期间传输更多的数据。在一个实例中，M是3并且N是2，并且I/O总线的信号线能够被驱动到三个独立的电压电平。在另一个实例中，M是2并且N是1，并且I/O总线的信号线能够被驱动到四个独立的电压电平(例如，在PAM实施方式中)。信号驱动器124与接收器和解码器电路116之间的通信协议可以类似于编码器和信号驱动器114与接收器和解码器电路126之间的通信协议。信号驱动器114可以包含已经被分割以在信号线上驱动多个(例如，多于2个)电压电平的DRAM驱动器。

图2A是根据本公开的实施例的多电平通信架构的设备的框图。所述设备可以包含信号驱动器214，所述信号驱动器通过I/O总线耦合到接收器226。信号驱动器214可以在图1的信号驱动器114和/或信号驱动器124中实施，并且接收器226可以在图1的接收器和解码器电路116和/或接收器和解码器电路126中实施。

信号驱动器214可以包含驱动器电路240。驱动器电路240可以接收位流IN<1>和IN<0>，并且作为响应而驱动输出信号OUT。IN<1>和IN<0>位流可以表示两位数据流。驱动器电路240驱动的输出信号OUT基于IN<1>和IN<0>位流。例如，所述信号可以是表示IN<0>和IN<1>位流的数据的多电平信号。在本公开的一些实施例中，驱动器电路240可以包含一或多个具有上拉(例如，p型)晶体管与下拉(例如，n型)晶体管的串联耦合的信号线驱动器。上拉晶体管的源极耦合到高供电电压，并且所述下拉晶体管的源极耦合到低供电电压。在一些实施例中，高供电电压为1.2V，并且低供电电压为接地。在上拉晶体管和下拉晶体管被耦合的共同节点处提供输出信号OUT。驱动器电路240的上拉晶体管和下拉晶体管的栅极提供有IN<1>和IN<0>位流。在本公开的其它实施例中，可以使用其它配置实施驱动器电路240。

信号驱动器214进一步包含升压控制电路244和升压电路246。升压控制电路244根据IN<0>和IN<1>位流提供控制信号以控制升压电路246。升压电路244可以被控制成基于IN<0>和IN<1>位流的当前数据向驱动器电路240提供增加的下拉能力和/或增加的下拉能力。

接收器226可以包含耦合到解码器260的比较器块250。比较器250可以被配置成从I/O总线接收信号，并且将Z0-Zn信号(n为整数)提供给解码器260。比较器块250可以包含被配置成将来自I/O总线的信号与参考信号进行比较以提供Z0-Zn信号的电路(图2A中未示出)。例如，比较器块250可以包含比较器，所述比较器将来自I/O总线的OUT信号与各种参考信号进行比较以提供Z0-Zn信号。解码器260可以包含用于基于来自比较器块250的Z0-Zn信号生成位流RX<0>和RX<1>的逻辑。RX<0>和RX<1>位流可以是IN<0>和IN<1>位流传输的数据的逻辑等效物。RX<0>和RX<1>位流可以表示两位接收数据流。

在操作中，IN<0>和IN<1>可以是要在I/O总线上传输的位流。信号驱动器214可以基于IN<0>和IN<1>位流提供要使用多电平信号在信号线上传输的信号，而不是在单独的信号线上发送每个数据流。例如，信号驱动器214可以接收IN<0>和IN<1>位流，并且在每个数据时段期间，驱动器电路240可以用将由接收器226用于提供RX<0>和RX<1>位流的电压驱动I/O总线的信号线。多电平信号可以用于表示IN<0>和IN<1>位流的数据，因此使用的信号线少于每位流一条信号线。例如，如在图2A的实施例中，IN<0>和IN<1>位流的数据在少于两条信号线上提供给接收器226(例如，I/O总线上一个信号，而不是一条信号线用于IN<0>位流，而另一条信号线用于IN<1>位流)。尽管图2A展示了用于提供位流RX<0>和RX<1>的对位流IN<0>和IN<1>的操作，但是位流的数量在本公开的其它实施例中可以不同。例如，在本公开的一些实施例中，除了IN<0>和IN<1>位流之外，还可以向信号驱动器214提供第三位流IN<2>，并且可以在I/O总线上提供表示来自IN<0>、IN<1>和IN<2>位流的数据的多电平信号。此类实施例处于本公开的范围内。

图3是根据本公开的实施例的信号驱动器300的示意图。信号驱动器300可以用于实施脉冲幅度调制(PAM)的多电平信号架构。在本公开的实施例中，驱动器电路300可以用作信号驱动器214。

信号驱动器300包含驱动器电路，所述驱动器电路包含与作为输出的共同节点耦合的六个信号线驱动器。输出可以表示输出端子。信号线驱动器中的每个信号线驱动器耦合到高供电电压(例如，VDDQ)和低供电电压(例如，VSSQ)。驱动器电路可以是DRAM中的驱动器，如双倍数据速率(DDR)DRAM驱动器。在本公开的一些实施例中，信号线驱动器中的每个信号线驱动器的阻抗为240欧姆。驱动器电路可以包含第一驱动器部分320和第二驱动器部分330，所述第一驱动器部分和所述第二驱动器部分被配置成将输出信号OUT驱动至第一驱动器部分320和第二驱动器部分330被耦合的共同节点。可以将信号线耦合到共同节点。第一驱动器部分320和第二驱动器部分330驱动的输出信号OUT可以基于IN<1>和IN<0>位流，所述位流可以提供给驱动器电路的信号线驱动器。所述输出信号OUT可以是表示IN<1>和IN<0>位流的驱动I/O总线的数据的多电平信号。在本公开的一些实施例中，“1”数据由电压为1.2V的IN<1>信号或IN<0>信号表示，并且数据“0”由电压为0V的IN<1>信号或IN<0>信号表示。然而，在本公开的其它实施例中，可以使用其它电压电平表示数据“1”和“0”。

第一驱动器部分320可以包含耦合到共同节点的四个信号线驱动器，每个信号线驱动器响应于IN<1>位流而被控制。每个信号线驱动器可以包含上拉(例如，p型)晶体管和下拉(例如，n型)晶体管。通过接收IN<1>位流的反相器电路向上拉晶体管栅极和下拉晶体管栅极提供IN<1>位流的补码。第二驱动器部分330可以包含耦合到共同节点的两个信号线驱动器，每个信号线驱动器响应于IN<0>位流而被控制，并且每个信号线驱动器可以包含上拉(例如，p型)晶体管和下拉(例如，n型)晶体管。通过接收IN<0>位流的反相器电路向上拉晶体管栅极和下拉晶体管栅极提供IN<0>位流的补码。在每个信号线驱动器的阻抗为240欧姆的本公开的实施例中，第一驱动器部分320的有效阻抗为60欧姆，第二驱动器部分330的有效阻抗为120欧姆。在信号线驱动器中的每个信号线驱动器具有相同的阻抗的情况下，信号线驱动器具有相同的驱动强度。

信号驱动器300进一步包含从升压控制电路344接收控制信号BoostHi和BoostLo的升压电路346。升压控制电路344包含逻辑电路，并且基于IN<0>和IN<1>位流向升压电路346提供控制信号BoostHi和BoostLo。在本公开的一些实施例中，具有高逻辑电平的BoostHi信号或BoostLo信号由1.2V的信号表示，而具有低逻辑电平的BoostHi信号或BoostLo信号由0V的信号表示。然而，在本公开的其它实施例中，可以使用其它电压电平表示“1”和“0”数据。

升压电路346耦合到共同节点，并且包含分别由BoostHi和BoostLo信号控制的上拉(例如，p型)晶体管和下拉(例如，n型)晶体管。升压电路346还可以称为驱动器电路的另一驱动器部分。通过接收BoostHi信号的反相器电路向上拉晶体管的栅极提供BoostHi信号的补码。在图3的实施例中，当处于高逻辑电平时，升压控制电路344提供的BoostHi信号有效以用于激活上拉晶体管，并且当处于高逻辑电平时，BoostLo信号有效以用于激活下拉晶体管。当被来自升压控制电路344的有效BoostHi信号激活时，上拉晶体管提供另外的驱动以上拉信号线的电平。类似地，当被来自升压控制电路344的有效BoostLo信号激活时，下拉晶体管提供另外的驱动以下拉信号线的电平。如先前所讨论的，在每个信号线驱动器的阻抗为240欧姆的本公开的实施例中，第一驱动器部分320的有效阻抗为60欧姆，第二驱动器部分330的有效阻抗为120欧姆。升压电路346的阻抗为240欧姆。因此，第一驱动器部分320、第二驱动器部分330和升压电路(例如，第三驱动器部分)具有彼此不同的驱动强度。

如下文将更加详细地描述的，当IN<1>和IN<0>位流表示对应于高供电电压的电压电平的数据(例如，表示数据“11”)时，可以激活升压电路346的上拉晶体管，而当IN<1>和IN<0>位流表示对应于低供电电压的电压电平的数据(例如，表示数据“00”)时，可以激活下拉晶体管。尽管图3将升压电路346示出为包含一个上拉晶体管和一个下拉晶体管，但是在本公开的其它实施例中，升压电路346可以包含更大数量的上拉晶体管和/或下拉晶体管。因此，图3的实施例不旨在将升压电路或更一般地驱动器电路限制为具有图3所示的具体配置的实施例。

在操作中，信号驱动器300可以响应于IN<1>和IN<0>位流而驱动OUT信号。向驱动器部分320和330的信号线驱动器提供IN<1>和IN<0>位流，以提供具有用于多电平信号的适当电压的输出信号OUT，例如，使用PAM将多个位流转换成多电平信号。

在本公开的一些实施例中，PAM4用于将两个位流(例如，IN<1>和IN<0>位流)转换成具有四个不同电压电平之一的OUT信号。可以向第一驱动器部分320的信号线驱动器提供IN<1>位流，并且可以向第二驱动器部分330的信号线驱动器提供IN<0>位流。所得到的输出信号将具有对应于IN<1>和IN<0>位流的数据的四个不同电压之一。例如，在IN<1>和IN<0>位流的当前数据为“00”的情况下，驱动器部分320和330两者的下拉晶体管均被激活以将共同节点驱动(例如，下拉)到低供电电压，从而提供具有低供电电压的电压的输出信号OUT。另外，如先前所描述的，当前数据“00”还使升压电路346的下拉晶体管提供另外的驱动以将共同节点下拉到低供电电压。在IN<1>和IN<0>位流的当前数据为“11”的情况下，驱动器部分320和330两者的上拉晶体管均被激活以将共同节点驱动(例如，上拉)到高供电电压，从而提供具有高供电电压的电压的输出信号OUT。另外，如先前所描述的，当前数据“11”还使升压电路346的上拉晶体管提供另外的驱动以将共同节点上拉到高供电电压。如实例所展示的，当第一驱动器部分320和第二驱动器部分330将共同节点驱动到高供电电压时，升压电路346的上拉晶体管被激活以将共同节点驱动到高供电电压。类似地，当第一驱动器部分320和第二驱动器部分330将共同节点驱动到低供电电压时，升压电路346的下拉晶体管被激活以将共同节点驱动到低供电电压。

在IN<1>和IN<0>位流的当前数据为“01”的情况下，驱动器部分320的下拉晶体管和驱动器部分330的下拉晶体管均被激活以向共同节点提供电压，从而产生具有中-低电压的输出信号OUT。最后，在IN<1>和IN<0>位流的当前数据为“10”的情况下，驱动器部分320的上拉晶体管和驱动器部分330的上拉晶体管均被激活以向共同节点提供电压，从而产生具有中间高电压的输出信号OUT。对于当前数据“01”或“10”，即，在第一驱动器部分320和第二驱动器部分330将共同节点驱动到不同的供电电压的情况下，升压电路346的上拉晶体管和下拉晶体管均未被激活以提供任何另外的驱动改变共同节点的电压。在升压电路346的上拉晶体管和下拉晶体管两者均被去激活的情况下，升压电路346处于高阻抗状态。

而在图3中示出为包含p型上拉晶体管和n型下拉晶体管的第一驱动器部分320、第二驱动器部分330和升压电路346。即，上拉晶体管和下拉晶体管具有不同的导电类型。在本公开的其它实施例中，第一驱动器部分320、第二驱动器部分330和升压电路346可以包含n型上拉晶体管，或p型和n型上拉晶体管的组合。在使用被高逻辑电平信号(例如，具有高供电电压)激活的n型上拉晶体管的本公开的实施例中，提供给n型上拉晶体管的栅极的信号的逻辑电平将与提供给p型上拉晶体管的栅极的信号的逻辑电平互补。可以通过使用反相器电路提供具有互补逻辑电平的信号。

图4A是根据本公开的实施例的升压控制电路410的示意图。在本公开的一些实施例中，升压控制电路410可以包含在图3的信号驱动器300的升压控制电路344中。升压控制电路410可以控制升压电路346以向驱动器部分320和330提供另外的驱动能力，从而驱动共同节点以提供高供电电压的电压电平(例如，当IN<1>和IN<0>位流表示“11”数据时)。升压控制电路410包含接收IN<1>和IN<0>位流的AND逻辑电路，并且提供由对IN<1>和IN<0>位流的逻辑AND运算产生的BoostHi信号。

在操作中，当IN<1>和IN<0>位流表示的当前数据为“11”时，升压控制电路410提供有效BoostHi信号(例如，在高逻辑电平时有效)，这使得信号驱动器300提供具有高供电电压的电压的输出信号OUT(例如，IN<1>和IN<0>位流的当前数据为“11”)。即，在IN<1>为“1”且IN<0>为“1”的情况下，向第一驱动器部分320的线驱动器提供IN<1>位流的高逻辑电平以激活上拉晶体管，并且向第二驱动器部分330的线驱动器提供IN<0>位流的高逻辑电平以激活上拉晶体管。因此，耦合到第一驱动器部分320和第二驱动器部分330的共同节点被上拉到高供电电压的电压。另外，向升压控制电路410的AND逻辑电路提供IN<1>和IN<0>位流的高逻辑电平，并且执行逻辑AND运算以提供有效(例如，高逻辑电平)BoostHi信号。升压电路346的上拉晶体管被有效BoostHi信号激活以提供另外的驱动，从而进一步将共同节点上拉到高供电电压的电压。因此，如示例运算所展示的，当需要提供具有高供电电压的电压的输出信号OUT时，升压电路346的上拉晶体管被激活以辅助上拉共同节点。

图4B是根据本公开的实施例的升压控制电路420的示意图。在本公开的一些实施例中，升压控制电路420可以包含在图3的信号驱动器300的升压控制电路344中。升压控制电路420可以控制升压电路346以向驱动器部分320和330提供另外的驱动能力，从而驱动共同节点以提供低供电电压的电压电平(例如，当IN<1>和IN<0>位流表示“00”数据时)。升压控制电路420包含接收IN<1>和IN<0>位流的专用OR(XOR)逻辑电路430和接收IN<0>位流的反相器电路440。向AND逻辑电路450提供XOR逻辑电路430和反相器电路440所提供的信号，所述AND逻辑电路提供由对XOR逻辑电路430和反相器电路440所提供的信号的逻辑AND运算产生的BoostLo信号。

在操作中，当IN<1>和IN<0>位流表示的当前数据为“00”时，升压控制电路420提供有效BoostLo信号(例如，在高逻辑电平时有效)，这使得信号驱动器300提供具有低供电电压的电压的输出信号OUT(例如，IN<1>和IN<0>位流的当前数据为“00”)。即，在IN<1>为“0”且IN<0>为“0”的情况下，向第一驱动器部分320的线驱动器提供IN<1>位流的低逻辑电平以激活下拉晶体管，并且向第二驱动器部分330的线驱动器提供IN<0>位流的低逻辑电平以激活下拉晶体管。因此，耦合到第一驱动器部分320和第二驱动器部分330的共同节点被上拉到低供电电压的电压。另外，向升压控制电路420的XOR逻辑电路430提供IN<1>和IN<0>位流的低逻辑电平，并且向反相器电路440提供IN<0>位流。向AND逻辑电路450提供XOR逻辑电路430和反相器电路440的输出，并且执行逻辑NAND运算以提供有效(例如，高逻辑电平)BoostLo信号。升压电路346的下拉晶体管被有效BoostLo信号激活以提供另外的驱动，从而进一步将共同节点下拉到低供电电压的电压。因此，如示例运算所展示的，当需要提供具有低供电电压的电压的输出信号OUT时，升压电路346的下拉晶体管被激活以辅助下拉共同节点。

图5A是示出了根据本公开的实施例的信号驱动器300的第一驱动器部分320和第二驱动器部分330以及升压电路346的操作的图，所述信号驱动器用于驱动被终接到高供电电压(例如，VDDQ)的负载。在这种情况下，典型的信号驱动器可能无法将输出信号OUT完全驱动到低供电电压(例如，VSSQ，如“w/o升压”所示)。在本公开的一些实施例中，高供电电压可以表示高逻辑电平(例如，“11”)输出信号OUT，并且低供电电压可以表示低逻辑电平(例如，“00”)输出信号OUT。信号驱动器不能将输出信号OUT完全驱动到高供电电压可能是由于例如电路性能的变化。电路性能的变化可能是由于制造电路时工艺中的变化、为电路供电的供电电压的变化和/或电路的操作温度的变化。因此，实际电路性能可能偏离理想电路性能。通过将输出信号OUT不完全驱动到低供电电压，表示不同数据的不同电压电平之间的电压裕量降低，这可能更容易受到数据错误的影响。

如图5A中所示(如“w/升压”所示)，升压电路346可以用于辅助驱动输出信号OUT。具体地，当信号驱动器300提供具有低逻辑电平的输出信号OUT时，升压电路346的下拉晶体管可以用于提供另外的驱动以将输出信号OUT完全驱动到低供电电压。如先前所描述的，升压电路346的下拉晶体管可以被有效BoostLo信号激活，所述有效BoostLo信号可以通过升压控制电路(例如，升压控制电路344)提供。当信号驱动器300正在驱动低逻辑电平输出信号OUT时，BoostLo信号可以是有效的。

图5B是示出了根据本公开的实施例的信号驱动器300的第一驱动器部分320和第二驱动器部分330以及升压电路346的操作的图，所述信号驱动器用于驱动线路终接负载。在这种情况下，典型的信号驱动器可能无法将输出信号OUT完全驱动到高供电电压或低供电电压(例如，VDDQ或VSSQ，如“w/o升压”所示)。在本公开的一些实施例中，高供电电压可以表示高逻辑电平(例如，“11”)输出信号OUT，并且低供电电压可以表示低逻辑电平(例如，“00”)输出信号OUT。如先前所描述的，信号驱动器不能将输出信号OUT完全驱动到高供电电压可能是由于例如电路性能的变化。电路性能的变化可能是由于制造电路时工艺中的变化、为电路供电的供电电压的变化和/或电路的操作温度的变化。因此，实际电路性能可能偏离理想电路性能。如进一步所描述的，通过将输出信号OUT不完全驱动到高供电电压或低供电电压，降低表示不同数据的不同电压电平之间的电压裕量，这可能更容易受到数据错误的影响。

如图5B中所示(如“w/升压”所示)，升压电路346可以用于辅助驱动输出信号OUT。具体地，当信号驱动器300提供具有低逻辑电平的输出信号OUT时，升压电路346的下拉晶体管可以用于提供另外的驱动以将输出信号OUT完全驱动到低供电电压。另外，当信号驱动器300提供具有高逻辑电平的输出信号OUT时，升压电路346的上拉晶体管可以用于提供另外的驱动以将输出信号OUT完全驱动到高供电电压。如先前所描述的，升压电路346的下拉晶体管可以被有效BoostLo信号激活，并且升压电路346的上拉晶体管可以被有效BoostHi信号激活。BoostLo和BoostHi信号可以通过升压控制电路(例如，升压控制电路344)提供。当信号驱动器300正在驱动低逻辑电平输出信号OUT时，BoostLo信号可以是有效的，并且当信号驱动器300正在驱动高逻辑电平输出信号OUT时，BoostHi信号可以是有效的。

图5C是示出了根据本公开的实施例的信号驱动器300的第一驱动器部分320和第二驱动器部分330以及升压电路346的操作的图，所述信号驱动器用于驱动被终接到低供电电压(例如，VSSQ)的负载。在这种情况下，典型的信号驱动器可能无法将输出信号OUT完全驱动到高供电电压(例如，VDDQ，如“w/o升压”所示)。在本公开的一些实施例中，高供电电压可以表示高逻辑电平(例如，“11”)输出信号OUT，并且低供电电压可以表示低逻辑电平(例如，“00”)输出信号OUT。

如图5C中所示(如“w/升压”所示)，升压电路346可以用于辅助驱动输出信号OUT。具体地，当信号驱动器300提供具有高逻辑电平的输出信号OUT时，升压电路346的上拉晶体管可以用于提供另外的驱动以将输出信号OUT完全驱动到高供电电压。如先前所描述的，升压电路346的上拉晶体管可以被有效BoostHi信号激活，所述有效BoostHi信号可以通过升压控制电路(例如，升压控制电路344)提供。当信号驱动器300正在驱动高逻辑电平输出信号OUT时，BoostHi信号可以是有效的。

在本公开的一些实施例中，升压电路346可以为仅对应于供电电压之一的数据提供另外的驱动。例如，在本公开的一些实施例中，升高对应于低供电电压的数据，但不升高对应于高供电电压的数据。升压电路346的上拉晶体管可以被禁用，用于提供用于激活升压电路346的信号的上拉晶体管的电路可以不包含在升压控制电路中，用于提供用于激活升压电路346的信号的上拉晶体管的电路可以不被使能，或可以使用其它方法为对应于高供电电压的数据不提供升压。在本公开的其它实施例中，升压电路346的下拉晶体管可以被禁用，使得升高对应于高供电电压的数据，但不升高对应于低供电电压的数据。升压电路346的下拉晶体管可以被禁用，用于提供信号以激活升压电路346的下拉晶体管的电路可以不包含在升压控制电路中，用于提供信号以激活升压电路346的下拉晶体管的电路可能不被使能，或可以使用其它方法为对应于低供电电压的数据不提供升压。在本公开的一些实施例中，升压电路346被激活以提供对应于高供电电压和低供电电压两者的数据的另外的驱动。在此类实施例中，升压控制电路410和升压控制电路420可以被包含在一起。

图2B是根据本公开的实施例的多电平通信架构的设备的框图。图2B的设备类似于图2A的设备，并且因此，在图2B中使用与图2A中相同的附图标记以标识与先前所描述的相同的组件。与图2A的设备相比，图2B的设备包含通过I/O总线耦合到接收器226的信号驱动器215。接收器226可以如先前参考图2A的设备所描述的。

信号驱动器215可以在图1的信号驱动器114和/或信号驱动器124中实施，并且接收器226可以在图1的接收器和解码器电路116和/或接收器和解码器电路126中实施。信号驱动器215可以包含接收位流IN<1>和IN<0>的输入电路243，并且向升压控制电路245和驱动器电路240提供输出信号。驱动器电路240可以如先前参考图2A的设备所描述的。升压控制电路245根据来自输入电路243的输出信号提供控制信号以控制升压电路247。可以将升压电路247控制为基于IN<0>和IN<1>位流的当前数据为驱动器电路240提供增加的下拉能力和/或增加的下拉能力。

在操作中，信号驱动器215可以接收IN<0>和IN<1>位流，并且在每个数据时段期间，驱动器电路240可以用将由接收器226用于提供RX<0>和RX<1>位流的电压驱动I/O总线的信号线。多电平信号可以用于表示IN<0>和IN<1>位流的数据，因此使用的信号线少于每位流一条信号线。尽管图2B展示了用于提供位流RX<0>和RX<1>的对位流IN<0>和IN<1>的操作，但是位流的数量在本公开的其它实施例中可以不同。例如，在本公开的一些实施例中，除了IN<0>和IN<1>位流之外，还可以向信号驱动器215提供第三位流IN<2>，并且可以通过表示数据的I/O总线从IN<0>、IN<1>和IN<2>位流提供多电平信号。此类实施例处于本公开的范围内。

图6是根据本公开的实施例的输入电路600的示意图。在本公开的一些实施例中，输入电路600可以包含在图2B的输入电路243中。输入电路600包含D触发器电路610和620以及D触发器电路640和660。D触发器电路610接收IN<1>位流，并且D触发器电路640接收IN<0>位流。由时钟信号CLK对D触发器电路610和D触发器电路640进行计时，并且由时钟信号CLKF对D触发器电路620和D触发器电路660进行计时，所述时钟信号CLKF是对CLK信号的补码。即，CLK信号的上升沿与CLKF信号的下降沿相对应，并且CLK信号的下降沿与CLKF信号的上升沿相对应。在本公开的一些实施例中，CLK信号可以是系统时钟信号或者从系统时钟信号导出的时钟信号。系统时钟信号可以是提供给较大系统的不同电路以便同步例如用于在不同电路之间提供数据的操作的时钟信号。当向D触发器电路提供有效复位信号RST时，D触发器电路610、620、640和660可以被复位以提供具有已知逻辑电平的输出。D触发器电路610、620、640和660可以例如，在半导体装置复位时，作为上电序列的一部分等而复位。

在操作中，D触发器电路610响应于CLK信号的上升沿而锁存IN<1>位流的当前逻辑电平，并且提供具有与锁存的逻辑电平相同的逻辑电平的输出信号D<1>。D触发器电路620响应于CLKF信号的上升沿而锁存D<1>信号的逻辑电平，并且提供具有与锁存的逻辑电平相同的逻辑电平的输出信号IND<1>。同样，D触发器电路640响应于CLK信号的上升沿而锁存IN<0>位流的当前逻辑电平，并且提供具有与锁存的逻辑电平相同的逻辑电平的输出信号D<0>。D触发器电路660响应于CLKF信号的上升沿而锁存D<0>信号的逻辑电平，并且提供具有与锁存的逻辑电平相同的逻辑电平的输出信号IND<0>。参考CLK信号，锁存IN<1>位流和IN<0>位流并响应于CLK信号的上升沿而提供D<1>信号和D<0>信号，并且锁存D<1>信号和D<0>信号并响应于CLK信号的下降沿(即，CLKF信号的上升沿)而提供IND<1>信号和IND<0>信号。因此，IND<1>和IND<0>信号具有延迟CLK信号的半个时钟周期的D<1>和D<0>信号的逻辑电平。

图7A是根据本公开的实施例的上拉逻辑电路700的示意图。在本公开的一些实施例中，上拉逻辑电路700可以包含在图2B的升压控制电路245中。上拉逻辑电路700包含例如从输入电路600接收D<1>和D<0>信号的NAND逻辑电路710，并且提供由对D<1>和D<0>信号的NAND逻辑运算产生的输出信号IN_11F。上拉逻辑电路700进一步包含NAND逻辑电路720，所述NAND逻辑电路例如从输入电路600接收IND<1>和IND<0>信号。NAND逻辑电路720向反相器电路730提供由对IND<1>和IND<0>信号的NAND逻辑运算产生的输出信号IND_11F。反相器电路730提供作为IND_11F信号的补码的输出信号IND_11。NOR逻辑电路从NAND逻辑电路710接收IN_11F信号并从反相器电路730接收IND_11信号，并且提供由NOR逻辑运算产生的输出信号PREPU。

在操作中，当IN<1>和IN<0>位流的数据从先前的值改变为当前数据“11”时，逻辑电路700提供有效PREPU信号(例如，有效高逻辑电平)。即，在IN<1>和IN<0>位流表示的先前数据为“00”、“01”或“10”并且所述数据改变为当前数据“11”的情况下，逻辑电路700提供有效PREPU信号。逻辑电路700为从先前数据到IN<1>和IN<0>位流表示的当前数据的其它变化提供无效PREPU信号。即，逻辑电路700为从先前数据改变为当前数据“00”、“01”或“10”的IN<1>和IN<0>位流提供无效PREPU信号。逻辑电路700提供的有效PREPU信号可以用于激活升压电路，例如信号驱动器300的升压电路346，以提供另外的驱动辅助将共同节点驱动到高供电电压，从而提供具有高供电电压的电压的OUT信号。如下文将更加详细地描述的，在OUT信号的数据时段的一部分内，PREPU信号是有效的。例如，在本公开的一些实施例中，PREPU信号被限制为是有效的以辅助将共同节点驱动到高供电电压。

当D<1>和D<0>两者均处于高逻辑电平(即，由表示当前数据“11”的IN<1>和IN<0>位流产生)时，NAND逻辑电路710提供低逻辑电平IN_11F信号。当IND<1>和IND<0>两者均处于高逻辑电平(即，由D<1>和D<0>两者均处于高逻辑电平产生)时，耦合到NAND逻辑电路720以接收IND_11F信号的反相器电路730提供低逻辑电平IND_11。回顾一下，使IND<1>和IND<0>相对于D<1>和D<0>延迟例如CLK信号的半个时钟周期。当IN_11F信号和IND_11信号具有低逻辑电平时，NOR逻辑门提供有效PREPU信号(例如，有效高逻辑电平)。因此，PREPU信号在D<1>和D<0>两者均处于高逻辑电平时有效并且持续CLK信号的上升沿之后的CLK信号的半个时钟周期。因为IND<1>和IND<0>相对于D<1>和D<0>的半个时钟周期延迟将导致在IND_11信号处于低逻辑电平的同时，IN_11F信号处于低逻辑电平(由D<1>和D<0>两者均处于高逻辑电平而产生)，所以PREPU信号在CLK信号的半个时钟周期内有效，但持续在IND<1>和IND<0>两者也成为高逻辑电平(由D<1>和D<0>两者均处于高逻辑电平产生)之前CLK信号的半个时钟周期。因此，在CLK信号的半个时钟周期内，PREPU信号是有效的。

图7B是根据本公开的实施例的下拉逻辑电路750的示意图。在本公开的一些实施例中，下拉逻辑电路750可以包含在图2B的升压控制电路245中。下拉逻辑电路750包含例如从输入电路600接收D<1>和D<0>信号的NOR逻辑电路760，并且提供由对D<1>和D<0>信号的NOR逻辑运算产生的输出信号IN_00。向反相器电路780提供IN_00信号。反相器电路780提供作为IN_00信号的补码的输出信号IN_00F。下拉逻辑电路750进一步包含例如从输入电路600接收IND<1>和IND<0>信号的NOR逻辑电路770，并且提供由对NOR<1>和IND<0>信号的NOR逻辑运算产生的输出信号IND_00。NOR逻辑电路从反相器电路780接收IN_00F信号并从NOR逻辑电路770接收IND_00信号，并且提供由NOR逻辑运算产生的输出信号PREPD。

在操作中，当IN<1>和IN<0>位流的数据从先前的值改变为当前数据“00”时，逻辑电路750提供有效PREPD信号(例如，有效高逻辑电平)。即，在IN<1>和IN<0>位流表示的先前数据为“01”、“10”或“11”并且所述数据改变为当前数据“00”的情况下，逻辑电路750提供有效PREPD信号。逻辑电路750为从先前数据到IN<1>和IN<0>位流表示的当前数据的其它变化提供无效PREPD信号。即，逻辑电路750为从先前数据改变为当前数据“01”、“10”或“11”的IN<1>和IN<0>位流提供无效PREPD信号。逻辑电路750提供的有效PREPD信号可以用于激活升压电路，例如信号驱动器300的升压电路346，以提供另外的驱动辅助将共同节点驱动到低供电电压，从而提供具有低供电电压的电压的OUT信号。如下文将更加详细地描述的，在OUT信号的数据时段的一部分内，PREPD信号是有效的。例如，在本公开的一些实施例中，PREPD信号被限制为是有效的以辅助将共同节点驱动到低供电电压。

当D<1>和D<0>两者均处于低逻辑电平时，耦合到NOR逻辑电路760的反相器电路780提供低逻辑电平IN_00F信号(即，由表示当前数据“00”的IN<1>和IN<0>位流产生)。当IND<1>和IND<0>两者均处于低逻辑电平(即，由D<1>和D<0>两者均处于低逻辑电平产生)时，NOR逻辑电路770提供高逻辑电平IND_00信号。回顾一下，使IND<1>和IND<0>相对于D<1>和D<0>延迟例如CLK信号的半个时钟周期。当IN_00F信号和IND_00信号具有低逻辑电平时，NOR逻辑门790提供有效PREPD信号(例如，有效高逻辑电平)。因此，当D<1>和D<0>两者均处于低逻辑电平时且在CLK信号的上升沿之后的CLK信号的半个时钟周期内，PREPD信号是有效的。因为IND<1>和IND<0>相对于D<1>和D<0>的半个时钟周期延迟将导致在IN_00F信号处于低逻辑电平(D<1>和D<0>两者均处于低逻辑电平)的同时，IND_00信号处于低逻辑电平，所以PREPD信号在CLK信号的半个时钟周期内有效，但持续在IND<1>和IND<0>两者均变为低逻辑电平(由D<1>和D<0>两者均处于低逻辑电平产生)并且NOR逻辑电路770提供高逻辑电平IND_00之前CLK信号的半个时钟周期。因此，在CLK信号的半个时钟周期内，PREPD信号是有效的。

在本公开的一些实施例中，信号驱动器300的升压电路346被激活以提供对应于高供电电压和低供电电压两者的数据的另外的驱动。在此类实施例中，升压控制电路700和升压控制电路750可以一起用于控制升压电路346。

图8是示出了根据本公开的实施例的在信号驱动器300对输入电路600和上拉逻辑电路700及下拉逻辑电路750的操作期间的各种信号的定时图。在本实例中，向第一驱动器部分320提供IND<1>信号而不是IN<1>位流，并且向第二驱动器部分330提供IND<0>信号而不是IN<0>位流。向升压电路346提供PREPU和PREPD信号而不是BoostHi和BoostLo信号。在图8的实例中，输出被终接到高供电电压，从而导致1.2V表示的“11”数据、1.0V表示的“10”数据、0.8V表示的“01”数据以及0.6V表示的“00”数据。本公开的其它实施例可以使用其它电压电平以表示数据值。

在时间T0处，输入电路600的D触发器610和640由CLK信号的上升沿(在图8中示出为对应于CLKF信号的下降沿)进行计时，并且IN<1>和IN<0>位流的数据被锁存以提供D<1>和D<0>信号。在本实例中，时间T0处的数据为“10”。在时间T0之后不久，D触发器610提供高逻辑电平D<1>信号，并且D触发器640提供低逻辑电平D<0>信号(图8中未示出)。在时间T1处，输入电路600的D触发器620和D触发器660由CLKF信号的上升沿(对应于CLK信号的下降沿)进行计时。在时间T1之后不久，D<1>信号的高逻辑电平被D触发器620锁存以提供高逻辑电平IND<1>信号，并且D<0>信号的低逻辑电平被D触发器660锁存以提供低逻辑电平IND<0>信号(图8中未示出)。向驱动器电路300提供IND<1>和IND<0>信号，以使第一驱动器部分320的上拉晶体管被激活并使第二驱动器部分330的下拉晶体管被激活，其导致在时间TA处提供具有中-高压(对应于输出数据“10”)的OUT信号。升压电路346的上拉晶体管和下拉晶体管均未被当前数据“10”激活。

在时间T2处，输入电路600的D触发器610和640由CLK信号的上升沿进行计时，并且IN<1>和IN<0>位流的数据被锁存以提供D<1>和D<0>信号。时间T2处的数据是“11”。在时间T2之后不久，D触发器610保持高逻辑电平D<1>信号，并且D触发器640提供高逻辑电平D<0>信号(图8中未示出)。由于D<1>和D<0>信号的高逻辑电平，因此上拉逻辑电路700的NAND逻辑电路710提供低逻辑电平IN_11F信号。在反相器电路730提供的IND_11信号相比于先前数据“10”仍处于低逻辑电平的情况下，XOR逻辑电路740在时间TB处提供有效PREPU信号。有效PREPU信号激活升压电路346的上拉晶体管，以在提供OUT信号时提供另外的驱动上拉共同节点。

在时间T3处，输入电路600的D触发器620和660由CLKF信号的上升沿进行计时。在时间T3之后不久，D<1>信号的高逻辑电平被D触发器620锁存以保持高逻辑电平IND<1>信号，并且D<0>信号的高逻辑电平被D触发器660锁存以提供高逻辑电平IND<0>信号(图8中未示出)。向信号驱动器300提供IND<1>和IND<0>信号，以使第一驱动器部分320的上拉晶体管被激活并使第二驱动器部分330的上拉晶体管被激活，以及向共同节点提供另外的驱动的升压电路346的上拉晶体管也被激活。因此，在时间TC处提供了具有高供电电压的电压(对应于输出数据“11”)的OUT信号。

在IND<1>和IND<0>信号通过NAND逻辑电路720和上拉逻辑电路700的反相器电路730传播之后，IND_11信号切换到高逻辑电平，这使得XOR逻辑电路740提供无效PREPU信号。PREPU信号改变为无效会去激活升压电路346的上拉晶体管。因此，当IN<1>和IN<0>位流表示的当前数据为“11”时，升压电路346提供另外的驱动以在OUT信号的数据时段的一部分内(例如，在OUT信号向高供电电压转变期间)将共同节点上拉到高供电电压。在从一个电压电平转变为另一个电压电平期间，OUT信号的电压发生改变。

在时间T4处，输入电路600的D触发器610和640由CLK信号的上升沿进行计时，并且IN<1>和IN<0>位流的数据被锁存以提供D<1>和D<0>信号。时间T4处的数据为“00”。在时间T4之后不久，D触发器610提供低逻辑电平D<1>信号并且D触发器640提供低逻辑电平D<0>信号(图8中未示出)。当NOR逻辑电路760接收低逻辑电平D<1>和D<0>信号时，下拉逻辑电路750的反相器电路780提供低逻辑电平IN_00F信号。此时，NAND逻辑电路770提供的IND_00信号相对于先前数据“11”仍处于低逻辑电平，这导致NOR逻辑电路790在时间TD处提供有效PREPD信号。有效PREPD信号激活升压电路346的下拉晶体管，以在提供OUT信号时提供另外的驱动下拉共同节点。

在时间T5处，输入电路600的D触发器620和660由CLKF信号的上升沿进行计时。在时间T5之后不久，D<1>信号的低逻辑电平被D触发器620锁存以提供低逻辑电平IND<1>信号，并且D<0>信号的低逻辑电平被D触发器660锁存以提供低逻辑电平IND<0>信号(图8中未示出)。向信号驱动器300提供IND<1>和IND<0>信号，以使第一驱动器部分320的下拉晶体管被激活并使第二驱动器部分330的下拉晶体管被激活，以及向共同节点提供另外的驱动的升压电路346的下拉晶体管也被激活。因此，在时间TE处提供了具有低供电电压的电压(对应于输出数据“00”)的OUT信号。

在IND<1>和IND<0>信号通过下拉逻辑电路750的NOR逻辑电路770传播之后，IND_00信号切换到高逻辑电平，这使得XOR逻辑电路790提供无效PREPD信号。PREPD信号改变为无效会去激活升压电路346的下拉晶体管。因此，当IN<1>和IN<0>位流表示的当前数据为“00”时，升压电路346提供另外的驱动以在OUT信号的数据时段的一部分内(例如，在OUT信号向低供电电压转变期间)将共同节点下拉到低供电电压。如先前所描述的，在从一个电压电平转变为另一个电压电平期间，OUT信号的电压发生改变。

在时间T6处，输入电路600的D触发器610和640由CLK信号的上升沿进行计时，并且IN<1>和IN<0>位流的数据被锁存以提供D<1>和D<0>信号。时间T6处的数据是“11”。在时间T6之后不久，D触发器610提供高逻辑电平D<1>信号，并且D触发器640提供高逻辑电平D<0>信号(图8中未示出)。上拉逻辑电路700通过在时间TF处提供有效PREPU信号响应以激活升压电路346的上拉晶体管，从而提供另外的驱动在提供OUT信号时上拉共同节点。

在时间T7处，输入电路600的D触发器620和660由CLKF信号的上升沿进行计时。在时间T7之后不久，D<1>信号的高逻辑电平被D触发器620锁存以提供高逻辑电平IND<1>信号，并且D<0>信号的高逻辑电平被D触发器660锁存以提供高逻辑电平IND<0>信号(图8中未示出)。信号驱动器电路300的第一驱动器部分320和第二驱动器部分330的上拉晶体管均被激活，以及升压电路346的上拉晶体管也被激活，以在时间TG处将共同节点驱动到高供电电压的电压并提供具有高供电电压的电压(对应于输出数据“11”)的OUT信号。在IND<1>和IND<0>信号通过NAND逻辑电路720和上拉逻辑电路700的反相器电路730传播之后，IND_11信号切换到高逻辑电平，并且XOR逻辑电路740提供无效PREPU信号。无效PREPU信号去激活升压电路346的上拉晶体管。

在时间T8处，输入电路600的D触发器610和640由CLK信号的上升沿进行计时，并且IN<1>和IN<0>位流的数据被锁存以提供D<1>和D<0>信号。时间T0处的数据是“01”。在时间T8之后不久，D触发器610提供低逻辑电平D<1>信号，并且D触发器640提供高逻辑电平D<0>信号(图8中未示出)。在时间T9处，输入电路600的D触发器620和660由CLKF信号的上升沿进行计时。在时间T9之后不久，D<1>信号的低逻辑电平被D触发器620锁存以提供低逻辑电平IND<1>信号，并且D<0>信号的高逻辑电平被D触发器660锁存以提供高逻辑电平IND<0>信号(图8中未示出)。向信号驱动器300提供IND<1>和IND<0>信号，以使第一驱动器部分320的下拉晶体管被激活并使第二驱动器部分330的上拉晶体管被激活，其导致在时间TH处提供具有中间低压(对应于输出数据“01”)的OUT信号。升压电路346的上拉晶体管和下拉晶体管均未被当前数据“01”激活。

图9A是根据本公开的实施例的上拉逻辑电路900的示意图。在本公开的一些实施例中，上拉逻辑电路900可以包含在图2B的升压控制电路245中。上拉逻辑电路900包含接收D<1>和INDF<1>信号的NAND逻辑电路910。输入电路600可以提供D<1>信号，并且输入电路600可以进一步提供IND<1>信号。INDF<1>信号是IND<1>信号的补码，并且可以由从输入电路600接收IND<1>信号并提供信号INDF<1>的反相器电路(未示出)提供。NAND逻辑电路910提供由对D<1>和INDF<1>信号的NAND逻辑运算产生的输出信号ndpu0。上拉逻辑电路900进一步包含NAND逻辑电路920和930。NAND逻辑电路920接收D<0>、INDF<1>、INDF<0>信号。输入电路600可以提供D<0>信号，并且输入电路600可以进一步提供IND<0>信号。INDF<0>信号是IND<0>信号的补码，并且可以由从输入电路600接收IND<0>信号并提供信号INDF<0>的反相器电路(未示出)提供。NAND逻辑电路920提供由对D<0>、INDF<1>和INDF<0>信号的NAND逻辑运算产生的输出信号ndpu1。NAND逻辑电路930接收D<1>、D<0>和INDF<0>信号。NAND逻辑电路930提供由对D<1>、D<0>和INDF<0>信号的NAND逻辑运算产生的输出信号ndpu2。NAND逻辑电路940从NAND逻辑电路910、920和930接收ndpu0、ndpu1和ndpu2信号，并且提供由NAND逻辑运算产生的输出信号PREPU。PREPU信号可以用于控制升压电路346的上拉晶体管。

在操作中，当IN<1>和IN<0>位流的数据从先前数据改变为比所述先前数据较高电压表示的当前数据时，上拉逻辑电路900提供有效PREPU信号(例如，有效高逻辑电平)。即，在IN<1>和IN<0>位流表示的先前数据为“00”的情况下，上拉逻辑电路900为当前数据“01”、“10”和“11”提供有效PREPU信号；在IN<1>和IN<0>位流表示的先前数据是“01”的情况下，上拉逻辑电路900为当前数据“10”和“11”提供有效PREPU信号；以及在IN<1>和IN<0>位流表示的先前数据是“10”的情况下，上拉逻辑电路900为当前数据“11”提供有效PREPU信号。逻辑电路900提供的有效PREPU信号可以用于激活升压电路，例如信号驱动器300的升压电路346，以提供另外的驱动辅助将共同节点驱动到较高电压从而提供OUT信号。如下文将更加详细地描述的，在OUT信号的数据时段的一部分内，PREPU信号是有效的。例如，在本公开的一些实施例中，当改变到比先前数据较高电压表示的当前数据时，PREPU信号被限制为是有效的以在转变到较高电压期间辅助驱动共同节点。即，在从一个电压电平转变为另一个电压电平期间，OUT信号的电压发生改变。

图9B是根据本公开的实施例的下拉逻辑电路950的示意图。在本公开的一些实施例中，下拉逻辑电路950可以包含在图2B的升压控制电路245中。下拉逻辑电路950包含接收IND<1>信号和DDF<1>信号的NAND逻辑电路960。输入电路600可以提供IND<1>信号，并且输入电路600可以进一步提供D<1>信号。DDF<1>信号是D<1>信号的补码，并且可以由从输入电路600接收D<1>信号并提供DDF<1>信号的反相器电路(未示出)提供。NAND逻辑电路960提供由对DDF<1>和IND<1>信号的NAND逻辑运算产生的输出信号ndpd0。下拉逻辑电路950进一步包含NAND逻辑电路970和980。NAND逻辑电路970接收IND<0>、DDF<1>、DDF<0>信号。输入电路600可以提供IND<0>信号，并且输入电路600可以进一步提供D<0>信号。DDF<0>信号是D<0>信号的补码，并且可以由从输入电路600接收D<0>信号并提供DDF<0>信号的反相器电路(未示出)提供。NAND逻辑电路970提供由对IND<0>、DDF<1>和DDF<0>信号的NAND逻辑运算产生的输出信号ndpd1。NAND逻辑电路980接收IND<1>、IND<0>和DDF<0>信号。NAND逻辑电路980提供由对IND<1>、IND<0>和DDF<0>信号的NAND逻辑运算产生的输出信号ndpd2。NAND逻辑电路990从NAND逻辑电路960、970和980接收ndpd0、ndpd1和ndpd2信号，并且提供由NAND逻辑运算产生的输出信号PREPD。PREPD信号可以用于控制升压电路346的下拉晶体管。

在操作中，当IN<1>和IN<0>位流的数据从先前数据改变为比先前数据较低电压表示的当前数据时，下拉逻辑电路950提供有效PREPD信号(例如，有效高逻辑电平)。即，在IN<1>和IN<0>位流表示的先前数据为“11”的情况下，下拉逻辑电路950为当前数据“00”、“01”和“10”提供有效PREPD信号；在IN<1>和IN<0>位流表示的先前数据为“10”的情况下，下拉逻辑电路950为当前数据“01”和“00”提供有效PREPD信号；以及在IN<1>和IN<0>位流表示的先前数据为“01”的情况下，上拉逻辑电路950为当前数据“00”提供有效PREPD信号。逻辑电路950提供的有效PREPD信号可以用于激活升压电路，例如信号驱动器300的升压电路346，以提供另外的驱动辅助将共同节点驱动到较低电压从而提供OUT信号。如下文将更加详细地描述的，在OUT信号的数据时段的一部分内，PREPD信号是有效的。例如，在本公开的一些实施例中，当改变到比先前数据较低电压表示的当前数据时，PREPD信号被限制为是有效的以在转变到较低电压期间辅助驱动共同节点。即，在从一个电压电平转变为另一个电压电平期间，OUT信号的电压发生改变。

图10是示出了根据本公开的实施例的在具有输入电路600和上拉逻辑电路900及下拉逻辑电路950的信号驱动器300的操作期间的各种信号的定时图。在本实例中，向第一驱动器部分320提供IND<1>信号而不是IN<1>位流，并且向第二驱动器部分330提供IND<0>信号而不是IN<0>位流。向升压电路346提供PREPU和PREPD信号而不是BoostHi和BoostLo信号。在图10的实例中，输出被终接到高供电电压，从而导致1.2V表示的“11”数据、1.0V表示的“10”数据、0.8V表示的“01”数据以及0.6V表示的“00”数据。本公开的其它实施例可以使用其它电压电平以表示数据值。

在时间T0处，输入电路600的D触发器610和640由CLK信号的上升沿(在图10中示出为对应于CLKF信号的下降沿)进行计时，并且IN<1>和IN<0>位流的数据被锁存以提供D<1>和D<0>信号。在本实例中，时间T0之前的先前数据为“01”，并且在时间T0处当前数据为“10”。在时间T0之后不久，锁存当前数据“10”导致D触发器610提供高逻辑电平D<1>信号，并且D触发器640提供低逻辑电平D<0>信号(图10中未示出)。参考上拉逻辑电路900，由于输入电路的D触发器620和D触发器660尚未由CLKF信号的上升沿进行计时，因此基于先前数据，INDF<1>信号处于高逻辑电平并且INDF<0>信号处于低逻辑电平。因此，NAND逻辑电路940在时间TA处提供有效PREPU信号。有效PREPU信号激活升压电路346的上拉晶体管，以在提供OUT信号时提供另外的驱动上拉共同节点。如先前所描述的，当IN<1>和IN<0>位流的数据从先前数据改变为比先前数据较高电压表示的当前数据时，升压电路346被激活以辅助将共同节点驱动到较高电压，如在先前数据为“01”并且当前数据为“10”的本实例中。

在时间T1处，输入电路600的D触发器620和D触发器660由CLKF信号的上升沿(对应于CLK信号的下降沿)进行计时。在时间T1之后不久，D<1>信号的高逻辑电平被D触发器620锁存以提供高逻辑电平IND<1>信号(还导致低逻辑电平INDF<1>信号)，并且D<0>信号的低逻辑电平被D触发器660锁存以提供低逻辑电平IND<0>信号(图10中未示出，还导致高逻辑电平INDF<0>信号)。向信号驱动器300提供IND<1>和IND<0>信号，以使第一驱动器部分320的上拉晶体管被激活并使第二驱动器部分330的下拉晶体管被激活，以及向共同节点提供另外的驱动的升压电路346的上拉晶体管也被激活。因此，在时间TB处提供了具有中间高电压(对应于“10”的输出数据)的OUT信号。在INDF<1>和INDF<0>信号通过上拉逻辑电路900的NAND逻辑电路910、920、930和940传播之后，PREPU信号改变为无效。PREPU信号改变为无效会去激活升压电路346的上拉晶体管。因此，当比先前数据较高电压表示当前数据时，升压电路346提供另外的驱动以在OUT信号的数据时段的一部分内(例如，在OUT信号向较高电压转变期间)上拉共同节点。在从一个电压电平转变为另一个电压电平期间，OUT信号的电压发生改变。

在时间T2处，输入电路600的D触发器610和640由CLK信号的上升沿进行计时，并且IN<1>和IN<0>位流的数据被锁存以提供D<1>和D<0>信号。在本实例中，时间T2之前的先前数据是“10”，并且在时间T2处当前数据是“11”。在时间T2之后不久，锁存当前数据“11”导致D触发器610提供高逻辑电平D<1>信号，并且D触发器640提供高逻辑电平D<0>信号(图10中未示出)。由于输入电路的D触发器620和660尚未由CLKF信号的上升沿进行计时，因此基于先前数据，INDF<1>处于低逻辑电平并且INDF<0>信号处于高逻辑电平。因此，NAND逻辑电路940在时间TC处提供有效PREPU信号以激活升压电路346的上拉晶体管，并且在提供OUT信号时提供另外的驱动上拉共同节点。经过激活的升压电路346辅助将共同节点从先前数据“10”的电压驱动到当前数据“11”的较高电压。

在时间T3处，输入电路600的D触发器620和660由CLKF信号的上升沿进行计时。在时间T3之后不久，D<1>信号的高逻辑电平被D触发器620锁存以提供高逻辑电平IND<1>信号(还导致低逻辑电平INDF<1>信号)，并且D<0>信号的高逻辑电平被D触发器660锁存以提供高逻辑电平IND<0>信号(图10中未示出，还导致低逻辑电平INDF<0>信号)。向信号驱动器300提供IND<1>和IND<0>信号，以使第一驱动器部分320和第二驱动器部分330的上拉晶体管均被激活，以及向共同节点提供另外的驱动的升压电路346的上拉晶体管也被激活。因此，在时间TD处提供了具有高供电电压(对应于“11”的输出数据)的OUT信号。在INDF<1>和INDF<0>信号通过上拉逻辑电路900的NAND逻辑电路910、920、930和940传播之后，在提供另外的驱动以在OUT信号转变为较高电压期间上拉共同节点之后，PREPU信号改变为无效以去激活升压电路346的上拉晶体管。在从一个电压电平转变为另一个电压电平期间，OUT信号的电压发生改变。

在时间T4处，输入电路600的D触发器610和640由CLK信号的上升沿进行计时，并且IN<1>和IN<0>位流的数据被锁存以提供D<1>和D<0>信号。在本实例中，时间T4之前先前数据为“11”，并且在时间T4处当前数据为“00”。在时间T4之后不久，锁存当前数据“00”导致D触发器610提供低逻辑电平D<1>信号，并且D触发器640提供低逻辑电平D<0>信号(图10中未示出)。由于DDF<1>和DDF<0>信号的互补性质，因此DDF<1>信号是高逻辑电平并且DDF<0>信号是高逻辑电平。参考下拉逻辑电路950，由于输入电路的D触发器620和660尚未由CLKF信号的上升沿进行计时，因此基于先前数据，IND<1>信号处于高逻辑电平并且IND<0>信号处于高逻辑电平。因此，NAND逻辑电路990在时间TE处提供有效PREPD信号以激活升压电路346的下拉晶体管，并且在提供OUT信号时提供另外的驱动下拉共同节点。经过激活的升压电路346辅助将共同节点从先前数据“11”的电压驱动到当前数据“00”的较低电压。

在时间T5处，输入电路600的D触发器620和660由CLKF信号的上升沿进行计时。在时间T5之后不久，D<1>信号的低逻辑电平被D触发器620锁存以提供低逻辑电平IND<1>信号，并且D<0>信号的低逻辑电平被D触发器660锁存以提供低逻辑电平IND<0>信号(图10中未示出)。向信号驱动器300提供IND<1>和IND<0>信号，以使第一驱动器部分320和第二驱动器部分330的下拉晶体管均被激活，以及向共同节点提供另外的驱动的升压电路346的下拉晶体管也被激活。因此，在时间TF处提供了具有低供电电压的电压(对应于输出数据“00”)的OUT信号。在IND<1>和IND<0>信号通过下拉逻辑电路950的NAND逻辑电路960、970、980和990传播之后，PREPD信号改变为无效。PREPD信号改变为无效会去激活升压电路346的下拉晶体管。因此，当比先前数据较低电压表示当前数据时，升压电路346提供另外的驱动以在OUT信号的数据时段的一部分内(例如，在OUT信号向较低电压转变期间)下拉共同节点。在从一个电压电平转变为另一个电压电平期间，OUT信号的电压发生改变。

在时间T6处，输入电路600的D触发器610和640由CLK信号的上升沿进行计时，并且IN<1>和IN<0>位流的数据被锁存以提供D<1>和D<0>信号。在本实例中，时间T6之前先前数据为“11”，并且时间T6处当前数据为“10”。在时间T6之后不久，锁存当前数据“10”导致后D触发器610提供高逻辑电平D<1>信号，并且D触发器640提供低逻辑电平D<0>信号(图10中未示出)。另外，DDF<1>信号是低逻辑电平并且DDF<0>信号是高逻辑电平。由于输入电路的D触发器620和660尚未由CLKF信号的上升沿进行计时，因此基于先前数据，IND<1>信号处于高逻辑电平并且IND<0>信号处于高逻辑电平。因此，NAND逻辑电路990在时间TG处提供有效PREPD信号以激活升压电路346的下拉晶体管，并且在提供OUT信号时提供另外的驱动下拉共同节点。经过激活的升压电路346辅助将共同节点从先前数据“11”的电压驱动到当前数据“10”的较低电压。

在时间T7处，输入电路600的D触发器620和660由CLKF信号的上升沿进行计时。在时间T7之后不久，D<1>信号的高逻辑电平被D触发器620锁存以提供高逻辑电平IND<1>信号，并且D<0>信号的低逻辑电平被D触发器660锁存以提供低逻辑电平IND<0>信号(图10中未示出)。向信号驱动器300提供IND<1>和IND<0>信号，以使第一驱动器部分320的上拉晶体管被激活并使第二驱动器部分330的下拉晶体管被激活，以及向共同节点提供另外的驱动的升压电路346的下拉晶体管也被激活。因此，在时间TH处提供了具有中间高电压(对应于“10”的输出数据)的OUT信号。在IND<1>和IND<0>信号通过下拉逻辑电路950的NAND逻辑电路960、970、980和990传播之后，PREPD信号改变为无效。PREPD信号改变为无效会去激活升压电路346的下拉晶体管。因此，当比先前数据较低电压表示当前数据时，升压电路346提供另外的驱动以在OUT信号的数据时段的一部分内(例如，在OUT信号向较低电压转变期间)下拉共同节点。在从一个电压电平转变为另一个电压电平期间，OUT信号的电压发生改变。

在时间T8处，输入电路600的D触发器610和640由CLK信号的上升沿进行计时，并且IN<1>和IN<0>位流的数据被锁存以提供D<1>和D<0>信号。在本实例中，在时间T8之前先前数据为“10”，并且在时间T8处当前数据为“00”。在时间T8之后不久，锁存当前数据“00”导致D触发器610提供低逻辑电平D<1>信号，并且D触发器640提供低逻辑电平D<0>信号(图10中未示出)。另外，DDF<1>信号是高逻辑电平并且DDF<0>信号是高逻辑电平。由于输入电路的D触发器620和660尚未由CLKF信号的上升沿进行计时，因此基于先前数据，IND<1>处于高逻辑电平并且IND<0>信号处于低逻辑电平。因此，NAND逻辑电路990在时间TI处提供有效PREPD信号以激活升压电路346的下拉晶体管，并且在提供OUT信号时提供另外的驱动下拉共同节点。经过激活的升压电路346辅助将共同节点从先前数据“10”的电压驱动到当前数据“00”的较低电压。

在时间T9处，输入电路600的D触发器620和660由CLKF信号的上升沿进行计时。在时间T9之后不久，D<1>信号的低逻辑电平被D触发器620锁存以提供低逻辑电平IND<1>信号，并且D<0>信号的低电平被D触发器660锁存以提供低逻辑电平IND<0>信号(图10中未示出)。向信号驱动器300提供IND<1>和IND<0>信号，以使第一驱动器部分320和第二驱动器部分330的下拉晶体管均被激活，以及向共同节点提供另外的驱动的升压电路346的下拉晶体管也被激活。因此，在时间TJ处提供了具有低供电电压的电压(对应于输出数据“00”)的OUT信号。在IND<1>和IND<0>信号通过下拉逻辑电路950的NAND逻辑电路960、970、980和990传播之后，PREPD信号改变为无效。PREPD信号改变为无效会去激活升压电路346的下拉晶体管。因此，当比先前数据较低电压表示当前数据时，升压电路346提供另外的驱动以在OUT信号的数据时段的一部分内(例如，在OUT信号向较低电压转变期间)下拉共同节点。在从一个电压电平转变为另一个电压电平期间，OUT信号的电压发生改变。

在本公开的一些实施例中，PAM8用于将三个位流(例如，IN<2>、IN<1>和IN<0>位流)转换成具有八个不同电压电平之一的OUT输出信号。

图11是根据本公开的实施例的信号驱动器1100的示意图。信号驱动器1100可以用于实施PAM8编码的多电平信号架构。在本公开的实施例中，驱动器电路1100可以包含在图2B的驱动器电路215中。信号驱动器1100包含驱动器电路，所述驱动器电路包含与作为输出的共同节点耦合的四个线驱动器。信号线驱动器中的每个信号线驱动器耦合到高供电电压(例如，VDDQ)和低供电电压(例如，VSSQ)。信号驱动器1100可以是DRAM中的驱动器，如双倍数据速率(DDR)DRAM驱动器。在本公开的一些实施例中，信号线驱动器中的每个信号线驱动器的阻抗为240欧姆。

驱动器电路1100可以包含第一驱动器部分1120、第二驱动器部分1130和第三驱动器部分1140，这些驱动器部分被配置成将输出信号OUT驱动至第一驱动器部分1120、第二驱动器部分1130和第三驱动器部分1140被耦合的共同节点。可以将信号线耦合到共同节点。输出信号OUT可以由第一驱动器部分1120、第二驱动器部分1130和第三驱动器部分1140基于IN<2>、IN<1>和IN<0>位流驱动。如下文将更详细描述的，可以向驱动器电路1100的信号线驱动器提供分别基于IN<2>、IN<1>和IN<0>位流的信号DD<2>、DD<1>和DD<0>。所述输出信号OUT可以是表示IN<2>、IN<1>和IN<0>位流的驱动I/O总线的数据的多电平信号。在本公开的一些实施例中，“1”数据由电压为1.2V的IN<2>信号、IN<1>信号或IN<0>信号表示，并且数据“0”由电压为0V的IN<2>信号、IN<1>信号或IN<0>信号表示。然而，在本公开的其它实施例中，可以使用其它电压电平表示数据“1”和“0”。

第一驱动器部分1120可以包含耦合到共同节点的四个信号线驱动器，每个信号线驱动器响应于DD<2>信号而被控制。每个信号线驱动器可以包含上拉(例如，p型)晶体管和下拉(例如，n型)晶体管。第二驱动器部分1130可以包含耦合到共同节点的两个信号线驱动器，每个信号线驱动器响应于DD<1>信号而被控制，并且每个信号线驱动器可以包含上拉(例如，p型)晶体管和下拉(例如，n型)晶体管。第三驱动器部分1130可以包含耦合到共同节点并且响应于DD<0>信号而被控制的一个信号线驱动器。第三驱动器部分1130的信号线驱动器可以包含上拉(例如，p型)晶体管和下拉(例如，n型)晶体管。在每个信号线驱动器的阻抗为240欧姆的本公开的实施例中，第一驱动器部分1120的有效阻抗为60欧姆，第二驱动器部分1130的有效阻抗为120欧姆，并且第三驱动器部分1140的有效阻抗为240欧姆。

信号驱动器1100进一步包含从升压控制电路1144接收控制信号PREPU和PREPD的升压电路346。升压控制电路1144包含逻辑电路，并且基于IN<2>、IN<1>和IN<0>位流向信号驱动器1100提供控制信号PREPU和PREPD。升压电路1146耦合到共同节点，并且包含分别由PREPU和PREPD信号控制的上拉(例如，p型)晶体管和下拉(例如，n型)晶体管。在图11的实施例中，PREPU信号在处于高逻辑电平时有效以激活上拉晶体管，并且PREPD信号在处于高逻辑电平时有效以激活下拉晶体管。当被来自升压控制电路1144的有效PREPU信号激活时，上拉晶体管提供另外的驱动以上拉信号线的电平。类似地，当被来自升压控制电路x1144的有效PREPD信号激活时，下拉晶体管提供另外的驱动以下拉信号线的电平。在本公开的一些实施例中，具有高逻辑电平的PREPU信号或PREPD信号由1.2V的信号表示，而具有低逻辑电平的PREPU信号或PREPD信号由0V的信号表示。然而，在本公开的其它实施例中，可以使用其它电压电平表示“1”和“0”数据。

如下文将更加详细地描述的，当IN<2>、IN<1>和IN<0>位流表示对应于高供电电压的电压电平的数据(例如，表示数据“111”)时，可以激活升压电路346的上拉晶体管，而当IN<2>、IN<1>和IN<0>位流表示对应于低供电电压的电压电平的数据(例如，表示数据“000”)时，可以激活下拉晶体管。尽管图11将升压电路1146示出为包含一个上拉晶体管和一个下拉晶体管，但是在本公开的其它实施例中，升压电路1146可以包含更大数量的上拉晶体管和/或下拉晶体管。因此，图11的实施例不旨在将升压电路或更一般地驱动器电路限制为具有图11所示的具体配置的本公开实施例。

在操作中，信号驱动器1100可以响应于IN<2>、IN<1>和IN<0>位流而驱动OUT信号。向驱动器部分1120、1130和1140的信号线驱动器提供基于IN<2>、IN<1>和IN<0>位流的DD<2>、DD<1>、DD<0>信号，以提供具有用于多电平信号的适当电压的输出信号OUT，例如，使用PAM将多个位流转换成多电平信号。

在本公开的一些实施例中，PAM8用于将三个位流(例如，IN<2>、IN<1>和IN<0>位流)转换成具有八个不同电压电平之一的OUT信号。通过DD<2>信号，可以向第一驱动器部分1120的信号线驱动器提供IN<2>位流；通过DD<1>信号，可以向第二驱动器部分1130的信号线驱动器提供IN<1>位流；并且通过DD<2>信号，可以向第三驱动器部分1140的信号线驱动器提供IN<0>位流。所得到的输出信号将具有对应于IN<2>、IN<1>和IN<0>位流的数据的八个不同电压之一。

例如，在IN<2>、IN<1>和IN<0>位流的当前数据为“000”的情况下，驱动器部分1120、1130和1140的下拉晶体管被激活以将共同节点下拉到低供电电压，从而提供具有低供电电压的电压的输出信号OUT。在IN<2>、IN<1>和IN<0>位流的当前数据是“111”的情况下，驱动器部分1120、1130和1140的上拉晶体管被激活，以将共同节点上拉到高供电电压，从而提供具有高供电电压的电压的输出信号OUT。所述三个位表示的其它六个数据可以具有介于高供电电压与低供电电压之间的中间电压。

第一驱动器部分1120、第二驱动器部分1130、第三驱动器部分1140以及升压电路1146在图11中被示出为包含p型上拉晶体管和n型下拉晶体管。即，上拉晶体管和下拉晶体管具有不同的导电类型。在本公开的其它实施例中，第一驱动器部1120、第二驱动器部1130和升压电路1146可以包含n型上拉晶体管或p型和n型上拉晶体管的组合。在使用被高逻辑电平信号(例如，具有高供电电压)激活的n型上拉晶体管的本公开的实施例中，提供给n型上拉晶体管的栅极的信号的逻辑电平将与提供给p型上拉晶体管的栅极的信号的逻辑电平互补。可以通过使用反相器电路提供具有互补逻辑电平的信号。

图12是根据本公开的实施例的输入电路1200的示意图。对于本公开的一些实施例中，输入电路1200可以包含在图2B的输入电路243中。输入电路1200包含D触发器电路1210和1220、D触发器电路1230和1240以及D触发器电路1250和1260。D触发器电路1210接收IN<2>位流，D触发器电路1230接收IN<1>位流，并且D触发器电路1250接收IN<0>位流。D触发器电路1210、1230和1250由时钟信号CLK计时。D触发器电路1220、1240和1260由时钟信号CLKF计时，所述时钟信号CLKF是CLK信号的补码。当向D触发器电路1210、1220、1230、1240、1250和1260提供有效复位信号RST时，所述D触发器电路可以被复位以提供具有已知逻辑电平的输出。D触发器电路1210、1220、1230、1240、1250和1260可以例如在半导体装置复位时、作为上电序列的一部分等而复位。

在操作中，D触发器电路1210响应于CLK信号的上升沿而锁存IN<2>位流的当前逻辑电平，并且提供具有与锁存的逻辑电平相同的逻辑电平的输出信号D<2>。D触发器电路1220响应于CLKF信号的上升沿而锁存D<2>信号的逻辑电平，并且提供具有与锁存的逻辑电平相同的逻辑电平的输出信号DD<2>。D触发器电路1230响应于CLK信号的上升沿而锁存IN<1>位流的当前逻辑电平，并且提供具有与锁存的逻辑电平相同的逻辑电平的输出信号D<1>。D触发器电路1240响应于CLKF信号的上升沿而锁存D<1>信号的逻辑电平，并且提供具有与锁存的逻辑电平相同的逻辑电平的输出信号DD<1>。同样，D触发器电路1250响应于CLK信号的上升沿而锁存IN<0>位流的当前逻辑电平，并且提供具有与锁存的逻辑电平相同的逻辑电平的输出信号D<0>。D触发器电路1260响应于CLKF信号的上升沿而锁存D<1>信号的逻辑电平，并且提供具有与锁存的逻辑电平相同的逻辑电平的输出信号DD<0>。如前所述，将基于IN<2>、IN<1>和IN<0>位流的DD<2>、DD<1>和DD<0>信号全部分别提供给信号驱动器1100的驱动器部分1120、1130和1140。

参考CLK信号，锁存IN<2>、IN<1>和IN<0>位流并响应于CLK信号的上升沿而提供D<2>、D<1>和D<0>信号，并且锁存D<2>、D<1>和D<0>信号并响应于CLK信号的下降沿(即，CLKF信号的上升沿)而提供DD<2>、DD<1>和DD<0>信号。因此，DD<2>、DD<1>和DD<0>信号具有延迟CLK信号的半个时钟周期的DD<2>、DD<1>和DD<0>信号的逻辑电平。

图13A是根据本公开的实施例的上拉逻辑电路1300的示意图。在本公开的一些实施例中，上拉逻辑电路1300可以包含在图2B的升压控制电路245中。上拉逻辑电路1300包含NAND逻辑电路1310，所述NAND逻辑电路例如从输入电路1200接收D<2>、D<1>和D<0>信号并且提供由对D<2>、D<1>和D<0>信号的NAND逻辑运算产生的输出信号D_111F。上拉逻辑电路1300进一步包含例如从输入电路1200接收DD<2>、DD<1>和DD<0>信号的NAND逻辑电路1320。NAND逻辑电路1320向反相器电路1330提供由对DD<2>、DD<1>和DD<0>信号的NAND逻辑运算产生的输出信号DD_111F。反相器电路1330提供作为信号DD_111F的补码的输出信号DD_111。NOR逻辑电路从NAND逻辑电路1310接收D_111F信号并从反相器电路1330接收DD_111信号，并且提供由NOR逻辑运算产生的输出信号PREPU。

在操作中，当IN<2>、IN<1>和IN<0>位流的数据从先前的值变为当前数据“111”时，逻辑电路1300提供有效PREPU信号(例如，有效高逻辑电平)。即，在IN<2>、IN<1>和IN<0>位流表示的先前数据是“000”、“001”、“010”、“011”、“100”、“101”或“110”并且所述数据改变为当前数据“111”的情况下，逻辑电路1300提供有效PREPU信号。逻辑电路1300为从先前数据到IN<2>、IN<1>和IN<0>位流表示的当前数据的其它变化提供无效PREPU信号。即，逻辑电路1300为从先前数据改变为当前数据“000”、“001”、“010”、“011”、“100”、“101”或“110”的IN<2>、IN<1>和IN<0>位流提供无效PREPU信号。逻辑电路1300提供的有效PREPU信号可以用于激活升压电路，例如信号驱动器1100的升压电路1146，以提供另外的驱动辅助将共同节点驱动到高供电电压，从而提供具有高供电电压的电压的OUT信号。PREPU信号在OUT信号的数据时段的一部分内有效。例如，在本公开的一些实施例中，PREPU信号被限制为是有效的以辅助将共同节点驱动到高供电电压。

当D<2>、D<1>和D<0>全都是高逻辑电平(即，由表示当前数据“111”的IN<2>、IN<1>和IN<0>位流产生)时，NAND逻辑电路1310提供低逻辑电平信号D_111F。当DD<2>、DD<1>和DD<0>信号全都为高逻辑电平(即，D<2>、D<1>和D<0>全都处于高逻辑电平产生)时，耦合到NAND逻辑电路1320的反相器电路1330提供低逻辑电平DD_111。回顾一下，使DD<2>、DD<1>和DD<0>信号相对于D<2>、D<1>和D<0>信号延迟例如CLK信号的半个时钟周期。当信号D_111F和DD_111具有低逻辑电平时，NOR逻辑门1340提供有效PREPU信号(例如，有效高逻辑电平)。因此，PREPU信号在D<2>、D<1>和D<0>信号处于高逻辑电平时有效并且持续CLK信号的上升沿之后的CLK信号的半个时钟周期。因为DD<2>、DD<1>和DD<0>信号相对于D<2>、D<1>和D<0>信号的半个时钟周期延迟将导致在D_111F信号处于低逻辑电平(由D<2>、D<1>和D<0>处于高逻辑电平而产生)的同时，DD_111信号处于低逻辑电平，所以PREPU信号在CLK信号的半个时钟周期内有效，但持续在DD<2>、DD<1>和DD<0>也成为高逻辑电平(由D<2>、D<1>和D<0>信号处于高逻辑电平产生)之前CLK信号的半个时钟周期。因此，在CLK信号的半个时钟周期内，PREPU信号是有效的。

图13B是根据本公开的实施例的下拉逻辑电路1350的示意图。在本公开的一些实施例中，下拉逻辑电路1350可以包含在图2B的升压控制电路245中。下拉逻辑电路1350包含NOR逻辑电路1360，所述NOR逻辑电路例如从输入电路1200接收D<2>、D<1>和D<0>信号，并且提供由对D<2>、D<1>和D<0>信号的NOR逻辑运算产生的输出信号D_000。向反相器电路1380提供信号D_000。反相器电路1380提供作为信号D_000的补码的输出信号D_000F。下拉逻辑电路1350进一步包含NOR逻辑电路1370，所述NOR逻辑电路例如从输入电路1200接收DD<2>、DD<1>和DD<0>信号，并且提供由对DD<2>、DD<1>和DD<0>信号的逻辑运算产生的输出信号DD_000。NOR逻辑电路1390从反相器电路1380接收D_000F信号，并且从NOR逻辑电路1370接收DD_000信号并提供由NOR逻辑运算产生的输出信号PREPD。

在操作中，当IN<2>、IN<1>和IN<0>位流的数据从先前的值变为当前数据“000”时，逻辑电路1350提供有效PREPD信号(例如，有效高逻辑电平)。即，在IN<2>、IN<1>和IN<0>位流表示的先前数据是“001”、“010”、“011”、“100”、“101”、“110”或“111”并且所述数据改变为当前数据“000”的情况下，逻辑电路1350提供有效PREPD信号。逻辑电路1350为从先前数据到IN<2>、IN<1>和IN<0>位流表示的当前数据的其它变化提供无效PREPD信号。即，逻辑电路1350为从先前数据改变为当前数据“001”、“010”、“011”、“100”、“101”、“110”或“111”的IN<2>、IN<1>和IN<0>位流提供无效PREPD信号。逻辑电路1350提供的有效PREPD信号可以用于激活升压电路，例如信号驱动器1100的升压电路1146，以提供另外的驱动辅助将共同节点驱动到低供电电压，从而提供具有低供电电压的电压的OUT信号。如下文将更加详细地描述的，在OUT信号的数据时段的一部分内，PREPD信号是有效的。例如，在本公开的一些实施例中，PREPD信号被限制为是有效的以辅助将共同节点驱动到低供电电压。

当D<2>、D<1>和D<0>全都是低逻辑电平(即，由IN<2>、IN<1>和IN<0>位流表示当前数据“000”产生)时，耦合到NOR逻辑电路1360的反相器电路1380提供低逻辑电平D_000F信号。当DD<2>、DD<1>和DD<0>全都是低逻辑电平(即，由DD<2>、DD<1>和DD<0>全都处于低逻辑电平产生)时，NOR逻辑电路1370提供高逻辑电平DD_000信号。回顾一下，使DD<2>、DD<1>和DD<0>信号相对于D<2>、D<1>和D<0>信号延迟例如CLK信号的半个时钟周期。当D_000F和DD_000信号具有低逻辑电平时，NOR逻辑门1390提供有效PREPD信号(例如，有效高逻辑电平)。因此，PREPD信号在D<2>、D<1>和D<0>处于低逻辑电平时有效并且持续CLK信号的上升沿之后的CLK信号的半个时钟周期。因为DD<2>、DD<1>和DD<0>相对于D<2>、D<1>和D<0>的半个时钟周期延迟将导致在D_000F信号处于低逻辑电平(由D<2>、D<1>和D<0>处于低逻辑电平产生)的同时，DD_000信号处于低逻辑电平，所以PREPD信号在CLK信号的半个时钟周期内有效，但持续在DD<2>、DD<1>和DD<0>信号也成为低逻辑电平(由D<2>、D<1>和D<0>信号处于低逻辑电平产生)并且NOR逻辑电路1370提供高逻辑电平DD_000之前CLK信号的半个时钟周期。因此，在CLK信号的半个时钟周期内，PREPD信号是有效的。

图14展示了根据本公开的实施例的存储器1400的一部分。存储器1400包含存储器单元的阵列1402，所述存储器单元可以是例如易失性存储器单元、非易失性存储器单元、DRAM存储器单元、SRAM存储器单元、闪速存储器单元或一些其它类型的存储器单元。存储器1400包含命令解码器1406，所述命令解码器通过命令总线1408接收存储器命令。命令解码器1406对通过存储器总线1408接收到的存储器命令进行响应以对阵列1402执行各种操作。例如，命令解码器1406提供控制信号以针对读命令和写命令从阵列1402中读数据并且将数据写入阵列中。

存储器1400进一步包含地址锁存器1410，所述地址锁存器通过地址总线1420接收存储器地址，例如，行地址和列地址。地址锁存器1410之后输出单独的列地址和单独的行地址。由地址锁存器1410分别向行地址解码器1422和列地址解码器1428提供行地址和列地址。列地址解码器1428选择延伸穿过阵列1402的对应于相应列地址的位线。行地址解码器1422连接到字线驱动器1424，所述字线驱动器激活阵列1402中与接收到的行地址相对应的相应多行存储器单元。

与接收到的列地址相对应的所选数据线(例如，一或多条位线)耦合到读/写电路系统1430以通过输入-输出数据总线1440向数据输出电路1434提供读取数据。数据输出电路1434可以包含多电平信号驱动器1435，所述多电平信号驱动器被配置成在输出数据总线的信号线上驱动多电平电压。多电平信号驱动器1435可以包含根据本公开的实施例的信号驱动器，包含例如先前示出和描述的信号驱动器和信号电路或其组合。待写入阵列1402的写数据由数据输入电路1444接收并在输入-输出数据总线1440上提供给读/写电路系统1430。之后，在与写命令的行地址和列地址相对应的存储器单元中将数据写入阵列1402。

根据上文，应理解的是，虽然本文中出于说明的目的已经描述了本公开的具体实施例，但可以在不偏离本公开的精神和范围的情况下进行各种修改。因此，本公开的范围不应受本文所描述的任何具体实施例的限制。