阅读说明：本技术 存储器件及其控制器和操作方法 (Memory device, controller thereof and operating method thereof ) 是由 洪显星 于 2019-04-16 设计创作，主要内容包括：本发明的实施例公开了一种存储器件及其控制器和操作方法。存储器件包括被配置为响应于时钟脉冲对存储器阵列的位线预充电的位线预充电电路。控制器被配置为将时钟脉冲输出至位线预充电电路,并且将第一字线使能信号输出至字线驱动器。第一字线使能信号从时钟脉冲延迟第一延迟时间,并且第二字线使能信号从时钟脉冲延迟第二延迟时间。(The embodiment of the invention discloses a memory device, a controller thereof and an operation method thereof. The memory device includes a bit line precharge circuit configured to precharge bit lines of the memory array in response to a clock pulse. The controller is configured to output a clock pulse to the bit line precharge circuit and output a first word line enable signal to the word line driver. The first word line enable signal is delayed from the clock pulse by a first delay time and the second word line enable signal is delayed from the clock pulse by a second delay time.)

存储器件及其控制器和操作方法

技术领域

本发明的实施例总体涉及电子电路领域，更具体地，涉及存储器件及其控制器件和操作方法。

背景技术

常见类型的集成电路存储器是静态随机存取存储器(SRAM)器件。典型的SRAM存储器件具有存储单元阵列。在一些实例中，每个存储单元均使用连接在上参考电势和下参考电势(通常为地)之间的六个晶体管，从而使得两个存储节点中的一个可以由待存储的信息占据，其中，互补信息存储在另一存储节点处。SRAM单元中的每个位均存储在四个晶体管上，该四个晶体管形成两个交叉耦合的反相器。另外两个晶体管连接至存储单元字线，以通过选择性地将单元连接至其位线来控制在读取和写入操作期间对存储单元的访问。在读取操作中，例如，将存储单元位线预充电至预定阈值电压。当激活字线时，连接至位线的感测放大器感测并且输出存储的信息。

发明内容

根据本发明的一个方面，提供了一种存储器件，包括：存储单元的阵列；位线，连接至所述存储单元；字线，连接至所述存储单元；位线预充电电路，被配置为响应于时钟脉冲将预充电信号输出至所述位线；字线驱动器，被配置为响应于接收的字线使能信号来选择所述阵列的预定字线；控制器，被配置为将所述时钟脉冲输出至所述位线预充电电路，并且将第一字线使能信号和第二字线使能信号输出至所述字线驱动器，所述第一字线使能信号从所述时钟脉冲延迟第一延迟时间，以及所述第二字线使能信号从所述时钟脉冲延迟所述第二延迟时间。

根据本发明的另一个方面，提供了一种存储器控制器，包括：字线驱动器，被配置为接收字线地址信号和字线使能信号；可变延迟电路，被配置为：接收时钟脉冲信号，响应于所述字线地址信号将接收的时钟脉冲信号延迟第一延迟时间和第二延迟时间中的一个；和将延迟的所述时钟脉冲信号输出至所述字线驱动器。

根据本发明的又一个方面，提供了一种操作存储器件的方法，包括：响应于时钟脉冲对存储单元阵列的多条位线预充电；响应于第一字线地址信号确定第一延迟时间；响应于第二字线地址信号确定第二延迟时间；响应于延迟所述第一延迟时间的时钟脉冲输出第一字线选择信号；以及响应于延迟所述第二延迟时间的时钟脉冲输出第二字线选择信号。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的示出存储器件的实例的框图。

图2是根据一些实施例的示出图1所示的存储器件的静态随机存取存储器(SRAM)单元的实例的电路图。

图3是根据一些实施例的示出图1所示的存储器件的其它方面的电路图。

图4是根据一些实施例的示出图3所示的存储器件的其它方面的电路图。

图5是根据一些实施例的示出图4所示的存储器件的波形的实例的时序图。

图6是根据一些实施例的示出图3的存储器件的分段字线驱动器的实例的框图。

图7是根据一些实施例的示出图3的存储器件的字线驱动器的实例的其它方面的框图。

图8是根据一些实施例的示出图3的存储器件的可变延迟电路的实例的电路图。

图9是根据一些实施例的示出图8的可变延迟电路的实例的电路图。

图10是根据一些实施例的示出图8的可变延迟电路的另一实例的电路图。

图11是根据一些实施例的示出图10所示的可变延迟电路的波形的实例的时序图。

图12是根据一些实施例的示出存储器件操作方法的实例的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“且，为便于描述，在此可以使用诸如个实施例和和布置的具体实例等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地做出相应的解释。

图1是根据本发明的各个方面的示出存储器件100的实例的框图。在

图1示出的实施例中，存储器件100包括存储单元阵列110，而存储单元阵列110包括存储单元的阵列。在本文公开的实例中，存储单元是SRAM单元，但是诸如动态随机存取存储器(DRAM)单元的其它实施方式也是可能的。存储器阵列110连接在上参考电压端子VDD和下参考电压端子VSS(通常为地)之间。存储器件100还包括被配置为从存储器阵列110读取数据以及向存储器阵列110写入数据的输入/输出(IO)块112，以及被配置为预充电存储器阵列110的存储单元的位线的预充电电路102，这将在下面进一步讨论。字线驱动器104输出行选择信号以选择用于读取或写入数据的存储单元的行。控制块120控制位线预充电102和IO块112。此外，控制块120包括被配置为选择性地延迟发送至字线驱动器104的字线使能信号的可变延迟电路122。虽然，在图1示出的实施例中，为了说明的目的，每个组件均示出为单独的块，但是在一些其它实施例中，图1所示的一些或所有组件可以集成在一起。

在一些实例中，每个存储单元均使用连接在上参考电势VDD和下参考电势VSS(通常为地)之间的六个晶体管，从而使得两个存储节点中的一个可以由待存储的信息占据，同时互补信息存储在另一存储节点处。SRAM单元中的每个位均存储在四个晶体管上，该四个晶体管形成两个交叉耦合的反相器。其它两个晶体管连接至存储单元字线，以通过选择性地将单元连接至其位线来控制在读取和写入操作期间对存储单元的访问。在读取操作中，例如，存储单元位线由预充电电路102预充电至预定阈值电压。当字线由字线驱动器104激活时，连接至位线的IO块112的感测放大器感测并且输出存储的信息。

图2示出了图1所示的存储单元阵列110的存储单元200的实例。存储单元200连接至字线202和互补位线BL 203和BLB 204。存储单元200包括PMOS晶体管208a至208b和NMOS晶体管206a至206d。晶体管208a和206c彼此连接并且位于电源电压VDD和地之间以形成反相器。类似地，晶体管208b和206d连接在VDD和地之间以形成第二反相器。

两个反相器彼此交叉耦合。存取晶体管206a响应于由字线驱动器104输出的使能信号将第一反相器的输出连接至位线BL 203。类似地，存取晶体管206b将第二反相器的输出连接至反相位线204。字线202附接至存取晶体管206a和206b的栅极控制，以响应于图1所示的字线驱动器104，在读取/写入操作期间选择性地将反相器的输出连接至位线203、204。在读取操作期间，反相器驱动位线203、204处的互补电压电平。

存储单元200的交叉耦合的反相器提供表示逻辑值0和1的两个稳定电压状态。金属氧化物半导体场效应晶体管(MOSFET)通常用作存储单元200中的晶体管。在一些实施例中，可以使用多于或少于6个晶体管来实现存储单元200。位线预充电电路102连接至位线203、204。

图3示出了存储器件100的其它方面。在一些实施例中，存储单元阵列110包括以列-行配置布置的多个存储单元200，其中，每列均具有位线203和反相位线204，每行均具有字线202。更具体地，每列的位线203、204均分别连接至设置在该列中的多个存储单元200，并且该列中的每个存储单元200均布置在不同行上并且连接至相应的(不同的)字线202。也就是说，存储单元阵列110的每个存储单元200均连接至存储单元阵列110的列的位线203、位线存储单元阵列110的该列的反相位线204和存储单元阵列110的行的字线202。在一些实施例中，位线203和反相位线204垂直平行布置，并且字线202水平平行布置(即，垂直于位线203、204)。在图3的实例中，在阵列110中存在n列和m行的存储单元200。

在一些实施例的读取循环中，将位线203、204都预充电至高(逻辑1)电压，该电压通常为VDD电压或接近VDD电压。响应于控制块120经由可变延迟电路122(下面进一步讨论的)输出的使能信号，行选择信号300由字线驱动器104输出，以选择存储单元200的期望的字线202。有效的(asserted)字线202使得连接至选择的字线202的存储单元200的存取晶体管206a、206b激活。这使得位线203、204中的一个上的电压信号略微下降。然后，位线203、204将在它们之间具有小的电压差。IO块112的感测放大器将感测哪条位线203、204具有较高的电压，并且因此确定存储单元200存储的是1还是0。在写入循环中，写入至存储单元200的值由IO块接收。响应于字线驱动器104基于来自控制块120的使能信号输出的选择信号，使期望的字线202有效。

对于存储器阵列100的最佳操作，在使字线202有效用于读取或写入操作之前，应该完全预充电位线203、204。例如，如果在位线203、204充分预充电至期望的预充电电压电平之前使字线202有效，则读取和写入操作可能导致数据错误。此外，控制块120基于共同的时钟脉冲输出预充电和字线使能信号。因此，为了确保在使字线202有效之前对位线203、204适当的预充电，控制块120包括可变延迟电路122，以将字线选择信号300延迟至在预充电位线203、204之后。

利用已知的存储器件，将输出至所有字线202的字线选择信号300延迟单个预定延迟时间段。然而，诸如存储器阵列110的存储器阵列通常很大，导致阵列110的上端处的字线202比阵列110的下部处的邻近控制块120的字线202更远离控制块120。因此，如图3所示，紧邻控制块120的字线WL<0>比最上面的字线WL<m-1>更靠近控制块120。与信号302行进到达更靠近的字线202(诸如字线WL<0>)相比，由图3中的箭头302指示的字线使能信号行进更远地到达存储器阵列110的上部处的字线202(诸如字线WL<m-1>)。由于附加距离，字线使能信号302需要更长的时间到达字线WL<m-1>，或“更慢”。另一方面，使能信号302到达靠近的字线WL<0>更快。如果所有字线使能信号302延迟相同，如已知存储系统中那样，则存储器件100的性能降低，因为用于慢字线202(位于远离控制块的位置)的存取时间的延迟超过必要的时间。

根据本发明的各个方面，可变延迟电路122基于选择的字线202的地址来改变由控制块120输出至字线驱动器104的字线使能信号302的延迟时间段。换句话说，为了确保在使选择的字线202有效之前位线预充电电路102能够对位线203、204完全预充电，具有低地址的诸如字线WL<0>的字线202(更靠近控制块120)延迟第一延迟时间。由于信号302需要更长的时间到达阵列110的上端处的字线202(诸如字线WL<m-1>)，因此由于信号到达字线WL<m-1>的位置需要的附加时间而“内置”一定量的延迟时间。因此，将发送至诸如字线WL<m-1>的“较慢”字线的字线使能信号302延迟小于第一延迟时间段的第二延迟时间段。用于字线WL<m-1>的较短延迟时间段连同到达字线WL<m-1>的附加距离所需的附加信号传播时间使得有足够的时间对位线203、204预充电，而不包括过量的时间。

图4是示出存储器件100的其它方面的电路图，并且更具体地，示出控制器或控制块120和字线驱动器104的实例。控制块120基于时钟脉冲CKP输出位线预充电信号BLPCH。预充电电路102响应于BLPCH信号将电压施加至位线203、204，以对位线203、204预充电。

可变延迟器件122经由反相器310接收时钟脉冲CKP。此外，可变延迟器件122接收识别出阵列110中进行读取或写入数据的单元200的地址输入信号304。基于地址信号304，行地址信号306由适当的字线驱动器104的行选择电路312接收，行选择电路312将行选择信号300输出至对应的字线202。行选择电路312每个均包括在一个输入端处接收行地址信号306且在其另一端处接收使能信号302的NAND门314。NAND门314的输出由反相器316接收，反相器316将行或字线选择信号302输出至存储器阵列110的对应字线202。

如箭头310所示，字线202以及因此输出具有较高地址的行选择信号300的行选择电路312在位置上更远离控制块120。由于使能信号302必须从控制块120处行进得更远，因此用于这些较高地址行的使能信号302被较少延迟以解决由于更加远离控制块120的位置而引起的固有延迟。如上所述，这些字线202称为“慢”字线。

图5是示出由图4所示的实施例输出的信号的实例的时序图。在时间T1处，时钟信号CKP变高，使得位线预充电信号BLPCH变低并且对位线203、204预充电。最小延迟段330是在输出行选择信号300以使存储器阵列100的期望的字线202有效之前对位线203、204充分进行预充电所需的延迟时间。为了实现快字线(即，更靠近控制块120的字线202)的这种时序，用于快字线[email protected]的字线使能信号302延迟第一时间段332。这使得用于快字线WL<0>的字线选择信号300在最小延迟时间330之后变高。

由于使能信号302需要更长的时间到达诸如字线WL<m-1>的慢字线，因此用于慢字线[email protected]的字线使能信号302延迟第二延迟时段334，这比第一延迟时间段332小时间段336。第二延迟段334连同使能信号302行进更远距离至字线WL<m-1>所需的附加时间使得用于慢字线WL<m-1>的字线选择信号300在延迟段338之后变高。由于缩短的第二延迟时间段334，慢字线WL<m-1>略微在快字线WL<0>之后就变高。

在一些实例中，基于行地址与控制块120的物理距离将行地址分成多个段。图6示出了基于字线202与控制块120的距离来将各字线202和相关的字线驱动器104分段的实例。在示出的实例中，存储单元阵列110具有256行。其它实例可以具有更多或更少的行。因此，8位地址用于识别适当的字线202和对应的字线驱动器104。如图6的实例所示，地址的最左边三位ADD<7:5>将字线阵列104分段为8个组，每个组均具有32个字线驱动器和对应的字线。如图6所示，较高地址识别距离控制块120较远的字线。字线地址ADD<7:5>＝111，因此识别具有32个字线驱动器的最上面的组104a。接下来的三个地址位ADD<4:2>将ADD<7:5>＝111的组104a的32个字线驱动器分成8个子组，每个子组均具有4个字线驱动器。最后，最后两个地址位ADD<1:0>识别ADD<4:2>子组中的特定字线驱动器。因此，字线子组地址ADD<4:2>＝111识别组104a中字线驱动器的最上面的子组104b，并且图6中最右边组的地址104c，ADD<1:0>＝00至11识别子组104b的特定字线驱动器。因此，通过考虑字线地址的三个最左位ADD<7:5>，可以将具有256个行地址的存储器阵列分段为8个段，每个段均具有32条字线(组104a)。通过考虑字线地址的六个最左位ADD<7:2>(组104a和104b一起)，存储器阵列可以分段为64个段，每个段均具有四条字线。此外，通过考虑例如字线地址的四个最左位ADD<7:4>，可以将存储器阵列分段为16个段，每个段均具有16条字线等。因此，具有256条字线的存储器阵列可以如下分段：

字线地址	段	每个段的字线
			ADD<7>	2	128
ADD<7:6>	4	64
			ADD<7:5>	8	32
ADD<7:4>	16	16
			ADD<7:3>	32	8
ADD<7:2>	64	4
			ADD<7:1>	128	2

图7示出了仅最左边位ADD<7>被认为将存储器阵列110分为两个段，每个段均具有128条字线的实例。这两个段均包括由ADD<7>＝0表示的快字线的第一段340(更靠近控制块120)，以及由ADD<7>＝1表示的慢字线的第二段342(更远离控制块120)。在其它实施例中，可以采用多于两个段，例如，对应于快、中和慢字线等。此外，图6和图7示出了具有256条字线(具有8个位字线地址)的阵列的实例。具有更多或更少字线(具有多于或少于八个位的字线地址)的存储器阵列以及对字线分段的对应的不同方式均在本发明的范围内。

在示出的实例中，存储器阵列110包括256行。因此，最上面，即，最慢字线WL<m-1>具有二进制地址11111111。第二(慢)段342中的所有行地址均具有等于或大于10000000的二进制地址。因此，在该实例中，地址位ADD<7>确定选择的字线202落入哪个段340、342。因此，基于行地址的ADD<7>位确定第一延迟时间段332或第二延迟时间段334。换句话说，用于具有ADD<7>＝0(快行)的行的字线使能信号302延迟第一延迟段332，并且用于具有ADD<7>＝1的行(慢行)的字线使能信号302的行延迟第二延迟段334。

图8示出了可变字线延迟电路122的实例。如上所述，可变字线延迟电路122经由反相器310接收时钟脉冲CKP，并且从反相器318输出字线使能信号302。可变字线延迟电路122还包括接收ADD<7>行地址位的地址输入350，并且基于该输入将时钟脉冲CKP延迟第一延迟段332或第二延迟段334。因此，如果ADD<7>输入350＝0(快行)，则字线使能信号302延迟第一延迟段332，并且如果ADD<7>输入＝1(慢行)，则字线使能信号302延迟第二延迟段334。

图9示出了可变延迟电路122的一个示例性实施方式的其它方面。图9所示的可变延迟电路122包括被配置为将时钟脉冲310延迟第一(较长)延迟段332的第一延迟元件360以及被配置为将时钟脉冲310延迟第二(较短)延迟段334的第二延迟元件362。在示出的实例中，第一延迟元件360由三个反相器364构成，而第二延迟元件362由单个反相器364构成。其它延迟布置是可能的。将由第一延迟元件360和第二延迟元件362延迟的时钟脉冲CKP施加至响应于ADD<7>信号而工作的相应的第一开关370和第二开关372。

更具体地，在示出的实例中，第一延迟元件360将延迟的时钟脉冲CKP施加至第一三态反相器370，并且第二延迟元件362将延迟的时钟脉冲CKP施加至第二三态反相器372。除了低逻辑电平和高逻辑电平之外，三态反相器370、372允许它们的输出端口呈现高阻抗状态，从而有效地去除电路的输出。将ADD<7>输入施加至三态反相器370、372的选择输入端，以基于ADD<7>输入选择第一延迟元件360或第二延迟元件362。

图10示出了可变延迟电路122的另一实例。包括由PMOS晶体管380和NMOS晶体管382形成的反相器的两个延迟元件384、386接收反相时钟脉冲信号CKP，输出由可变延迟电路122输出的延迟的时钟脉冲CKPB_DEL。ADD<7>输入由反相器390接收，从而使得ADD<7>输入及其补码施加至包括连接在VDD和VSS电压端子之间的两个串联连接的PMOS晶体管394a和394b和两个串联连接的NMOS晶体管396a和396b的附加延迟电路392，以形成三态反相器。当ADD<7>信号为高时，激活晶体管394a和396b，使得附加延迟电路392提供输出。因此，延迟元件384和附加延迟电路392都驱动CKPB_DEL节点，使得CKP_WL信号的较快转变延迟慢字线的CKP_WL信号较少。附加延迟电路392用于延长延迟的时钟脉冲CKPB_DEL的逻辑转变时间，从而增加ADD<7>输入为0时的延迟时间段，从而将第一(较长)时间延迟段330应用于快字线。更具体地，当ADD<7>输入为低时，晶体管394a和396b都截止，使附加延迟电路392禁用。因此，仅延迟元件384驱动CKPB_DEL节点，这使得CKPB_DEL输出的转变较慢，以增加快字线的CKP_WL信号的延迟段。

图11示出了对应于图10所示的可变延迟电路122的示例性波形。响应于时钟脉冲CKP变低，延迟的时钟脉冲CKPB_DEL也变低。脉冲宽度由延迟元件384和386建立。当ADD<7>信号为高时—意味着已经选择了存储器阵列110的上段342中的行地址—延迟的时钟脉冲信号CKPB_DEL快速地从高转变为低，然后响应于时钟脉冲CKP快速地从低转变为高。因此，如第一CKPB_DEL波形400所示，输出用于慢字线的第二(较短)延迟的时钟脉冲CKPB_DEL。CKPB_DEL信号由反相器380反相，从而使得字线选择信号CKP_WL 402输出为至字线驱动器104的字线使能信号302。

当ADD<7>信号为低时，存储器阵列110的下段340中的快字线需要第一(较长)延迟时间段332。基于低ADD<7>信号，附加延迟电路392用于延长延迟的时钟脉冲CKBP_DEL 400的逻辑低和高之间的转变，使得CKPB_DEL信号404具有更平坦的转变，如图11中ADD<7>＝0的下CKPB_DEL 404波形所示。CKPB_DEL信号404由反相器380反相，使得CKP_WL信号406延迟第一延迟时间段332。

图12是示出用于操作存储器阵列(诸如本文公开的存储器阵列110)的方法430的实例的流程图。方法430包括在操作432中接收时钟脉冲CKP。在操作434中，基于时钟脉冲CKP，对存储器阵列110的位线203、204预充电，并且接收识别存储器阵列110的选择的行的字线地址，以用于操作436中的读取或写入操作。

操作438和440示出待确定的第一延迟时间和第二延迟时间。如上所述，用于快字线或靠近控制块的那些字线的第一延迟332比用于较慢字线或远离控制块的那些字线的第二延迟334长。第一和第二延迟段提供足够的时间以在使选择的字线202有效之前对存储器阵列110的位线203、204进行预充电。由于位于远离控制块120(慢字线)的位置的字线202需要更长的时间来从控制块120接收字线使能信号302，因此用于这些慢字线的第二延迟时间更短。相反地，由于更靠近控制块120的字线202(快字线)更快地接收使能信号302，所以第一延迟时间更长以确保位线203、204预充电的足够时间。

决策框442确定接收的地址是快字线(靠近控制块120)还是慢字线(远离控制块120)。如操作444和446所示，基于该确定，将第一或第二延迟时间施加至时钟脉冲CKP，从而使得字线选择信号的输出响应于字线地址而延迟第一或第二延迟时间。

因此，本发明的各个方面提供了用于字线使能信号的可变延迟，使得字线使能信号不会延迟超过必要的时间。通过这种方式，增强了存储器件的性能。根据公开的实施例，诸如SRAM器件的存储器件包括存储单元的阵列。位线和字线连接至存储单元。位线预充电电路被配置为响应于时钟脉冲将预充电信号输出至位线。字线驱动器被配置为响应于接收的字线使能信号选择阵列的预定字线。控制器被配置为将时钟脉冲输出至位线预充电电路，并且将第一字线使能信号和第二字线使能信号输出至字线驱动器，第一字线使能信号从时钟脉冲延迟第一延迟时间，以及第二字线使能信号从时钟脉冲延迟第二延迟时间。

在一些实施例中，所述第一延迟时间和所述第二延迟时间基于选择的第一字线和选择的第二字线的相应第一地址和第二地址确定。

在一些实施例中，所述第二延迟时间比所述第一延迟时间短，并且选择的第二字线比选择的第一字线更加远离所述控制器。

在一些实施例中，所述第二地址高于所述第一地址。

在一些实施例中，所述第一延迟时间对应于第一字线地址范围，并且所述第二延迟时间对应于第二字线地址范围。

在一些实施例中，所述第二字线地址范围高于所述第一字线地址范围。

在一些实施例中，所述第一字线地址范围包括所述存储单元的阵列的字线地址的第一半，并且所述第二字线地址范围包括所述存储单元的阵列的字线地址的第二半。

在一些实施例中，所述控制器包括被配置为建立所述第一延迟时间的第一延迟元件和被配置为建立所述第二延迟时间的第二延迟元件。

在一些实施例中，所述第一延迟元件和所述第二延迟元件均包括至少一个反相器。

在一些实施例中，所述控制器被配置为通过改变所述第二字线使能信号的逻辑转变来建立所述第一延迟时间。

在一些实施例中，所述存储单元包括静态随机存取存储器单元。根据进一步公开的实施例，存储器控制器包括字线驱动器，其被配置为接收字线地址信号和字线使能信号。可变延迟电路被配置为接收时钟脉冲，并且响应于字线地址信号将接收的时钟脉冲延迟第一延迟时间和第二延迟时间中的一个。可变延迟电路将延迟的时钟脉冲信号输出至字线驱动器。

在一些实施例中，所述第一延迟时间对应于具有第一字线地址的第一字线；所述第二延迟时间对应于具有第二字线地址的第二字线；所述第二字线地址高于所述第一字线地址；以及所述第二延迟时间短于所述第一延迟时间。

在一些实施例中，所述第二字线比所述第一字线更加远离所述控制器。

在一些实施例中，所述可变延迟电路包括被配置为将接收的所述时钟脉冲信号延迟所述第一延迟时间的第一延迟元件；第一开关，接收所述第一延迟元件的输出，并且被配置为响应于由所述字线地址信号指示的第一字线地址而输出延迟的所述时钟脉冲信号；第二延迟元件，被配置为将接收的所述时钟脉冲信号延迟所述第二延迟时间；以及第二开关，接收所述第二延迟元件的输出，并且被配置为响应于由所述字线地址信号指示的第二字线地址而输出延迟的所述时钟脉冲信号。

在一些实施例中，所述第一开关和所述第二开关包括相应的第一三态反相器和第二三态反相器。

根据仍进一步公开的实施例，用于操作存储器件的方法包括响应于时钟脉冲对存储单元阵列的多条位线预充电。响应于第一字线地址信号确定第一延迟时间，并且响应于第二字线地址信号确定第二延迟时间。响应于延迟第一延迟时间的时钟脉冲输出第一字线选择信号，并且响应于延迟第二延迟时间的时钟脉冲输出第二字线选择信号。

在一些实施例中，所述第二延迟时间短于所述第一延迟时间，并且所述第二字线地址高于所述第一字线地址。

在一些实施例中，该方法还包括：由控制器输出所述时钟脉冲和延迟的时钟脉冲；其中，所述第一字线地址对应于比所述第二字线更靠近所述控制器的字线。

在一些实施例中，该方法还包括：将所述存储单元阵列分成第一段和第二段；其中，所述第一段包括所述第一字线地址；其中，所述第二段包括所述第二字线地址；其中，所述第一延迟时间基于所述第一段确定；以及其中，所述第二延迟时间基于所述第二段确定。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。