阅读说明：本技术 一种用于sram的读写优化电路 (A kind of read-write optimization circuit for SRAM ) 是由 陈依雅 张捷 刘雯 于 2019-08-19 设计创作，主要内容包括：本发明提供一种用于SRAM的读写优化电路,选择模块、读操作控制模块、写操作控制模块以及SRAM存储单元；其中选择模块包含由栅极和漏极交叉互联的两个PMOS管组成的若干钳位电路；选择模块的一端与写操作控制模块连接,另一端与读操作控制模块连接；每一个钳位电路连接一个SRAM存储单元。本发明在选择模块中加入一个由两个栅极与漏极交叉互联的PMOS管组成的钳位电路；可以有效防止SRAM存储单在读取过程中内部节点数据翻转,有效提升SRAM的良率,同时可以提高写入读出速度。(The present invention provides a kind of read-write optimization circuit for SRAM, selecting module, read operation control module, write operation control module and SRAM memory cell；Wherein selecting module includes several clamp circuits being made of grid and the two cross interconnected PMOS tube that drain；One end of selecting module is connect with write operation control module, and the other end is connect with read operation control module；Each clamp circuit connects a SRAM memory cell.The clamp circuit being made of two grids and the cross interconnected PMOS tube that drains is added in the present invention in selecting module；The SRAM storage singly internal node Data flipping in reading process can be effectively prevented, effectively promote the yield of SRAM, while write-in reading speed can be improved.)

一种用于SRAM的读写优化电路

技术领域

本发明涉及芯片设计领域，特别是涉及一种用于SRAM的读写优化电路。

背景技术

现有技术的SRAM读写模块包括读写控制模块和选择模块。其中，选择模块采用全局预充电(Global Precharge)的工作模式。即当不进行数据读写时，存储单元阵列(ARRAY)中所有位线BP/BN被预充电；当读写数据时，全局预充电模块与位线断开，避免全局预充电模块到存储单元模块之间产生电源到地的通路，起到节省功耗的作用。

如图1所示，图1显示为现有技术的SRAM读写模块中的六管存储单元电路和全局预充电电路示意图，这种预充电模式可能会导致以下缺陷：若相邻的6管存储单元存有相反数据，当对BP1/BN1对应的比特单元(Bitcell)进行读写操作时，BN1电位为0，相邻位线BN0电位为1，将导致BN0向BN1充电，使BN1相连的内部节点N易翻转。其次，对于先进工艺节点的SRAM而言，同一根位线上负载许多Pass Gate NMOS传输管。若WL未开启，位线的电压仍可能通过负载的衬底端泄露，而此时全局充电模式已断开，故BN0很难维持高电平，从而导致与之相连的内部节点N电位下降。若WL开启，BP0对P点充电，导致该点分压抬高。以上两个因素协同作用，很有可能造成BP0/BN0对应的比特单元(Bitcell)的存储信息发生翻转。

因此，需要提出一种新的用于SRAM的读写优化电路解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于SRAM的读写优化电路，用于解决现有技术中位线对应的比特单元的存储信息容易发生翻转的问题。

为实现上述目的及其他相关目的，本发明提供一种用于SRAM的读写优化电路，至少包括：选择模块、读操作控制模块、写操作控制模块以及SRAM存储单元；其中所述选择模块包含由栅极和漏极交叉互联的两个PMOS管组成的若干钳位电路；所述选择模块的一端与所述写操作控制模块连接，另一端与所述读操作控制模块连接；所述每一个钳位电路连接一个所述SRAM存储单元。

优选地，所述每个钳位电路中的所述两个PMOS管的源极均连接电源电压，并且该两个PMOS管的漏极分别连接位线BP和位线BN。

优选地，所述每个钳位电路连接一个全局预充电电路，该全局与充电电路由第一至第三PMOS管组成，所述第一至第三PMOS管的栅极共同连接预充电全局预充电控制逻辑信号；其中，所述第一PMOS管和第二PMOS管的源极连接电源VDD，其漏极分别连接第三PMOS管的源极和漏极；所述第三PMOS管的源、漏极分别与位线BP、位线BN连接。

优选地，所述每个钳位电路的位线BP和位线BN分别连接一个传输管电路。

优选地，所述一个传输管电路包括相互连接的一个NMOS管和一个PMOS管，所述位线BP和位线BN分别接在该NMOS管和PMOS管的连接端处。

优选地，所述读操作控制模块包括灵敏放大电路以及灵敏放大电路的控制信号产生电路。

优选地，所述灵敏放大电路包括模拟运算放大器；所述灵敏放大电路的控制信号产生电路由若干MOS管、组合逻辑门、寄存器以及锁存器组成。

优选地，所述写操作控制模块由若干逻辑电路组成，用于将输入数据转换成两个相反信号传送至位线BP和位线BN。

优选地，所述每个钳位电路中的所述PMOS管与全局预充电模块中的所述第一至第三PMOS管的尺寸相当，数量级一致。

优选地，所述SRAM存储单元由第四、第五PMOS管和第一至第四NMOS管组成。

优选地，所述SRAM存储单元中的所述第四、第五PMOS管的源极共同接电源电压，所述第四PMOS管的栅极、第一NMOS管的栅极、第五PMOS管的漏极、第二NMOS管的漏极以及第四NMOS管的漏极相互连接；所述第四PMOS管的漏极、第一NMOS管的漏极、第三NMOS管的漏极、第五PMOS管的栅极以及第二NMOS管的栅极相互连接；所述第三NMOS管的源极连接位线BN；所述第四NMOS管的源极连接位线BP；所述第四NMOS管的栅极与所述第三NMOS管的栅极共同连接字线。

如上所述，本发明的用于SRAM的读写优化电路，具有以下有益效果：本发明在选择模块中加入一个由两个栅极与漏极交叉互联的PMOS管组成的钳位电路；可以有效防止SRAM存储单在读取过程中内部节点数据翻转，有效提升SRAM的良率，同时可以提高写入读出速度。

附图说明

图1显示为现有技术的SRAM读写模块中的六管存储单元电路和全局预充电电路示意图；

图2先显示为本发明的用于SRAM的读写优化电路的框架结构图；

图3显示为本发明选择模块内部电路示意图；

图4显示为本发明的钳位电路与SRAM存储单元连接的电路示意图；

图5显示为采用本发明的用于SRAM的读写优化电路和未采用读写优化电路的仿真结果对比。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图2所示，图2显示为本发明的用于SRAM的读写优化电路的框架结构图本发明提供一种用于SRAM的读写优化电路，在本实施例中该电路包括：选择模块(MUX)、读操作控制模块(RDBLK)、写操作控制模块(WTBLK)以及SRAM存储单元；其中所述选择模块(MUX)包含由栅极和漏极交叉互联的两个PMOS管组成的若干钳位电路；所述选择模块(MUX)的一端与所述写操作控制模块(WTBLK)连接，另一端与所述读操作控制模块(WTBLK)连接；所述每一个钳位电路连接一个所述SRAM存储单元。也就是说，图2中，所述每一个选择模块中包含若干个钳位电路，其中每个钳位电路包含两个PMOS管，如图3所示，图3显示为本发明选择模块内部电路示意图，所述每个钳位电路中的两个PMOS管(C1、C2)的栅极和漏极交叉互联，亦即所述PMOS管C1的栅极连接所述PMOS管C2的漏极，所述PMOS管C1的漏极极连接所述PMOS管C2的栅极。如图2所示，所述每一个钳位电路连接一个所述SRAM存储单元。

如图3所示，本发明进一步地，所述每个钳位电路中的所述两个PMOS管(C1、C2)的源极均连接电源电压VDD，并且该两个PMOS管的漏极分别连接位线BP和位线BN。

本发明更进一步地，图3中的所述每个钳位电路连接一个全局预充电电路(图3上方虚线框中的电路)，在读写操作开始前将位线预充电到电源电压；该全局预充电电路由第一至第三PMOS管组成，所述第一至第三PMOS管的栅极共同连接全局预充电控制逻辑信号；其中，所述第一PMOS管和第二PMOS管的源极连接电源VDD(图3中所述全局预充电电路上方的两个PMOS管为第一、第二PMOS管)，其漏极分别连接第三PMOS管的源极和漏极，亦即所述第一、第二PMOS管的漏极连接第三PMOS管的源极和漏极；所述第三PMOS管的源、漏极分别与位线BP、位线BN连接(图3中所述全局预充电电路下方的PMOS管为所述第三PMOS管)。

本实施例中，所述每个钳位电路的位线BP和位线BN分别连接一个传输管电路(位于图3中最左侧和最右侧的电路为所述传输管电路)。在读/写操作时选择将位线分别连接至读操作控制模块和写操作控制模块。如图3所示，本实施例中所述一个传输管电路包括相互连接的一个NMOS管和一个PMOS管，所述位线BP和位线BN分别接在该NMOS管和PMOS管的连接端处。也就是说，所述一个所述传输管电路中的所述NMOS管和PMOS管首尾相接，所述位线BP和位线BN分别连接在该NMOS管和PMOS管的连接端之间。所述传输管电路在读/写操作时选择将位线分别连接至所述读操作控制模块(RDBLK)和所述写操作控制模块(WTBLK)。

本发明中进一步地，所述读操作控制模块(RDBLK)包括灵敏放大电路以及灵敏放大电路的控制信号产生电路。此模块将位线BP、BN上的两个信号通过灵敏放大电路放大并转换为输出信号Q。其中，所述灵敏放大电路包括模拟运算放大器，亦即所述灵敏放大电路可以通过各类模拟运算放大器实现；所述灵敏放大电路的控制信号产生电路由若干MOS管、组合逻辑门、寄存器以及锁存器组成。

本实施例中，所述写操作控制模块(WTBLK)由若干逻辑电路组成，用于将输入数据转换成两个相反信号传送至位线BP和位线BN。最终写入所述SRAM存储单元。本发明中所述每个钳位电路中的所述PMOS管与所述全局预充电模块中的所述第一、第二、第三PMOS管的尺寸相当，数量级一致。

读操作时，钳位电路可有效避免内部节点的数据翻转，增强SRAM 6管存储单元内部节点的稳定性，从而保证存储数据的正确性，还可增大位线之间的电位差，提高读出速度；写操作时，钳位电路可保证位线某一端恒高，从而提高写入速度。全局预充电电路在读写操作开始前将位线预充电到电源电压，将上一次操作位线上存储的数据复位，为下一次操作做准备。

由于本发明的所述每个钳位电路还连接一个所述SRAM存储单元，所述SRAM存储单元在本实施例中由第四、第五PMOS管和第一至第四NMOS管组成。如图4所示，图4显示为本发明的钳位电路与SRAM存储单元连接的电路示意图。其中，所述SRAM存储单元中的所述第四PMOS管P4、第五PMOS管P5的源极共同接电源电压VDD，所述第四PMOS管P4的栅极、第一NMOS管N1的栅极、第五PMOS管P5的漏极、第二NMOS管N2的漏极以及第四NMOS管N4的漏极相互连接；所述第四PMOS管P4的漏极、第一NMOS管N1的漏极、第三NMOS管N3的漏极、第五PMOS管P5的栅极以及第二NMOS管N2的栅极相互连接；所述第三NMOS管N3的源极连接位线BN；所述第四NMOS管N4的源极连接位线BP；所述第四NMOS管N4的栅极与所述第三NMOS管N3的栅极共同连接字线WL。(由于本发明的所述优化电路中包含若干钳位电路，因此，所述每个钳位电路与一个所述SRAM存储单元连接，并且每个钳位电路连接一个所述全局预充电电路，如图4所示，因此构成包含有一个钳位电路、一个SRAM存储单元和一个全局预充电电路的阵列，所述位线BP和位线BN也构成阵列BP0，BN0；BN1，BP1…)。

在读写操作开始前，如图3所示，在选择模块(MUX)中的全局预充电电路将所有位线预充电到电源电压。读操作时，如图4，以所述阵列中第二列的电路为例，假设内部节点P存“1”，N存“0”。全局预充电电路断开，选中的字线WL控制阵列中某行的NMOS传输管导通，位线BN1通过传输NMOS管和下拉NMOS管放电至VSS，BN1电压下降，与BN1产生电位差，通过灵敏放大器读出数据。若相邻的SRAM存储单元存有相反数据，相邻位线BN0电位为1，BN1电位为0，相邻位线的耦合电容上电位差最大，导致BN0向BN1上充电，使BN1相连的内部节点N更易发生翻转，导致存储在内部节点P和N处的数据有被改写的风险。

钳位电路的加入可以有效避免以上的读翻转风险，由于BP1、BN1各自连接着钳位电路中栅极与漏极交叉互联的PMOS管的栅极之一，当BN1电位下降至PMOS管阈值电压Vt时，PMOS管C2导通，与漏极相连的位线BP1被上拉至电源电压，内部节点电位P也被置高，P通过反相器控制N置低，保证了内部节点电位N的稳定。此外，在先进工艺节点中，MOS管的衬底漏电增大，在BN1读“0”时，BP1也会由于漏电带来电压的缓慢下降，由于钳位电路将BP1钳至高电平，在读操作中增大了两根位线之间的电压差，能够提高读取数据的速度和正确性。由于钳位电路是由两个栅极和漏极交叉互联的PMOS管组成，同理，若内部节点P存“0”，N存“1”，则读数据过程中位线BN1将被钳至高电平。

写操作时，写操作控制模块(WTBLK)通过若干组合逻辑电路将输入数据转化成两个相反信号WP/WN，并通过选择单元(MUX)将相反信号传送至位线BP/BN。假设图4中BN1端写1，BP1端写0，BP1控制钳位电路C1开启，使位线BN1被钳至高电平，从而提高数据写入SRAM存储单元的速度。

与现有技术相比，本发明在选择模块中增加由两个栅极与漏极交叉互联的PMOS管组成的电路—钳位电路。此技术改进有效消除了现有技术中SRAM读写电路的缺陷，可有效防止SRAM存储单元内部节点的电位翻转，保证了其存储数据的正确性，进而保证了SRAM的良率。于此同时，还能有效提高写入读出速度。而且，它简单可行，无需对电路结构及版图布局进行过大改动，对设计升级来说，兼容性和经济性都相当好。

参阅图5，图5显示为采用本发明的用于SRAM的读写优化电路和未采用读写优化电路的仿真结果对比。图5对比了优化前后的读写电路读操作下的位线电压。优化前，读“0”操作的位线BP2放电导致电压下降，原本应维持在高电平的位线BN2由于耦合电容、漏电等影响电压也会下降。若读操作的时钟时长足够长，位线BN2会一直放电至低电位，此时必定会造成SRAM存储单元内部节点数据翻转，影响下一次读出数据的有效性。优化后，从仿真结果可以看出位线BP下降至一定电压后，钳位电路由位线BP控制的PMOS管开启，此时位线BN由于连接至此PMOS管的漏极而被上拉至高电位，将SRAM存储单元内部节点N上拉至高电平，稳定SRAM存储单元内部节点P，成功避免了SRAM存储单元内部节点的数据翻转。

综上所述，本发明在选择模块中加入一个由两个栅极与漏极交叉互联的PMOS管组成的钳位电路；可以有效防止SRAM存储单在读取过程中内部节点数据翻转，有效提升SRAM的良率，同时可以提高写入读出速度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。