阅读说明：本技术 Sram写操作追踪电路 (SRAM write operation tracking circuit ) 是由 史增博 方伟 于 2018-06-25 设计创作，主要内容包括：一种SRAM写操作追踪电路,包括：模拟存储单元电路,与补偿电路耦接,适于模拟SRAM存储单元；补偿电路,输入端与所述模拟存储单元电路的内部存储节点输出端耦接,输出端与时钟产生电路耦接,适于对所述模拟存储单元电路的内部存储节点输出端的输出电压进行补偿,以增加所述内部存储节点输出端的输出电压从高电平跳变至低电平的延时。上述方案可以增加写追踪电路的开启时间,避免出现写电路无法正常写入的情况出现。(An SRAM write operation tracking circuit, comprising: the analog storage unit circuit is coupled with the compensation circuit and is suitable for simulating the SRAM storage unit; and the compensation circuit is suitable for compensating the output voltage of the internal storage node output end of the analog storage unit circuit so as to increase the time delay of the output voltage of the internal storage node output end jumping from a high level to a low level. The scheme can increase the starting time of the writing tracking circuit and avoid the situation that the writing circuit cannot write normally.)

SRAM写操作追踪电路

技术领域

本发明涉及电路领域，尤其涉及一种SRAM写操作追踪电路。

背景技术

静态随机存取存储器(Static Random Access Memory，SRAM)是一种具有静止存取功能的内存，不需要刷新电路既能保存内部存储的数据。SRAM写追踪电路用于控制写操作时字线(Word Line，WL)开启时间。目前，SRAM写追踪电路通常采用复制存储单元(bitcell)写操作的方法来实现。

为保证最小工作电压(VCC min)条件下写追踪电路有效，通常采用两个上拉管串联的结构，增强模拟存储单元(reference cell)的写入能力，改善最小工作电压下reference cell写失效的问题。

现有的写追踪电路中，由于reference cell的上拉管与bitcell的差异，导致写追踪电路与实际写电路之间PVT特性存在较大差异，PVT特性包括工艺(process)特性、电压(voltage)特性以及温度(temperature)特性。在SNFP(Slow NMOS Fast PMOS)低温低压下，写追踪电路的开启时间快于实际写电路所需的时间，导致WL开启时间不够，导致无法正常写入。

发明内容

本发明实施例解决的是在特定PVT条件下，如何增加写追踪电路的开启时间，避免出现写电路无法正常写入。

为解决上述技术问题，本发明实施例提供一种SRAM写操作追踪电路，包括：模拟存储单元电路，与补偿电路耦接，适于模拟SRAM存储单元；补偿电路，输入端与所述模拟存储单元电路的内部存储节点输出端耦接，输出端与时钟产生电路耦接，适于对所述模拟存储单元电路的内部存储节点输出端的输出电压进行补偿，以增加所述内部存储节点输出端的输出电压从高电平跳变至低电平的延时。

可选的，所述SRAM写操作追踪电路还包括：延迟电路；所述延迟电路的输入端与所述补偿电路的输出端耦接，所述延迟电路的输出端与时钟产生电路耦接。

可选的，所述SRAM写操作追踪电路还包括：反相电路；所述反相电路，包括：第二NMOS管以及第一PMOS管，其中：所述第二NMOS管，栅极与所述补偿电路的输出端耦接，源极输入低电平，漏极与所述第一PMOS管的漏极耦接；所述第二NMOS管，栅极与所述补偿电路的输出端耦接，源极输入低电平，漏极与所述第一PMOS管的漏极耦接。

可选的，所述补偿电路包括：第一NMOS管；所述第一NMOS管的栅极输入高电平，所述第一NMOS管的漏极与所述模拟SRAM存储单元电路的内部存储节点输出端连接，所述第一NMOS管的源极与所述第二NMOS管的栅极耦接，且所述第一NMOS管的源极为所述补偿电路的输出端。

可选的，所述补偿电路还包括：储能装置，第一端与所述第一NMOS管的漏极耦接，第二端与所述第一NMOS管的源极耦接，适于存储电能，并在检测到芯片内部工作电压小于预设值时放电。

可选的，所述储能装置为电容。

可选的，所述第一PMOS管的源极与所述第一PMOS管的衬底耦接。

可选的，所述第二NMOS管的源极与所述第二NMOS管的衬底耦接。

可选的，所述模拟SRAM存储单元电路，包括：第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管以及第四NNOS管，其中：所述第二PMOS管，源极输入高电平，栅极与所述第四PMOS管的栅极耦接，漏极与所述第四PMOS管的源极耦接；所述第三PMOS管，源极输入高电平，栅极与所述第五PMOS管的栅极耦接，漏极与所述第五PMOS管的源极耦接；所述第四PMOS管，源极与所述第二PMOS管的漏极耦接，栅极与所述第三NMOS管的栅极耦接，漏极与所述第三NMOS管的漏极耦接；所述第五PMOS管，源极与所述第三PMOS管的漏极耦接，栅极与所述耦接，漏极与所述第四NMOS管的漏极耦接；所述第三NMOS管，源极输入低电平，栅极与所述第四PMOS管的栅极耦接，漏极与所述第四PMOS管的漏极耦接；所述第四NMOS管，源极输入低电平，栅极与所述第五PMOS管的栅极耦接，漏极与所述第五PMOS管的漏接耦接。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在SRAM写操作追踪电路中，设置补偿电路与模拟存储单元电路耦接，通过补偿电路增加内部存储节点输出端的输出电压从高电平跳变至低电平的延时，从而增加SNFP下NMOS的开关速度，因此能够有效增加写追踪电路的开启时间，避免出现写电路无法正常写入的情况出现。

进一步，在第一NMOS管的漏极与源极之间并联储能装置，储能装置在检测到芯片内部工作电压小于预设值时放电，从而确保SRAM在低工作电压下能够正常工作。

附图说明

图1是本发明实施例中的一种SRAM写操作追踪电路的结构示意图；

图2是本发明实施例中的另一种SRAM写操作追踪电路的结构示意图。

具体实施方式

现有的写追踪电路中，由于reference cell的上拉管与bitcell的差异，导致写追踪电路与实际写电路之间PVT特性存在较大差异，PVT特性包括工艺(process)特性、电压(voltage)特性以及温度(temperature)特性。在SNFP低温低压下，写追踪电路的开启速度快于实际写电路所需的时间，导致WL开启时间不够，导致无法正常写入。

本发明实施例中，在SRAM写操作追踪电路中，设置补偿电路与模拟存储单元电路耦接，通过补偿电路增加内部存储节点输出端的输出电压从高电平跳变至低电平的延时，从而增加SNFP下NMOS的开关速度，因此能够有效增加写追踪电路的开启时间，避免出现写电路无法正常写入的情况出现。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供了一种SRAM写操作追踪电路，包括：模拟存储单元电路11以及补偿电路12。

在具体实施中，模拟存储单元电路11可以与补偿电路12耦接，模拟存储单元电路11适于模拟SRAM存储单元。在实际应用中，模拟存储单元电路11的具体结构可以参照现有的SRAM中存储单元(bitcell)的具体结构。具体的模拟存储单元电路11的结构并不对本发明的保护范围造成影响。

在具体实施中，补偿电路12的输入端可以与模拟存储单元电路11的内部存储节点输出端耦接，补偿电路12的输出端可以与时钟产生电路13耦接。在本发明实施例中，补偿电路12可以对模拟存储单元电路11的内部存储节点输出端的输出电压进行补偿，以增加模拟存储单元电路11的内部存储节点输出端的输出电压从高电平跳变至低电平的延时。

在实际应用中，时钟产生电路可以用于产生SRAM内部的时钟信号。

在具体实施中，SRAM写操作追踪电路还可以包括：延迟电路15，延迟电路15的输入端可以与补偿电路12的输出端耦接，延迟电路15的输出端可以与时钟产生电路13耦接。

通过延时电路，可以对补偿电路12的输出信号做延时处理。在具体应用中，延时电路的延时时间可以根据实际的应用场景进行设定，此处不做赘述。

在具体实施中，SRAM写操作追踪电路还可以包括：反相电路14。反相电路14的输入端可以与补偿电路12的输出端耦接，反相电路14的输出端可以与延迟电路15的输入端耦接。

参照图2，给出了本发明实施例中的一种SRAM写操作追踪电路的结构示意图，以下结合图1进行详细说明。

在具体实施中，补偿电路12可以包括第一NMOS管MN1。第一NMOS管MN1的栅极可以输入高电平，第一NMOS管MN1的漏极可以与模拟SRAM存储单元电路的内部存储节点输出端连接，第一NMOS管的源极与第二NMOS管的栅极耦接，且第一NMOS管的源极为补偿电路12的输出端。

在具体实施中，补偿电路12还可以包括储能装置。储能装置的第一端可以与第一NMOS管MN1的漏极耦接，第二端可以与第一NMOS管MN1的源极耦接。

在本发明实施例中，储能装置可以在芯片正常工作时存储电能，并在检测到芯片内部的工作电压小于预设值时，存储装置放电，从而确保SRAM在低工作电压下能够正常工作。

在实际应用中，储能装置可以为电容，也可以为其他能够存储电能的电子元器件或电路单元。

在本发明一实施例中，参照图2，储能装置为电容C1。

在具体实施中，反相电路14可以包括第二NMOS管MN2以及第一PMOS管MP1，其中：第二NMOS管MN2的栅极可以与补偿电路12的输出端耦接，第二NMOS管MN2的源极可以输入低电平，第二NMOS管MN2的漏极可以与第一PMOS管MP1的漏极耦接；

第一PMOS管MP1的栅极可以与模拟存储单元电路11的内部存储节点输出端耦接，第一PMOS管MP1的源极可以输入高电平，第一PMOS管MP1的漏极可以与第二NMOS管MN2的漏极耦接。

在本发明实施例中，第二NMOS管MN2的源极可以与第二NMOS管MN2的衬垫耦接，且第二NMOS管MN2的源极的可以接入低电平VSS。第一PMOS管MP1的源极可以与第一PMOS管MP1的衬垫耦接，且第一PMOS管MP1的源极可以接入高电平VDD。

在具体实施中，第一PMOS管MP1的源极可以与第一PMOS管MP1的衬底耦接，且第一PMOS管MP1的源极以及第一PMOS管MP1的衬底均接入VDD。

在具体实施中，第二NMOS管MN2的源极可以与第二NMOS管MN2的衬底耦接，且第二NMOS管MN2的源极以及第二NMOS管MN2的衬底均接入VSS。

在具体应用中，模拟SRAM存储单元可以参照现有技术中的模拟SRAM存储单元的结构。参照图2，给出了本发明实施例中的另一种SRAM写操作追踪电路的结构示意图。

在本发明实施例中，模拟SRAM存储单元电路11可以包括：第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第三NMOS管MN3以及第四NMOS管MN4，其中：

第二PMOS管MP2的源极可以输入高电平VDD，第二PMOS管MP2的栅极可以与第四PMOS管MP4的栅极耦接，第二POMS管的漏极可以与第四PMOS管MP4的源极耦接；

第三PMOS管MP3的源极可以输入高电平VDD，第三PMOS管MP3的栅极可以与第五PMOS管MP5的栅极耦接，第三PMOS管MP3的漏极可以与第五PMOS管MP5的源极耦接；

第四PMOS管MP4的源极可以与第二PMOS管MP2的漏极耦接，第四PMOS管MP4的栅极可以与第三NMOS管MN3的栅极耦接，第四PMOS管MP4的漏极可以与第四NMOS管MN4的漏极耦接；

第五PMOS管MP5的源极可以与第三PMOS管MP3的漏极耦接，第五PMOS管MP5的栅极可以与第四NMOS管MN4的栅极耦接，第五PMOS管MP5的漏极可以与第四NMOS管MN4的漏极耦接；

第三NMOS管MN3的源极可以输入低电平VCC，第三NMOS管MN3的栅极可以与第四PMOS管MP4的栅极耦接，第三NMOS管MN3的漏极可以与第四PMOS管MP4的漏极耦接；第三NMOS管MN3的栅极可以与模拟存储单元电路11的内部存储节点输出端耦接；

第四NMOS管MN4的源极可以输入低电平VCC，第四NMOS管MN4的栅极可以与第五PMOS管MP5的栅极耦接，第四PMOS管MP4的漏极可以与第五PMOS管MP5的漏极耦接。

在实际应用中，继续参照图2，位线写入端(DBLW)可以与第五NMOS管MN5的漏极耦接，第五NMOS管的源极可以分别与第五PMOS管MP5的栅极以及第四NMOS管MN4的栅极耦接，第五NMOS管的栅极可以与字线写入端(DBL_Write)耦接，第五NMOS管的衬底可以与第三NMOS管MN3的衬底耦接。

字线写入端可以与第六NMOS管的栅极耦接。第六NMOS管的源极可以与第五PMOS管MP5的漏极以及第四NMOS管MN4的漏极耦接，第六NMOS管的漏极为DBLXW输出端。

在本发明实施例中，模拟存储单元电路11的内部存储节点输出端可以为RB端口。

采用本发明实施例提供的SRAM写操作追踪电路，在SRAM写操作追踪电路中，设置补偿电路与模拟存储单元电路耦接，通过补偿电路增加内部存储节点输出端的输出电压从高电平跳变至低电平的延时，从而增加SNFP下NMOS的开关速度，因此能够有效增加写追踪电路的开启时间，避免出现写电路无法正常写入的情况出现。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。