阅读说明：本技术 半导体存储装置 (Semiconductor memory device with a plurality of memory cells ) 是由 中冢圭祐 于 2019-01-30 设计创作，主要内容包括：本公开涉及半导体存储装置。实施方式提供存储器单元晶体管的集成度高的半导体存储装置。实施方式的半导体存储装置具备第1结构体和第2结构体。第1结构体与第2结构体沿第1方向交替地排列。第1结构体具有沿第2方向相互分隔开地排列的多个电极膜。第2结构体具有柱状构件、第1绝缘构件、以及第1方向上的长度比多个第1绝缘构件的第1方向上的长度长的第2绝缘构件。柱状构件具有在第2方向上延伸的半导体构件、以及设置在半导体构件与电极膜之间的电荷蓄积构件。第2绝缘构件沿第3方向排列。在第1方向上相邻的第2结构体间,第3方向上的第2绝缘构件的位置相互不同。在第2绝缘构件间,柱状构件与第1绝缘构件交替地排列。(The present disclosure relates to a semiconductor memory device. Embodiments provide a semiconductor memory device with high integration of memory cell transistors. The semiconductor memory device of the embodiment includes a 1 st structural body and a 2 nd structural body. The 1 st structures and the 2 nd structures are alternately arranged in the 1 st direction. The 1 st structure body has a plurality of electrode films arranged to be spaced apart from each other in the 2 nd direction. The 2 nd structural body has a columnar member, a 1 st insulating member, and a 2 nd insulating member having a length in the 1 st direction longer than the length in the 1 st direction of the plurality of 1 st insulating members. The columnar member has a semiconductor member extending in the 2 nd direction, and a charge accumulation member disposed between the semiconductor member and the electrode film. The 2 nd insulating members are arranged in the 3 rd direction. The positions of the 2 nd insulating members in the 3 rd direction are different from each other between the 2 nd structures adjacent in the 1 st direction. Between the 2 nd insulating members, the columnar members are alternately arranged with the 1 st insulating members.)

半导体存储装置

本申请享有以日本专利申请2018-171220号(申请日：2018年9月13日)为在先申请的优先权。本申请通过参照该在先申请而包括在先申请的全部内容。

技术领域

实施方式涉及半导体存储装置。

背景技术

近年来，正在开发一种三维型半导体存储装置。在三维型半导体存储装置中，在基板上设置层叠了多个电极膜而得到的层叠体，并设置有贯穿层叠体的多个半导体构件，在电极膜与半导体构件的交叉部分形成存储器单元晶体管。在三维型半导体存储装置中还要求存储器单元晶体管的进一步的高集成化。

发明内容

实施方式提供一种存储器单元晶体管的集成度高的半导体存储装置。

实施方式涉及的半导体存储装置具备多个第1结构体以及多个第2结构体。所述多个第1结构体以及所述多个第2结构体沿第1方向交替地排列。所述第1结构体具有沿与所述第1方向交叉的第2方向相互分隔开地排列的多个电极膜。所述第2结构体具有多个柱状构件、多个第1绝缘构件以及在所述第1方向上的长度比所述多个第1绝缘构件在所述第1方向上的长度长的多个第2绝缘构件。所述柱状构件具有在所述第2方向上延伸的半导体构件以及设置在所述半导体构件与所述电极膜之间的电荷蓄积构件。所述第2绝缘构件沿与所述第1方向以及所述第2方向交叉的第3方向排列。在所述第1方向上相邻的所述第2结构体间，所述第2绝缘构件在所述第3方向上的位置相互不同。在所述第2绝缘构件间，所述柱状构件与所述第1绝缘构件交替地排列。

附图说明

图1是表示第1实施方式涉及的半导体存储装置的俯视图。

图2是表示图1的区域A的俯视图。

图3是表示图1的区域B的俯视图。

图4是与图3的区域C相当的剖视图。

图5的(a)是图4所示的D-D’线的剖视图，图5的(b)是图4所示的E-E’线的剖视图。

图6是表示比较例涉及的半导体存储装置的俯视图。

图7是表示图6的区域B的俯视图。

图8是表示第2实施方式涉及的半导体存储装置的俯视图。

图9是表示图8的区域B的俯视图。

图10是表示第3实施方式涉及的半导体存储装置的俯视图。

图11是表示图10的区域B的俯视图。

图12是表示第4实施方式涉及的半导体存储装置的俯视图。

图13是表示图12的区域B的俯视图。

标号说明

1、2、3、4：半导体存储装置；10：硅基板；11：层间绝缘膜；12：栅电极；13：接触孔；14：布线；15：过孔；17：控制电路；19：源电极膜；20：层叠体；22：存储器单元区域；23：替换区域；24：存储器单元结构体；24a、24b、24c：部分；25：字线结构体；29：层间绝缘膜；30：柱状构件；31：绝缘构件；32：绝缘构件；35：电极膜；36：绝缘膜；41：芯构件；42：硅柱；43：隧道绝缘膜；44：电荷蓄积膜；45：硅氧化物层；46：高介电常数层；47：阻挡绝缘膜；48：插塞；49：位线；91：沟槽；92：存储器孔；93：贯通孔；94：空间；Da：排列周期；Db、Dc：距离；L1、L2：长度。

具体实施方式

(第1实施方式)

以下对第1实施方式进行说明。

图1是表示本实施方式涉及的半导体存储装置的俯视图。

图2是表示图1的区域A的俯视图。

图3是表示图1的区域B的俯视图。

图4是与图3的区域C相当的剖视图。

图5的(a)是沿图4所示的D-D’线的剖视图，图5的(b)是沿图4所示的E-E’线的剖视图。

其中，各图为示意性图示，各结构要素的数量以及尺寸比在图之间未必一致。

如图5的(a)以及(b)所示，在本实施方式涉及的半导体存储装置1中，设置有例如由单晶的硅(Si)构成的硅基板10。在硅基板10的上层部分形成有杂质扩散层(未图示)以及STI(Shallow Trench Isolation：元件分离绝缘膜)(未图示)等。在硅基板10上设置有层间绝缘膜11。在层间绝缘膜11内设置有栅电极12、接触孔13、布线14以及过孔15等。由此，在硅基板10的上层部分以及层间绝缘膜11内形成有控制电路17。在层间绝缘膜11上设置有作为导电体的源电极膜19。在源电极膜19上设置有层叠体20。在层叠体20上设置有层间绝缘膜29。

以下，在本说明书中，为了便于说明而采用XYZ正交坐标系。将硅基板10、层间绝缘膜11、源电极膜19以及层叠体20的排列方向设为“Z方向”。还将Z方向中的从硅基板10朝向层叠体20的方向称为“上”，将其反方向称为“下”，该表达仅是考虑方便性，与重力的方向无关。此外，将与Z方向正交且相互正交的两个方向设为“X方向”以及“Y方向”。

如图1所示，在层叠体20中设定有存储器单元区域22以及替换(replace)区域23。存储器单元区域22以及替换区域23沿X方向交替地排列。存储器单元结构体24和字线结构体25遍及沿X方向排列的存储器单元区域22以及替换区域23整体地沿Y方向交替地排列。存储器单元结构体24以及字线结构体25分别是遍及层叠体20整体地在X方向上延伸的结构体。关于存储器单元结构体24以及字线结构体25的内部结构，后述。

如图4所示，在各存储器单元结构体24中设置有柱状构件30、绝缘构件31以及绝缘构件32。柱状构件30的形状是中心轴在Z方向上延伸的柱状，例如是大致圆柱形或者椭圆柱形。在柱状构件30的形状为椭圆柱形时，其长径方向为Y方向，短径方向为X方向。关于柱状构件30的内部结构，后述。

绝缘构件31的形状例如为在Z方向上延伸的大致长方体。绝缘构件31例如由硅氧化物(SiO)等绝缘材料形成。绝缘构件32的形状例如为中心轴在Z方向上延伸且长径方向为X方向、短径方向为Y方向的大致椭圆柱形或者长圆柱形。绝缘构件32例如由硅氧化物等绝缘材料形成。

如图1以及图2所示，在存储器单元区域22中，柱状构件30和绝缘构件31沿X方向交替且周期性地排列。将存储器单元区域22中的沿X方向的柱状构件30的排列周期设为Da。在相邻的存储器单元结构体24之间，柱状构件30在X方向上的位置相互错开，在每隔1个配置的存储器单元结构体24之间，柱状构件30在X方向上的位置相同。因此，从Z方向观察，柱状构件30被配置为交错状。

具体而言，若设为第1存储器单元结构体24与第2存储器单元结构体24在Y方向上相邻且设置于第1存储器单元结构体24的第1柱状构件30与第2柱状构件30在X方向上相邻，则在第1柱状构件30与第2柱状构件30之间设置有绝缘构件31。并且，设置于第2存储器单元结构体24的第3柱状构件30在X方向上位于第1柱状构件30与第2柱状构件30之间且在Y方向上设置于不同的位置。

如图1以及图3所示，绝缘构件32配置于替换区域23。但是，还存在未配置绝缘构件32的替换区域23。在各存储器单元结构体24中，配置了绝缘构件32的替换区域23与未配置绝缘构件32的替换区域23在X方向上交替地排列。因此，在各存储器单元结构体24中，多个绝缘构件32沿X方向周期性地排列，其排列周期为替换区域23的排列周期的2倍。即，在各存储器单元结构体24中，在每隔1个替换区域23中设置有1个绝缘构件32。绝缘构件32与配置在X方向两侧的绝缘构件31接触。在各存储器单元结构体24中，在X方向上相邻的绝缘构件32间，柱状构件30与绝缘构件31沿X方向交替地排列。

在相邻的存储器单元结构体24间，配置有绝缘构件32的替换区域23和未配置绝缘构件32的替换区域23在Y方向上相邻。因此，在1个替换区域23中，绝缘构件32被设置于在Y方向上每隔1个的存储器单元结构体24中。

如图4所示，绝缘构件32的短径即Y方向上的长度L2比绝缘构件31的宽度即Y方向上的长度L1长。即，L2>L1。

如图3所示，在各存储器单元结构体24中，将位于存储器单元区域22的部分设为“部分24a”。此外，将位于配置有绝缘构件32的替换区域23的部分设为“部分24b”，将位于未配置绝缘构件32的替换区域23的部分设为“部分24c”。

如图1以及图3所示，在各存储器单元结构体24中，部分24b与部分24c沿X方向交替地排列，在部分24b与部分24c之间配置有部分24a。此外，若着眼于1个替换区域23，则部分24b与部分24c遍及沿Y方向排列的多个存储器单元结构体24地交替地排列。换言之，在X方向以及Y方向双方，部分24b配置于部分24c间，部分24c配置于部分24b间。

如上所述，部分24a中的柱状构件30的排列周期为Da。其中，柱状构件30的排列周期是指从Z方向观察时柱状构件30的中心在X方向上的排列周期。各部分24a中例如排列有32根柱状构件30。部分24b中的夹着绝缘构件32的柱状构件30的中心间的距离Db比排列周期Da长。此外，部分24c中的柱状构件30的中心间的距离Dc也比排列周期Da长。因此，替换区域23中的柱状构件30的配置密度低于存储器单元区域22中的柱状构件30的配置密度。

在本实施方式中，使某存储器单元区域22中的柱状构件30的排列相对于与该存储器单元区域22夹着替换区域23在X方向上相邻的其他存储器单元区域22中的柱状构件30的排列错开半周期的量。结果，部分24b中的柱状构件30的中心间的距离Db为排列周期Da的3.5倍，部分24c中的柱状构件30的中心间的距离Dc也为排列周期Da的3.5倍。即，Db＝3.5Da，Dc＝3.5Da。

此外，实际上，由于工艺的误差等，距离Db以及Dc有发生变动的可能性，距离Db以及Dc分别比排列周期Da的3倍大且比4倍小。即，3Da<Db<4Da，3Da<Dc<4Da。

此外，在图3中，以双点划线描绘出的椭圆表示假设柱状构件30以周期Da排列则柱状构件30应该所在的区域，实际上在该位置未配置柱状构件30。实际上配置的柱状构件30通过实线的椭圆表示。后述的类似的图中也同样。

另一方面，如图4、图5的(a)以及(b)所示，在字线结构体25中，电极膜35与绝缘膜36沿Z方向交替地层叠。电极膜35例如由钨(W)等导电性材料形成，绝缘膜36例如由硅氧化物等绝缘性材料形成。

接下来，对各柱状构件30的构成进行说明。

如图4以及图5(a)所示，在各柱状构件30中，从中心轴朝向外侧依次设置有芯构件41、硅柱42、隧道绝缘膜43、电荷蓄积膜44以及硅氧化物层45。芯构件41的形状为中心轴在Z方向上延伸的大致柱形。硅柱42、隧道绝缘膜43、电荷蓄积膜44以及硅氧化物层45的形状为中心轴在Z方向上延伸的大致筒形。电荷蓄积膜44至少配置在隧道绝缘膜43与电极膜35之间。硅氧化物层45配置在电荷蓄积膜44与电极膜35之间。

芯构件41由绝缘性材料形成，例如由硅氧化物形成。作为半导体构件的硅柱42由作为半导体材料的硅形成。硅柱42的下端与源电极膜19连接，上端经由插塞48与位线49连接。位线49设置于存储器单元区域22并沿Y方向延伸。插塞48以及位线49设置于层间绝缘膜29内。

隧道绝缘膜43通常是绝缘性的，但当被施加半导体存储装置1的驱动电压的范围内的预定电压时，成为供隧穿电流流经的膜，例如是按照硅氧化物层、硅氮化物层以及硅氧化物层这样的顺序层叠而成的ONO膜。电荷蓄积膜44是具有蓄积电荷的能力的膜，例如由包括电子的俘获点(trap site)的绝缘性材料形成，例如由硅氮化物(SiN)构成。硅氧化物层45由硅氧化物构成。

在柱状构件30的周围设置有高介电常数层46。高介电常数层46由介电常数比硅氧化物的介电常数高的高介电常数材料形成，例如由铝氧化物或者铪氧化物形成。高介电常数层46设置在电极膜35的上表面上、下表面上、朝向柱状构件30的侧面上以及朝向绝缘构件31的侧面上，但未设置在朝向绝缘构件32的侧面上。即，高介电常数层46配置在硅氧化物层45的侧面上以及绝缘构件31的侧面上，而未配置在绝缘构件32的侧面上。高介电常数层46与硅氧化物层45、电极膜35以及绝缘构件31接触。通过硅氧化物层45以及高介电常数层46形成了阻挡绝缘膜47。阻挡绝缘膜47是即使在半导体存储装置1的驱动电压的范围内被施加电压也实质上不使电流流经的膜。

在层叠体20中，从上起1层或者多层电极膜35作为上部选择栅线发挥功能，在上部选择栅线与硅柱42的每个交叉部分构成上部选择栅晶体管。此外，从下起1层或者多层电极膜35作为下部选择栅线发挥功能，在下部选择栅线与硅柱42的每个交叉部分构成下部选择栅晶体管。上部选择栅线以及下部选择栅线以外的电极膜35作为字线发挥功能，在字线与硅柱42的每个交叉部分构成存储器单元晶体管。在存储器单元晶体管中，硅柱42作为隧道发挥功能，电极膜35作为栅发挥功能，电荷蓄积膜44作为电荷蓄积构件发挥功能。由此，多个存储器单元晶体管沿着各硅柱42串联连接，其两端连接有上部选择栅晶体管以及下部选择栅晶体管，形成NAND串。

接下来，对本实施方式涉及的半导体存储装置的制造方法的一个例子简单进行说明。

如图4、图5的(a)以及(b)所示，在硅基板10的上层部分形成杂质扩散层以及STI等，形成栅电极12、接触孔13、布线14以及过孔15等且形成层间绝缘膜11。由此，在硅基板10的上层部分以及层间绝缘膜11内形成控制电路17。接下来，在层间绝缘膜11上形成源电极膜19。

接着，使由硅氧化物构成的绝缘膜36和由硅氮化物构成的牺牲膜(未图示)层叠而形成层叠体20。接下来，通过实施例如RIE(Reactive Ion Etching：反应性离子蚀刻)等各向异性蚀刻，在层叠体20形成在X方向上延伸的沟槽91。接下来，通过在沟槽91内埋入硅氧化物来形成绝缘构件31。接着，在存储器单元区域22中，通过各向异性蚀刻形成存储器孔92，以将绝缘构件31截断。存储器孔92到达至源电极膜19。存储器孔92不形成在替换区域23的X方向中央部。

接下来，在存储器孔92的内表面上，使硅氧化物层45、电荷蓄积膜44、隧道绝缘膜43、硅柱42以及芯构件41层叠而形成柱状构件30。

接着，通过实施各向异性蚀刻而在替换区域23中形成贯通孔93，以将绝缘构件31截断。贯通孔93到达至源电极膜19。贯通孔93不形成于存储器单元区域22。接下来，通过实施各向同性蚀刻，经由贯通孔93除去牺牲膜。由此，在层叠体20内形成从贯通孔93连续的空间94。在空间94的内表面，绝缘膜36、柱状构件30的硅氧化物层45以及绝缘构件31露出。

接下来，经由贯通孔93使高介电常数材料堆积，由此在空间94的内表面上形成高介电常数层46。然后，经由贯通孔93使钨等导电性材料堆积，由此在空间94内形成电极膜35。接下来，除去贯通孔93内的导电性材料以及高介电常数材料。接着，通过在贯通孔93内埋入硅氧化物来形成绝缘构件32。

接下来，在层叠体20上形成层间绝缘膜29、插塞48以及位线49。这样一来，制造出本实施方式涉及的半导体存储装置1。

根据本实施方式，通过设定替换区域23，并经由贯通孔93将牺牲膜替换为电极膜35，由此，能够避免对包括电极膜35的层叠体进行深度蚀刻的工序。结果，能够容易地制造半导体存储装置1。在替换区域23的X方向中央部无法形成柱状构件30，不形成存储器单元晶体管。

但是，在本实施方式中，在相邻的存储器单元区域22间使柱状构件30的排列错开半周期的量。由此，将存储器单元结构体24的部分24b中的柱状构件30的中心间的距离Db设为3.5Da，部分24c中的柱状构件30的中心间的距离Dc也设为3.5Da。因此，能够抑制由于设置替换区域23而导致的存储器单元晶体管的减少。结果，能够实现存储器单元晶体管的集成度高的半导体存储装置1。

(比较例)

接下来，对比较例进行说明。

图6是本比较例涉及的半导体存储装置的俯视图。

图7是表示图6的区域B的俯视图。

如图6以及图7所示，在本比较例涉及的半导体存储装置101中，在替换区域23中，从各存储器单元结构体24简单地除去3个柱状构件30，确保了形成贯通孔93(绝缘构件32)的空间。因此，部分24b中的柱状构件30的中心间的距离Db为排列周期Da的4倍，部分24c中的柱状构件30的中心间的距离Dc也为排列周期Da的4倍。即，Db＝4Da，Dc＝4Da。结果，本比较例涉及的半导体存储装置101与第1实施方式涉及的半导体存储装置1相比较，存储器单元晶体管的集成密度低。

(第2实施方式)

接着，对第2实施方式进行说明。

图8是表示本实施方式涉及的半导体存储装置的俯视图。

图9是表示图8的区域B的俯视图。

如图8以及图9所示，在本实施方式涉及的半导体存储装置2中，在X方向上相邻的存储器单元区域22间，使柱状构件30的排列相对于虚拟的YZ平面呈镜像关系。由此，在替换区域23中，在配置有绝缘构件32的部分24b中，除去了3个柱状构件30，在未配置绝缘构件32的部分24c中，除去了2个柱状构件30。因此，部分24b中的柱状构件30的中心间的距离Db为排列周期Da的4倍，部分24c中的柱状构件30的中心间的距离Dc为排列周期Da的3倍。即，Db＝4Da，Dc＝3Da。

此外，实际上由于工艺的误差等，距离Db以及Dc有发生变动的可能性，距离Db比排列周期Da的3.5倍大且比4.5倍小，距离Dc比排列周期Da的2.5倍大且比3.5倍小。即，3.5Da<Db<4.5Da，2.5Da<Dc<3.5Da。

这样，在本实施方式中，为了在部分24b中形成贯通孔93(绝缘构件32)而确保充分的空间，并且在部分24c中缩短了柱状构件30间的距离。结果，在半导体存储装置2中，能够提高存储器单元晶体管的集成度。本实施方式中的上述以外的结构、制造方法以及效果，与前述的第1实施方式相同。

(第3实施方式)

接下来，对第3实施方式进行说明。

图10是表示本实施方式涉及的半导体存储装置的俯视图。

图11是表示图10的区域B的俯视图。

本实施方式是将前述的第1实施方式与第2实施方式组合后的例子。

如图10以及图11所示，在本实施方式涉及的半导体存储装置3中，在相邻的存储器单元区域22间，柱状构件30的排列错开半周期的量且相对于虚拟的YZ平面呈镜像关系。由此，能够将部分24b中的柱状构件30的中心间的距离Db设为排列周期Da的3.5倍，将部分24c中的柱状构件30的中心间的距离Dc设为排列周期Da的2.5倍。即，Db＝3.5Da，Dc＝2.5Da。

此外，实际上由于工艺的误差等，距离Db以及Dc有发生变动的可能性，距离Db比排列周期Da的3倍大且比4倍小，距离Dc比排列周期Da的2倍大且比3倍小。即，3Da<Db<4Da，2Da<Dc<3Da。

根据本实施方式，与第1以及第2实施方式相比较，能够使存储器单元晶体管的集成度进一步提高。本实施方式中的上述以外的结构、制造方法以及效果与前述的第1实施方式相同。

(第4实施方式)

接下来，对第4实施方式进行说明。

图12是表示本实施方式涉及的半导体存储装置的俯视图。

图13是表示图12的区域B的俯视图。

如图12以及图13所示，本实施方式涉及的半导体存储装置4与前述的第2实施方式涉及的半导体存储装置2(参照图8以及图9)相比较，在存储器单元结构体24的部分24c中，柱状构件30以排列周期Da排列的点不同。在部分24a中，柱状构件30也以排列周期Da排列，因此在X方向上遍及相邻的绝缘构件32间的全长地，柱状构件30沿X方向以排列周期Da周期性地排列。因此，部分24c中的柱状构件30的中心间的距离Dc与排列周期Da相等。此外，部分24b中的柱状构件30的中心间的距离Db为排列周期Da的4倍。即，Db＝4Da，Dc＝Da。

此外，实际上由于工艺的误差等，距离Db以及Dc有发生变动的可能性，距离Db比排列周期Da的3.5倍大且比4.5倍小，距离Dc比排列周期Da的0.5倍大且比1.5倍小。即，3.5Da<Db<4.5Da，0.5Da<Dc<1.5Da。

这样，根据本实施方式，与第2实施方式相比较，能够使存储器单元晶体管的集成度进一步提高。本实施方式中的上述以外的结构、制造方法以及效果与前述的第1实施方式相同。

根据以上说明的实施方式，能够实现存储器单元晶体管的集成度高的半导体存储装置。

以上，说明了本发明的几个实施方式，但这些实施方式是作为例子提出的，并不用于限定发明的范围。这些新的实施方式能够以其它各种方式进行实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形包含在发明的范围和/或主旨中，并且包含在权利要求书所记载的发明及其等同的范围中。