阅读说明：本技术 半导体结构及其制造方法 (Semiconductor structure and manufacturing method thereof ) 是由 周耀辉 任小兵 刘群 金炎 王德进 于 2018-08-15 设计创作，主要内容包括：本发明涉及一种半导体结构,包括：衬底；浮栅,设于所述衬底上；硅氧化物层,覆盖所述浮栅；无掺杂多晶硅层,设于所述硅氧化物层上；介质层,设于所述无掺杂多晶硅层上；及金属层,设于所述介质层上。本发明将传统的作为SAB的SiO<Sub>2</Sub>介质替换成硅氧化物层+无掺杂多晶硅层,使得硅氧化物层在厚度较薄的情况下,仍然能够通过无掺杂多晶硅层保证良好的电子隔绝能力,从而可以兼顾填充能力与电子隔绝能力。(The invention relates to a semiconductor structure, comprising: a substrate; the floating gate is arranged on the substrate; a silicon oxide layer covering the floating gate; an undoped polysilicon layer disposed on the silicon oxide layer; the dielectric layer is arranged on the undoped polysilicon layer; and the metal layer is arranged on the dielectric layer. The invention uses the conventional SiO as SAB 2 The medium is replaced by a silicon oxide layer and an undoped polysilicon layer, so that the silicon oxide layer can still ensure good electronic isolation capability through the undoped polysilicon layer under the condition of a thin thickness, and the filling capability and the electronic isolation capability can be considered at the same time.)

半导体结构及其制造方法

技术领域

本发明涉及半导体制造领域，特别是涉及一种半导体结构，还涉及一种半导体结构的制造方法。

背景技术

嵌入式一次性可编程结构(Embedded OTP Feature)是一种非常广泛使用的半导体器件结构，其主要优点是可以与CMOS工艺兼容且无需额外的光罩和特殊工艺，研发时间较短，适用于在成熟工艺平台上推进符合市场需求的衍生产品高效开发。

当半导体关键尺寸(CD)缩小(scaling down)至0.11μm及以下时，这种器件结构遇到了更多的工艺挑战。最主要的工艺挑战来自于由于栅极(例如浮栅)间的距离较小，导致作为金属硅化物阻挡层(Silicide Area Block,SAB)的SiO₂介质的填充(gap fill)能力与隔绝浮栅中注入的电子的能力不能兼顾的问题。为了保证作为SAB的SiO₂介质有较好的填充，该层SiO₂介质不能太厚，这就导致对浮栅中注入的电子的隔绝能力不佳。

发明内容

基于此，有必要提供一种能够兼顾填充能力与电子隔绝能力的半导体结构。

一种半导体结构，包括：衬底；浮栅，设于所述衬底上；硅氧化物层，覆盖所述浮栅；无掺杂多晶硅层，设于所述硅氧化物层上；介质层，设于所述无掺杂多晶硅层上；及金属层，设于所述介质层上。

在其中一个实施例中，所述硅氧化物层的厚度为

在其中一个实施例中，所述无掺杂多晶硅层的厚度为

在其中一个实施例中，还包括设于所述浮栅侧面的接触孔，所述接触孔内设置有金属塞。

在其中一个实施例中，还包括形成于衬底表面的金属硅化物层，所述金属塞的底部与所述金属硅化物层相接触；及接触孔刻蚀停止层，设于所述无掺杂多晶硅层和硅氧化物层之间。

在其中一个实施例中，所述半导体结构是嵌入式一次性可编程结构。

还有必要提供一种半导体结构的制造方法。

一种半导体结构的制造方法，包括：在衬底上形成浮栅；在所述浮栅上形成硅氧化物层作为金属硅化物阻挡层；在所述硅氧化物层上形成无掺杂多晶硅层；在所述无掺杂多晶硅层上形成介质层；及在所述介质层上形成金属层。

在其中一个实施例中，所述在所述无掺杂多晶硅层上形成介质层的步骤之后，所述在所述介质层上形成金属层的步骤之前，还包括在所述浮栅侧面形成接触孔的步骤。

在其中一个实施例中，还包括：形成金属接触，包括在衬底表面形成金属硅化物层；在所述金属硅化物层上形成接触孔刻蚀停止层。

在其中一个实施例中，所述在所述硅氧化物层上形成无掺杂多晶硅层的步骤，是低压化学气相淀积无掺杂多晶硅。

上述半导体结构，将传统的作为SAB的SiO₂介质替换成硅氧化物层+无掺杂多晶硅层。而由于传统的SAB隔绝电子的能力不佳的原因，是通过沉积形成的SiO₂介质中容易引入极性键，因此通过在硅氧化物层上设置无掺杂多晶硅层，利用无掺杂多晶硅相对致密的结构以及较好的电子隔绝特性，使得硅氧化物层在厚度较薄(较薄的硅氧化物层能够保证硅氧化物层和无掺杂多晶硅层有较佳的填充)的情况下，仍然能够通过无掺杂多晶硅层保证良好的电子隔绝能力(无掺杂多晶硅层隔绝浮栅和金属层之间的电子流动)。

附图说明

图1是一实施例中半导体结构的示意图；

图2是一实施例中半导体结构的制造方法的流程图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。

图1是一实施例中半导体结构的示意图，包括衬底(图1中未示)、浮栅10、硅氧化物层20、无掺杂多晶硅层30、介质层40及金属层50。浮栅10设于衬底上，硅氧化物层20覆盖浮栅10，无掺杂多晶硅层30设于硅氧化物层20上，介质层40设于无掺杂多晶硅层30上，金属层50设于介质层40上。图1中示出的结构左右对称，因此只标注出一边的结构。

上述半导体结构，将传统的作为SAB的SiO₂介质替换成硅氧化物层+无掺杂多晶硅层。而由于传统的SAB隔绝电子的能力不佳的原因，是通过沉积形成的SiO₂介质致密性较差，SiO₂中容易引入极性键。因此通过在硅氧化物层上设置无掺杂多晶硅层，利用无掺杂多晶硅相对致密的结构以及较好的电子隔绝特性，使得硅氧化物层在厚度较薄(较薄的硅氧化物层能够保证硅氧化物层和无掺杂多晶硅层有较佳的填充)的情况下，仍然能够通过无掺杂多晶硅层保证良好的电子隔绝能力。即，浮栅与金属层之间的电子流动(如图1中竖向虚线箭头所示)会被无掺杂多晶硅层隔绝。

在一个实施例中，浮栅10的材质为多晶硅。在一个实施例中，浮栅10与衬底之间还形成有栅氧化层。

在一个实施例中，半导体结构还在浮栅10的侧面设有接触孔，接触孔内填充有金属塞60，以将金属层50与接触孔底部的衬底电连接。

在一个实施例中，硅氧化物层20是作为金属硅化物阻挡层(SAB)，该半导体结构还在有源区的衬底表面形成有金属硅化物层(例如源极区表面和漏极区表面形成有金属硅化物层)，相应位置处的金属塞60与金属硅化物层相接触。

在一个实施例中，硅氧化物层20的厚度为

在一个实施例中，是通过淀积厚的硅氧化物形成硅氧化物层20。而在一种传统技术中，为了保证介质的电子隔绝能力，作为SAB的SiO₂介质需要淀积

左右。较薄的硅氧化物层20使无掺杂多晶硅层30是形成在一个深宽比较小的结构上，从而保证无掺杂多晶硅层30能够有较好的填充，不易形成空洞(void)，从而避免空洞对器件性能的负面影响。另一方面，无掺杂多晶硅层30的良好填充，亦对浮栅10中注入的电子的侧面逃逸(如图1中横向虚线箭头所示)有所改善。

在一个实施例中，无掺杂多晶硅层30和硅氧化物层20之间还形成有接触孔刻蚀停止层22。在一个实施例中，接触孔刻蚀之前，需要形成接触孔的位置处从下到上依次层叠有金属硅化物层(或衬底)、接触孔刻蚀停止层22、无掺杂多晶硅层30、介质层40。接触孔刻蚀时，以图案化的掩膜层为掩膜，刻蚀介质层40；通过合理选择蚀刻剂，使蚀刻停止在接触孔位置处的无掺杂多晶硅层30。然后更换蚀刻剂，继续刻蚀接触孔位置处的无掺杂多晶硅层30，刻蚀会停止在接触孔刻蚀停止层22上。再次更换蚀刻剂，将接触孔刻蚀停止层22刻穿，刻蚀停止在金属硅化物层/多晶硅(决定于接触孔的位置)上。随后去除图案化的掩膜层，可以使用本领域技术人员习知的方法。

在一个实施例中，无掺杂多晶硅层30的厚度为

在一个实施例中，是通过低压化学气相淀积(LPCVD)

厚的无掺杂多晶硅，与硅氧化物层20共同作为金属硅化物阻挡层，淀积的温度为500摄氏度左右。

在一个实施例中，衬底为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在图1所示的实施例中，衬底的构成材料选用单晶硅。

在一个实施例中，介质层40为层间介质(ILD)。层间介质可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介质也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

在一个实施例中，上述半导体结构是嵌入式一次性可编程结构。

本申请还提供一种半导体结构的制造方法。图2是一实施例中半导体结构的制造方法的流程图，包括：

S210，在衬底上形成浮栅。

在一个实施例中，可以在衬底上淀积多晶硅后，通过光刻及刻蚀多晶硅形成浮栅。

在一个实施例中，衬底为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在图1所示的实施例中，衬底的构成材料选用单晶硅。

S220，在浮栅上形成硅氧化物层作为金属硅化物阻挡层。

在一个实施例中，是通过淀积

厚的硅氧化物形成硅氧化物层。淀积之后可以通过光刻及刻蚀硅氧化物层，形成金属硅化物阻挡层。自对准金属硅化物(salicide)是一种相当简单方便的接触金属化程序，但是在半导体器件的制作过程中，有一些区域需要salicide过程，而有些区域需要非自对准金属硅化物(non-salicide)过程，对于需要non-salicide过程的器件，就要利用上述salicide的特性，用不会与金属反应的材料把需要non-salicide的区域覆盖起来。这种用于覆盖non-salicide器件的材料就称为自对准硅化物区域阻挡膜(SAB)。

S230，在硅氧化物层上形成无掺杂多晶硅层。

在一个实施例中，是通过低压化学气相淀积(LPCVD)

厚的无掺杂多晶硅，与硅氧化物层20共同作为金属硅化物阻挡层，淀积的温度为500摄氏度左右。

S240，在无掺杂多晶硅层上形成介质层。

在一个实施例中，是在无掺杂多晶硅层上淀积层间介质(ILD)。层间介质可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介质也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

S250，在介质层上形成金属层。

形成金属层作为金属互连。

在一个实施例中，步骤中S220和S230之间还包括在衬底表面形成金属硅化物层的步骤。在一个实施例中，形成金属硅化物层的方法包括以下步骤：首先，沉积金属或其他金属替代物，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料，形成金属层。接着加热衬底，造成金属层与其下的硅层发生硅化作用，形成金属硅化物，接着使用可侵蚀金属层、但不致侵蚀金属硅化物的蚀刻剂，以将未反应的金属层除去。在一个实施例中，加热衬底具体可以使用快速热退火(RTA)工艺。金属硅化物层可以形成于源极区表面和漏极区表面。

在一个实施例中，还包括在金属硅化物层上形成接触孔刻蚀停止层的步骤。在一个实施例中，接触孔刻蚀停止层的材质为氧化硅，厚度可以为

左右。

在一个实施例中，步骤S240和S250之间，还包括形成接触孔的步骤。接触孔可以形成多个，至少部分接触孔形成于浮栅的侧面。

在一个实施例中，刻蚀形成接触孔的方法如下：首先，在介质层的表面上形成图案化的掩膜层(例如图案化的光刻胶层)，该图案化的掩膜层定义预定形成的各接触孔的图案以及位置等。

接着，以图案化的掩膜层为掩膜，刻蚀层间介质；通过合理选择蚀刻剂，使蚀刻停止在接触孔位置处的无掺杂多晶硅层。然后更换蚀刻剂，继续刻蚀接触孔位置处的无掺杂多晶硅层，刻蚀会停止在接触孔刻蚀停止层上。再次更换蚀刻剂，将接触孔刻蚀停止层刻穿，刻蚀停止在金属硅化物层/多晶硅(决定于接触孔的位置)上。随后去除图案化的掩膜层，可以使用本领域技术人员习知的方法。

最后，使用导电材料填充接触孔，在接触孔内形成金属塞。其中，所述导电材料可以为本领域技术人员熟知的任何适合的导电材料，包括但不限于金属材料；其中，所述金属材料可以包括Ag、Au、Cu、Pd、Pt、Cr、Mo、Ti、Ta、W和Al中的一种或几种。

上述半导体结构及其制造方法尤其适用于关键尺寸(CD)在0.11微米以下的嵌入式一次性可编程结构。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。