阅读说明：本技术 具有处理器和静态随机存取存储器的键合半导体器件及其形成方法 (Bonded semiconductor device with processor and static random access memory and method of forming the same ) 是由 刘峻 于 2019-09-11 设计创作，主要内容包括：公开了半导体器件的实施例及其制造方法。在示例中,一种半导体器件,包括：第一半导体结构,包括处理器和第一键合层,所述第一键合层包括多个第一键合接触部。所述半导体器件还包括第二半导体结构,所述第二半导体结构包括静态随机存取存储器(SRAM)单元的阵列和第二键合层,所述第二键合层包括多个第二键合接触部。所述半导体器件还包括键合界面,所述键合界面在所述第一键合层和所述第二键合层之间。所述第一键合接触部在所述键合界面处与所述第二键合接触部接触。(Embodiments of a semiconductor device and methods of fabricating the same are disclosed. In an example, a semiconductor device includes: a first semiconductor structure comprising a processor and a first bonding layer comprising a plurality of first bonding contacts. The semiconductor device also includes a second semiconductor structure including an array of Static Random Access Memory (SRAM) cells and a second bonding layer including a plurality of second bonding contacts. The semiconductor device further includes a bonding interface between the first bonding layer and the second bonding layer. The first bonding contact is in contact with the second bonding contact at the bonding interface.)

具有处理器和静态随机存取存储器的键合半导体器件及其形 成方法

技术领域

本公开的实施例涉及半导体器件及其制造方法。

背景技术

在包括中央处理单元(CPU)和图形处理单元(GPU)的现代微处理器中，高速缓存大小对于处理器性能增强起着越来越重要的作用。高速缓存是更小、更快的存储器，更接近处理器核(例如，毫米到几厘米的量级的距离)，其存储来自常用主存储器位置的数据的副本。大多数处理器具有不同的独立高速缓存，包括指令和数据高速缓存，其中数据高速缓存通常被组织为更多高速缓存级别的层级(例如，L1、L2、L3、L4等)。高速缓存通常由密集的静态随机存取存储器(SRAM)单元的阵列形成。

发明内容

于此公开了半导体器件的实施例及其制造方法。

在一个示例中，一种半导体器件包括：第一半导体结构，包括处理器和第一键合层，所述第一键合层包括多个第一键合接触部。所述半导体器件还包括第二半导体结构，所述第二半导体结构包括SRAM单元的阵列和第二键合层，所述第二键合层包括多个第二键合接触部。所述半导体器件还包括键合界面，所述键合界面在所述第一键合层和所述第二键合层之间。所述第一键合接触部在所述键合界面处与所述第二键合接触部接触。

在另一个示例中，公开了一种用于形成半导体器件的方法。在第一晶片上形成多个第一半导体结构。所述第一半导体结构中的至少一个包括处理器和第一键合层，所述第一键合层包括多个第一键合接触部。在第二晶片上形成多个第二半导体结构。所述第二半导体结构中的至少一个包括SRAM单元的阵列和第二键合层，所述第二键合层包括多个第二键合接触部。以面对面的方式键合所述第一晶片和所述第二晶片，使得所述第一半导体结构中的所述至少一个键合到所述第二半导体结构中的所述至少一个。所述第一半导体结构的所述第一键合接触部在键合界面处与所述第二半导体结构的所述第二键合接触部接触。将所键合的第一晶片和第二晶片切割成多个管芯。所述管芯中的至少一个包括所键合的第一和第二半导体结构。

在又一示例中，公开了一种用于形成半导体器件的方法。在第一晶片上形成多个第一半导体结构。所述第一半导体结构中的至少一个包括处理器和第一键合层，所述第一键合层包括多个第一键合接触部。将所述第一晶片切割成多个第一管芯，使得所述第一管芯中的至少一个包括所述第一半导体结构中的所述至少一个。在第二晶片上形成多个第二半导体结构。所述第二半导体结构中的至少一个包括SRAM单元的阵列和第二键合层，所述第二键合层包括多个第二键合接触部。将所述第二晶片切割成多个第二管芯，使得所述第二管芯中的至少一个包括所述第二半导体结构中的所述至少一个。以面对面的方式键合所述第一管芯和所述第二管芯，使得所述第一半导体结构键合到所述第二半导体结构。所述第一半导体结构的所述第一键合接触部在键合界面处与所述第二半导体结构的所述第二键合接触部接触。

附图说明

在此并入并形成说明书的部分的附图示出了本公开的实施例，并且与描述一起，进一步用于解释本公开的原理并使得本领域技术人员能够实现和使用本公开。

图1A示出了根据一些实施例的示例性半导体器件的横截面的示意性视图。

图1B示出了根据一些实施例的另一示例性半导体器件的横截面的示意性视图。

图2A示出了根据一些实施例的具有处理器、***电路和接口电路的示例性半导体结构的示意性平面视图。

图2B示出了根据一些实施例的具有SRAM的示例性半导体结构的示意性平面视图。

图3A示出了根据一些实施例的具有处理器和接口电路的示例性半导体结构的示意性平面视图。

图3B示出了根据一些实施例的具有SRAM和***电路的示例性半导体结构的示意性平面视图。

图4示出了根据一些实施例的示例性半导体器件的横截面。

图5示出了根据一些实施例的另一示例性半导体器件的横截面。

图6A和图6B示出了根据一些实施例的用于形成具有处理器和其他逻辑电路的示例性半导体结构的制造工艺。

图7A和图7B示出了根据一些实施例的用于形成具有SRAM的示例性半导体结构的制造工艺。

图8A和图8B示出了根据一些实施例的用于形成示例性半导体器件的制造工艺。

图9A-9C示出了根据一些实施例的用于对示例性半导体结构进行键合和切割(dicing)的制造工艺。

图10A-10C示出了根据一些实施例的用于对示例性半导体结构进行切割和键合的制造工艺。

图11是根据一些实施例的用于形成半导体器件的示例性方法的流程图。

图12是根据一些实施例的用于形成半导体器件的另一示例性方法的流程图。

将参考附图描述本公开的实施例。

具体实施方式

尽管对具体的配置和布置进行了讨论，但是应当理解的是，这仅仅是为了说明性的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。

应当注意，说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但每个实施例可能不一定包括特定的特征、结构或特性。此外，这些短语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其它实施例来影响该特征、结构和/或特性将在本领域技术人员的知识范围内。

通常，可以至少部分地根据在上下文中的用法来理解术语。例如，如本文所使用的术语“一个或多个”，至少部分地取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一个”、“一、”或“该”之类的术语可以仍然至少部分地取决于上下文被理解为传达单数用法或传达复数用法。另外，术语“基于”可以被理解为不一定旨在传达一组排他性因素，而是可以替代地，仍然至少部分地取决于上下文，允许不一定明确描述的其他因素的存在。

将易于理解的是，本公开中的“在……上”、“在……上方”、以及“在……之上”的意思应当被以最宽的方式解释，使得“在……上”不仅意指“直接在……(某物)上”，而且也包括“在……(某物)上”且其间具有中间特征或层的意思，并且“在……上方”或“在……之上”不仅意指“在……(某物)上方”或“在……(某物)之上”的意思，而且也可以包括“在……(某物)上方”或“在……(某物)之上”，而其间没有中间特征或层(即，直接在某物上)的意思。

此外，空间上的相对术语，诸如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等于此可以用于易于描述，以描述如图中所示的一个元件或特征与别的元件(单个或多个)或特征(单个或多个)的关系。除图中描绘的取向之外，空间上的相对术语还意图涵盖使用或操作中器件的不同取向。装置可以另外地取向(旋转90度或处于其它取向)并且可以同样地相应解释于此使用的空间上的相对描述符。

如于此使用的，术语“衬底”指一种材料，随后的材料层要增加到该材料上。可以对衬底自身进行图案化。可以对增加到衬底顶上的材料进行图案化，或者增加到衬底顶上的材料可以保持未被图案化。此外，衬底可以包括宽广系列的半导体材料，诸如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片的非导电材料构成。

如于此使用的，术语“层”指包括具有厚度的区域的材料部分。层可以在下覆或上覆结构的整个之上延伸，或可以具有比下覆或上覆结构的广度小的广度。此外，层可以是厚度小于同质或异质连续结构的厚度的该连续结构的区域。例如，层可以位于连续结构的顶部表面和底部表面之间的水平平面的任何对之间，或位于连续结构的顶部表面和底部表面处的水平平面的任何对之间。层可以水平地、垂直地、和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或更多层，和/或可以在其上、其上方、和/或其下方具有一个或更多层。层可以包括多个层。例如，互连层可以包括一个或更多导体和接触层(其中，形成了互连线、和/或过孔接触部)和一个或更多电介质层。

如于此使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值可以在例如该值的10-30％之内(例如，该值的±10％、±20％、或±30％)变化。

如本文所使用的，“晶片”是一块半导体材料，用于将半导体器件构建在其中和/或在其上，并且可以在被分成管芯前经历各种制造工艺。

随着现代处理器(也被称为“微处理器”)发展到更高级的世代，高速缓存大小对于处理器性能增强起着越来越重要的作用。在某些情况下，通常由感测高速SRAM单元形成的高速缓存可以占用微处理器芯片中的一半或甚至更多的芯片空间。此外，从高速缓存到处理器核的电阻-电容(RC)延迟可能对于降低性能会变得显著。因此，互连RC延迟和SRAM产量都支配微处理器性能和产量。然而，由于微处理器的芯片尺寸变得越来越大，在几厘米的数量级，所以从SRAM高速缓存到处理器核的RC延迟对于降低性能会变得显著。

根据本公开的各种实施例提供一种半导体器件，其具有集成在键合芯片上以实现更好的高速缓存性能(以更高的效率进行更快的数据传输)、更宽的数据带宽、以及更快的存储器接口的速度的处理器和SRAM高速缓存。本文公开的半导体器件可以包括具有处理器(例如，具有多个处理器核)的第一半导体结构和具有SRAM(例如，作为高速缓存)的第二半导体结构，该第二半导体结构以大量短距离垂直金属互连，而不是***分布的长距离金属布线，或甚至是传统的穿硅过孔(TSV)，键合到第一半导体结构。由于SRAM直接位于处理器核上方或下方，所以处理器核与SRAM之间的互连距离缩短了，例如，从厘米级到微米级，从而显著减小了RC延迟和芯片/电路板尺寸，并提高了数据传输速度。此外，由于较少的来自处理器晶片和SRAM晶片的制造工艺的交互影响以及已知良好的混合键合产量，所以可以实现具有更高产量的更短制造周期时间。

图1A示出了根据一些实施例的示例性半导体器件100的横截面的示意性视图。半导体器件100表示键合芯片的示例。半导体器件100的组件(例如，处理器和SRAM)可以在不同的衬底上单独形成，并且然后被接合以形成键合芯片。半导体器件100可以包括包括处理器的第一半导体结构102。在一些实施例中，第一半导体结构102中的处理器使用互补金属氧化物半导体(CMOS)技术。处理器可以用先进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)来实现以获得高速度。

处理器可以是专用处理器，包括但不限于CPU、GPU、数字信号处理器(DSP)、张量处理单元(TPU)、视觉处理单元(VPU)、神经处理单元(NPU)、协同处理单元(SPU)、物理处理单元(PPU)和图像信号处理器(ISP)。处理器也可以是片上系统(SoC)，其组合了多个专用处理器，例如应用处理器、基带处理器等。在半导体器件100用于移动设备(例如，智能手机、平板电脑、眼镜、手表、虚拟现实/增强现实耳机、膝上型计算机等)的一些实施例中，应用处理器处理在操作系统环境中运行的应用，并且基带处理器处理蜂窝通信，诸如第二代(2G)、第三代(3G)、***(4G)、第五代(5G)、第六代(6G)蜂窝通信，等等。

处理器可以包括：一个或多个处理单元(也被称为“处理器核”或“核”)，其中的每一个读取并执行指令；以及诸如SRAM的高速存储器形成的一个或多个高速缓存。在一些实施例中，第一半导体结构102中的处理器不包括SRAM单元。换句话说，根据一些实施例，高速缓存不包括在第一半导体结构102中的处理器中。例如，第一半导体结构102中的处理器可以由(即，仅包括)一个或多个处理器核构成。

除处理器外，其它处理单元(也被称为“逻辑电路”)也可以形成在第一半导体结构102中，诸如一个或多个控制器、一个或多个接口电路、以及第二半导体结构104中的SRAM的***电路的全部或部分。控制器可以处理嵌入式系统中的特定操作。在半导体器件100用于移动设备中的一些实施例中，每个控制器可以处理移动设备的特定操作，例如，除蜂窝通信之外的通信(例如，蓝牙通信、Wi-Fi通信、FM无线电等)、功率管理、显示驱动、定位和导航、触摸屏、照相机等。因此，半导体器件100的第一半导体结构102还可以包括蓝牙控制器、Wi-Fi控制器、FM无线电控制器、功率控制器、显示控制器、GPS控制器、触摸屏控制器、照相机控制器等(仅举几个例子)，其中每一个被配置为控制移动设备中的相应组件的操作。

在一些实施例中，半导体器件的第一半导体结构102还包括一个或多个接口电路，该一个或多个接口电路被配置成往和从半导体器件100发送和接收多种类型的信号，诸如数据信号、控制信号、状态/状况信号、命令信号等。接口电路可以包括一个或多个总线电路(例如，总线接口单元)和一个或多个输入/输出(I/O)电路。在一些实施例中，半导体器件100的第一半导体结构102进一步包括第二半导体结构104的SRAM的***电路的全部或部分。***电路(也称为控制和感测电路)可以包括用于促进SRAM的操作的任何合适的数字、模拟和/或混合信号电路。例如，***电路可以包括I/O缓冲器、解码器(例如，行解码器和列解码器)、感测放大器或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。

半导体器件100还可以包括第二半导体结构104，第二半导体结构104包括SRAM单元的阵列。也就是说，第二半导体结构104可以是SRAM存储器件。SRAM和逻辑电路(例如，处理器和***电路)形成在不同的衬底上，并且然后垂直集成在半导体器件100中，允许更短的互连、更少的RC延迟和更高的数据传输速度。SRAM的存储器控制器可以作为***电路的部分嵌入第一半导体结构102和/或第二半导体结构104中。在一些实施例中，每个SRAM单元包括：多个晶体管，用于作为正或负电荷存储数据位；以及一个或多个晶体管，控制对其的存取。在一个示例中，每个SRAM单元具有六个晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))，例如，用于存储数据位的四个晶体管和用于控制对数据的存取的两个晶体管。SRAM可以实现半导体器件100的高速操作，用作一个或多个高速缓存(例如，指令高速缓存或数据高速缓存)和/或数据缓冲器。

如图1A所示，半导体器件100还包括垂直位于第一半导体结构102和第二半导体结构104之间的键合界面106。如下面详细描述的，第一和第二半导体结构102和104可以单独制造(并且在一些实施例中并行地)，使得制造第一和第二半导体结构102和104中的一个的热预算不限制制造第一和第二半导体结构102和104中的另一个的工艺。此外，可以穿过键合界面106形成大量互连(例如，键合接触部)以进行第一半导体结构102和第二半导体结构104之间的直接短距离(例如，微米级)电连接，与电路板(诸如印刷电路板(PCB))上的长距离(例如，毫米或厘米级)芯片到芯片数据总线相反，从而消除了芯片接口延迟，并实现了高速I/O吞吐量，同时降低了功耗。第二半导体结构104中的SRAM与第一半导体结构102中的处理器之间的数据传输可以通过跨键合界面106的互连(例如，键合接触部)来执行。通过垂直集成第一和第二半导体结构102和104，芯片尺寸可以减小，并且可以增大存储器单元密度。

应当理解，堆叠的第一和第二半导体结构102和104的相对位置不受限制。图1B示出了根据一些实施例的另一示例性半导体器件101的横截面的示意性视图。与图1A中的半导体器件100不同(在图1A中，包括SRAM单元的阵列的第二半导体结构104在包括处理器的第一半导体结构102的上方)，在图1B的半导体器件101中，包括处理器的第一半导体结构102在包括SRAM单元的阵列的第二半导体结构104的上方。然而，根据一些实施例，键合界面106垂直形成于半导体器件101中的第一和第二半导体结构102和104之间，并且第一和第二半导体结构102和104通过键合(例如，混合键合)垂直接合。第二半导体结构104中的SRAM与第一半导体结构102中的处理器之间的数据传输可以通过跨键合界面106的互连(例如，键合接触部)来执行。

在一些实施例中，第一半导体结构102不包括SRAM单元，且第二半导体结构104不包括处理器。也就是说，第一半导体结构102可以是没有任何存储器件(例如，SRAM)的专用逻辑结构，并且第二半导体结构可以是没有任何逻辑器件(例如，处理器核)的专用存储器结构。

图2A示出了根据一些实施例的具有处理器、***电路和接口电路的示例性半导体结构200的示意性平面视图。半导体结构200可以是第一半导体结构102的一个示例。半导体结构200可以包括处理器，该处理器在与其他逻辑电路相同的衬底上具有多个处理器核202，并且使用与其他逻辑电路相同的逻辑工艺来制造。每个处理器核202可以是CPU核、GPU核、DSP核、应用处理器核、基带处理器核，仅举几个例子。其他逻辑电路可以包括接口电路，诸如I/O电路204和总线电路206。其他逻辑电路也可以包括用于控制和感测SRAM 212的所有***电路，包括例如行解码器208、列解码器210和任何其他合适的器件。图2A示出了示例性布局，其中处理器核202、接口电路(例如，总线电路206和I/O电路204)和***电路(例如，行解码器208和列解码器210)形成在相同平面上的不同区域中。例如，接口电路(例如，总线电路206和I/O电路204)和***电路(例如，行解码器208和列解码器210)可以形成在处理器核202外部。

图2B示出了根据一些实施例的具有SRAM 212的示例性半导体结构201的示意性平面视图。半导体结构201可以是第二半导体结构104的一个示例。通过将所有***电路(例如，行解码器208和列解码器210)移离半导体结构201(例如，至半导体结构200)，可以增大半导体结构201中的SRAM 212的尺寸(例如，SRAM单元的数量)。

应当理解，半导体结构200和201的布局不限于图2A和图2B中的示例性布局。在一些实施例中，接口电路(例如，总线电路206和I/O电路204)、***电路(例如，行解码器208和列解码器210)以及处理器核202中的至少一些彼此堆叠，即，在不同的平面中。例如，接口电路(例如，总线电路206和I/O电路204)和***电路(例如，行解码器208和列解码器210)可以形成在处理器核202上方或下方，以进一步减小芯片尺寸。

还应当理解，SRAM 212的***电路的部分或全部(例如，行解码器208，列解码器210和任何其它合适的器件)可以形成在其中形成SRAM 212的相同半导体结构中。根据一些其他实施例，SRAM 212的***电路可以分布在半导体结构200和201中。在一些实施例中，SRAM 212的***电路可以仅形成在其中形成SRAM 212的相同半导体结构中。例如，图3A示出了根据一些实施例的具有处理器和接口电路的示例性半导体结构300的示意性平面视图；图3B示出了根据一些实施例的具有SRAM和***电路的示例性半导体结构301的示意性平面视图。与图2A和图2B中的半导体结构200和201不同，半导体结构300包括处理器核202和接口电路(例如，总线电路206和I/O电路204)，但不包括SRAM 212的任何***电路。相反，半导体结构301包括SRAM 212和SRAM 212的所有***电路(例如，行解码器208、列解码器210和任何其他合适的器件)。如图3B所示，在一些实施例中，SRAM 212分布在半导体结构301中的多个单独区域中。也就是说，由SRAM 212形成的高速缓存模块可以被划分为较小的高速缓存区域，分布在半导体结构301中。在一个示例中，高速缓存区域的分布可以基于SRAM 212的键合接触部和/或***电路的设计，例如，占据没有键合接触部和/或***电路的区域。在另一示例中，高速缓存区域的分布可以是随机的。结果，可以实现用于SRAM 212的更宽的设计窗口。

图4示出了根据一些实施例的示例性半导体器件400的横截面。作为上面关于图1A描述的半导体器件100的一个例子，半导体器件400是包括第一半导体结构402和堆叠在第一半导体结构402之上的第二半导体结构404的键合芯片。根据一些实施例，第一和第二半导体结构402和404在其间的键合界面406处接合。如图4所示，第一半导体结构402可以包括衬底408，衬底408可以包括硅(例如，单晶硅，c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他合适的材料。

半导体器件400的第一半导体结构402可以包括衬底408上方的器件层410。值得注意的是，图4中增加了x轴和y轴以进一步示出半导体器件400中的组件的空间关系。衬底408包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，一个组件(例如，层或器件)是否在半导体器件(例如，半导体器件400)的另一个组件(例如，层或器件)“上”、“上方”或“下方”是当衬底在y方向(垂直方向或厚度方向)上位于半导体器件的最低平面中时，相对于半导体器件的衬底(例如，衬底408)在y方向上确定的。在整个本公开中应用了相同概念来描述空间关系。

在一些实施例中，器件层410包括在衬底408上的处理器412和在衬底408上且在处理器412的外部的其它逻辑电路414。在一些实施例中，其它逻辑电路414包括用于往和从半导体器件400发送和接收信号的接口电路，如上面详细描述的。在一些实施例中，其他逻辑电路414包括用于控制和感测半导体器件400的SRAM的***电路的部分或全部，如上面详细描述的。在一些实施例中，处理器412包括形成任何合适的专用处理器核和/或SoC核的多个晶体管418，如上面详细描述的。在一些实施例中，晶体管418还形成其他逻辑电路414，例如，用于往和从半导体器件400发送和接收信号的任何合适的I/O电路或总线电路，和/或用于促进SRAM的操作的任何合适的数字、模拟和/或混合信号控制和感测电路，包括但不限于输入/输出缓冲器、解码器(例如，行解码器和列解码器)和感测放大器。

晶体管418可以形成在衬底408“上”，其中晶体管418的全部或部分形成在衬底408中(例如，在衬底408的顶表面下方)和/或直接在衬底408上。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管418的源极区和漏极区)也可以形成在衬底408中。根据一些实施例，晶体管418是高速的，具有先进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)。

在一些实施例中，半导体器件400的第一半导体结构402还包括器件层410上方的互连层420以往和从处理器412(和其它逻辑电路414，如果有的话)传输电信号。互连层420可以包括多个互连(这里也称为“接触部”)，包括横向互连线和垂直互连接入(过孔)接触部。如本文所使用的，术语“互连”可以广泛地包括任何合适类型的互连，诸如中间线路(middle-end-of-line,MEOL)互连和后端线路(BEOL)互连。互连层420可以进一步包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，其中可以形成互连线和过孔接触部。也就是说，互连层420可以包括多个ILD层中的互连线和过孔接触部。互连层420中的互连线和过孔接触部可以包括导电材料，该导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层420中的ILD层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)介电质、或者它们的任意组合。在一些实施例中，器件层410中的器件通过互连层420中的互连彼此电连接。例如，其他逻辑电路414可以通过互连层420电连接到处理器412。

如图4所示，半导体器件400的第一半导体结构402还可以包括在键合界面406处和互连层420与器件层410(包括处理器412)上方的键合层422。键合层422可包括多个键合接触部424和电隔离键合接触部424的电介质。键合接触部424可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层422的其余区域可以用电介质形成，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合接触部424和键合层422中的周围电介质可用于混合键合。

类似地，如图4所示，半导体器件400的第二半导体结构404还可以包括在键合界面406处和第一半导体结构402的键合层422上方的键合层426。键合层426可以包括多个键合接触部428和电隔离键合接触部428的电介质。键合接触部428可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层426的其余区域可以用电介质形成，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低-k电介质、或其任何组合。键合接触部428和键合层426中的周围电介质可用于混合键合。根据一些实施例，键合接触部428在键合界面406处与键合接触部424接触。

如上所述，第二半导体结构404可以以面对面的方式在键合界面406处键合在第一半导体结构402的顶部上。在一些实施例中，作为混合键合(也称为“金属/电介质混合键合”)的结果，键合界面406设置在键合层422和426之间，混合键合是一种直接键合技术(例如，在不使用中间层(诸如焊料或粘合剂)的情况下在表面之间形成键合)并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面406是键合层422和426相遇和键合所在的地方。实际上，键合界面406可以是具有一定厚度的层，其包括第一半导体结构402的键合层422的顶表面和第二半导体结构404的键合层426的底表面。

在一些实施例中，半导体器件400的第二半导体结构404还包括键合层426上方的互连层430，以传输电信号。互连层430可以包括多个互连，诸如MEOL互连和BEOL互连。在一些实施例中，互连层430中的互连还包括局部互连，诸如位线接触部和字线接触部。互连层430还可以包括一个或多个ILD层，互连线和过孔接触部可以形成在在一个或多个ILD层中。互连层430中的互连线和过孔接触部可以包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任意组合。互连层430中的ILD层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任意组合。

半导体器件400的第二半导体结构404还可以包括在互连层430和键合层426上方的SRAM单元432的阵列。可以使用SRAM单元432的阵列作为例如半导体器件400的高速缓存和/或数据缓冲器。例如，SRAM单元432的阵列可以用作处理器412的内部指令高速缓存和/或数据高速缓存。在一些实施例中，每个SRAM单元432包括多个晶体管434。在一些实施例中，SRAM单元432是6T单元，其由用于存储一个数据位的四个晶体管434和用于控制对数据的存取的两个晶体管434构成。应当理解，SRAM单元432可以是任何合适的配置，诸如多于或少于六个晶体管(例如，每位更多或更少的晶体管)。在一些实施例中，晶体管434形成在半导体层440“上”，其中晶体管434的全部或部分形成在半导体层440中和/或直接形成在半导体层440上。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管434的源极区和漏极区)也可以形成在半导体层440中。在一些实施例中，两个存取晶体管434(例如，控制数据的存取的晶体管434)由字线控制，并且四个存储晶体管434(例如，存储数据位的晶体管434)耦合到位线并受到两个存取晶体管434的控制。

在一些实施例中，第二半导体结构404还包括设置在SRAM单元432的阵列上方并与SRAM单元432的阵列接触的半导体层440。半导体层440可以是其上形成有晶体管434的减薄的衬底。在一些实施例中，半导体层440包括单晶硅。在一些实施例中，半导体层440可包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其他合适的材料。半导体层440还可以包括隔离区和掺杂区(例如，作为晶体管434的源极和漏极)。

如图4所示，半导体器件400的第二半导体结构404还可以包括在半导体层440上方的垫出(pad-out)互连层444。垫出互连层444可以包括在一个或多个ILD层中的互连，例如，接触焊盘446。垫出互连层444和互连层430可以形成在半导体层440的相对侧。在一些实施例中，垫出互连层444中的互连可以在半导体器件400和外部电路之间传输电信号，例如用于垫出目的。在一些实施例中，第二半导体结构404还包括延伸穿过半导体层440以电连接垫出互连层444和互连层430和420的一个或多个接触部448。结果，处理器412和SRAM单元432的阵列(和其他逻辑电路414，如果有的话)可以通过接触部448和垫出互连层444电连接到外部电路。

此外，处理器412(和其他逻辑电路414，如果有的话)可以通过互连层430和420以及键合接触部428和424电连接到SRAM单元432的阵列。通过垂直集成处理器412和SRAM单元432的阵列，与在微处理器芯片的同一平面中横向布置处理器412和SRAM单元432的阵列相比(微处理器芯片具有厘米级的芯片尺寸)，互连距离可以显著减小。根据一些实施例，处理器412与SRAM单元432的阵列之间的垂直距离小于1mm。在一个示例中，处理器412与SRAM单元432的阵列之间的垂直距离在1μm和1mm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、20μm、30μm、40μm、50μm、60μm、70μm、80μm、90μm、100μm、150mm、200μm、250μm、300μm、350μm、400μm、450μm、500μm、550μm、600μm、650μm、700μm、750μm、800μm、850μm、900μm、950μm、1mm，由下端通过任何这些值界定的任何范围，或由这些值中的任何两个限定的任何范围)。

图5示出了根据一些实施例的另一示例性半导体器件500的横截面。作为上面关于图1B描述的半导体器件101的一个例子，半导体器件500是包括第二半导体结构504和堆叠在第二半导体结构504之上的第一半导体结构502的键合芯片。类似于上面在图4中描述的半导体器件400，半导体器件500表示键合芯片的例子，其中包括处理器的第一半导体结构502和包括SRAM的第二半导体结构504单独形成并以面对面的方式在键合界面506处键合。与以上图4中描述的半导体器件400(其中包括处理器的第一半导体结构402在包括SRAM第二半导体结构404下方)不同，图5中的半导体器件500包括设置在包括SRAM的第二半导体结构504上方的包括处理器的第一半导体结构502。应当理解，以下不再重复半导体器件400和500中的类似的结构的细节(例如，材料、制造工艺、功能等)。

半导体器件500的第二半导体结构504可以包括衬底508和衬底508上的SRAM单元510的阵列。在一些实施例中，每个SRAM单元510包括多个晶体管512。SRAM单元510可以是由四个存储晶体管和两个存取晶体管构成的6T单元。应当理解，SRAM单元510可以是任何合适的配置，诸如多于或少于六个晶体管(例如，每位更多或更少的晶体管)。在一些实施例中，晶体管512形成在衬底508“上”，其中晶体管512的全部或部分形成在衬底508中和/或直接形成在衬底508上。应当理解，SRAM单元510的结构和配置不是限于图5中的示例，并且可包括任何合适的结构和配置。

在一些实施例中，半导体器件500的第二半导体结构504还包括SRAM单元510的阵列上方的互连层514，以往和从SRAM单元510的阵列传输电信号。互连层514可以包括多个互连，包括互连线和过孔接触部。在一些实施例中，互连层514中的互连还包括局部互连，诸如位线接触部和字线接触部。在一些实施例中，半导体器件500的第二半导体结构504还包括键合界面506处和互连层514与SRAM单元510的阵列上方的键合层516。键合层516可以包括多个键合接触部518和围绕并电隔离键合接触部518的电介质。

如图5所示，半导体器件500的第一半导体结构502包括在键合界面506处和键合层516上方的另一键合层532。键合层532可以包括多个键合接触部534和围绕并电隔离键合接触部534的电介质。根据一些实施例，键合接触部534在键合界面506处与键合接触部518接触。在一些实施例中，半导体器件500的第一半导体结构502还包括在键合层532上方的互连层536，以传输电信号。互连层536可以包括多个互连，包括互连线和过孔接触部。

半导体器件500的第一半导体结构502可以进一步包括互连层536和键合层532上方的器件层538。在一些实施例中，器件层538包括互连层536和键合层532上方的处理器540。在一些实施例中，器件层538还包括在互连层536和键合层532上方以及处理器540外部的其他逻辑电路542。例如，其他逻辑电路542可以包括接口电路和/或用于控制和感测SRAM单元510的阵列的***电路的部分或全部。在一些实施例中，器件层538中的器件通过互连层536中的互连彼此电连接。例如，其他逻辑电路542可以通过互连层536电连接到处理器540。

在一些实施例中，处理器540包括形成任何合适的专用处理器核和/或SoC核的多个晶体管544。晶体管544可以形成在半导体层546“上”，其中晶体管544的全部或部分形成在半导体层546中和/或直接形成在半导体层546上。隔离区(例如，STI)和掺杂区(例如，晶体管544的源极区和漏极区)也可以形成在半导体层546中。晶体管544也可以形成其他逻辑电路542。根据一些实施例，晶体管544是高速的，具有先进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)。

在一些实施例中，第一半导体结构502还包括设置在器件层538上方的半导体层546。半导体层546可以在处理器540和其它逻辑电路542上方并与处理器540和其它逻辑电路542接触。半导体层546可以是其上形成有晶体管544的减薄的衬底。在一些实施例中，半导体层546包括单晶硅。在一些实施例中，半导体层546可以包括多晶硅、非晶硅、SiGe、GaAs、Ge、自对准硅化物(Salicide)、或任何其他合适的材料。半导体层546还可以包括隔离区和掺杂区。

如图5所示，半导体器件500的第一半导体结构502还可以包括在半导体层546上方的垫出互连层548。垫出互连层548可以包括在一个或多个ILD层中的互连，例如，接触焊盘550。在一些实施例中，垫出互连层548中的互连可以在半导体器件500和外部电路之间传输电信号，例如，用于垫出目的。在一些实施例中，第一半导体结构502还包括延伸穿过半导体层546以电连接垫出互连层548和互连层536和514的一个或多个接触部552。结果，处理器540和SRAM单元510的阵列(以及其他逻辑电路542，如果有的话)可以通过接触部552和垫出互连层548电连接到外部电路。

此外，处理器540(以及其他逻辑电路542，如果有的话)也可以通过互连层536和514以及键合接触部534和518电连接到SRAM单元510的阵列。通过垂直集成处理器540和SRAM单元510的阵列，与在微处理器芯片的同一平面中横向布置处理器540和SRAM单元510的阵列相比(微处理器芯片具有厘米级的芯片尺寸)，互连距离可以显著减小。根据一些实施例，处理器540与SRAM单元510的阵列之间的垂直距离小于1mm。在一个示例中，处理器540与SRAM单元510的阵列之间的垂直距离在1μm和1mm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、20μm、30μm、40μm、50μm、60μm、70μm、80μm、90μm、100μm、150mm、200μm、250μm、300μm、350μm、400μm、450μm、500μm、550μm、600μm、650μm、700μm、750μm、800μm、850μm、900μm、950μm、1mm，由下端通过任何这些值界定的任何范围，或由这些值中的任何两个限定的任何范围)。

图6A和图6B示出了根据一些实施例的用于形成具有处理器和其他逻辑电路的示例性半导体结构的制造工艺。图7A和图7B示出了根据一些实施例的用于形成具有SRAM的示例性半导体结构的制造工艺。图8A和图8B示出了根据一些实施例的用于形成示例性半导体器件的制造工艺。图9A-9C示出了根据一些实施例的用于对示例性半导体结构进行键合和切割的制造工艺。图10A-10C示出了根据一些实施例的用于对示例性半导体结构进行切割和键合的制造工艺。图11是根据一些实施例的用于形成半导体器件的示例性方法1100的流程图。图12是根据一些实施例的用于形成半导体器件的另一示例性方法1200的流程图。图6A、图6B、图7A、图7B、图8A、图8B、图9A-9C、图10A-10C、图11和图12中描绘的半导体器件的示例分别包括图4和图5中描绘的半导体器件400和500。将一起描述图6A、图6B、图7A、图7B、图8A、图8B、图9A-9C、图10A-10C、图11和图12。应当理解，方法1100和1200中示出的操作是不是穷尽的，并且也可以在任何所示的操作之前、之后或之间执行其他操作可。此外，一些操作可以同时执行，或者以与图11和图12中所示不同的顺序执行。

如图6A和图6B中所描绘的，形成第一半导体结构，第一半导体结构包括：处理器；其他逻辑电路；和包括多个第一键合接触部的第一键合层。如图7A和图7B所描绘，形成第二半导体结构，第二半导体结构包括：SRAM单元的阵列；和包括多个第二键合接触部的第二键合层。如图8A和图8B所描绘，第一半导体结构和所述第二半导体结构以面对面方式键合，使得第一键合接触部与第二键合接触部在键合界面处接触。

参照图11，方法1100开始于操作1102，其中在第一晶片上形成多个第一半导体结构。第一半导体结构中的至少一个包括：处理器和包括多个第一键合接触部的第一键合层。第一晶片可以是硅晶片。在一些实施例中，为了形成多个第一半导体结构，在第一晶片上形成处理器。在一些实施例中，为了形成处理器，在第一晶片上形成多个晶体管。在一些实施例中，为了形成多个第一半导体结构，还在第一晶片上形成SRAM单元的阵列的***电路。在一些实施例中，为了形成多个第一半导体结构，还在第一晶片上形成接口电路。

如图9A所示，多个第一半导体结构906形成在第一晶片902上。第一晶片902可包括通过划线分开的多个画面(shot)。根据一些实施例，第一晶片902的每个画面包括一个或多个第一半导体结构906。图6A和图6B示出了第一半导体结构906的形成的一个示例。

如图6A所示，多个晶体管604形成在硅衬底602上(作为第一晶片902的部分，例如硅晶片)。晶体管604可以通过多个工艺形成，该多个工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)、以及任何其他合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底602中形成掺杂区，其例如用作晶体管604的源极区和/或漏极区。在一些实施例中，通过湿法/干法蚀刻和薄膜沉积，还在硅衬底602中形成隔离区(例如，STI)。晶体管604可以在硅衬底602上形成器件层606。在一些实施例中，器件层606包括处理器608和其他逻辑电路610。逻辑电路610可以包括SRAM的***电路和接口电路，诸如总线电路或I/O电路。

方法1100前进到操作1104，如图11所示，其中在处理器上方形成第一互连层。第一互连层可以包括一个或多个ILD层中的第一多个互连。如图6B所示，互连层614可以形成在包括处理器608和其他逻辑电路610的器件层606上方。互连层614可以包括多个ILD层中的MEOL和/或BEOL的互连以与器件层606进行电连接。在一些实施例中，互连层614包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层614中的互连可以包括通过一个或多个薄膜沉积工艺沉积的导电材料，薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀或其任何组合。形成互连的制造工艺还可包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一个或多个薄膜沉积工艺沉积的电介质材料，薄膜沉积工艺包括但不限于，CVD、PVD、ALD或其任何组合。图6B中所示的ILD层和互连可以统称为互连层614。

方法1100前进到操作1106，如图11所示，其中在第一互连层上方形成第一键合层。第一键合层可以包括多个第一键合接触部。如图6B所示，在互连层614上方形成键合层616。键合层616可包括由电介质围绕的多个键合接触部618。在一些实施例中，通过一个或多个薄膜沉积工艺在互连层614的顶表面上沉积电介质层，薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，可以形成穿过电介质层并且与互连层614中的互连接触的键合接触部618。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积阻挡层、粘附层和/或种子层。

方法1100前进到操作1108，如图11所示，其中在第二晶片上形成多个第二半导体结构。第二半导体结构中的至少一个包括SRAM单元的阵列和包括多个第二键合接触部的第二键合层。第二晶片可以是硅晶片。在一些实施例中，为了形成多个第二半导体结构，在第二晶片上形成SRAM单元的阵列。在一些实施例中，为了形成SRAM单元的阵列，在第二晶片上形成多个晶体管。

如图9A所示，多个第二半导体结构908形成在第二晶片904上。第二晶片904可包括通过划线分开的多个画面。根据一些实施例，第二晶片904的每个画面包括一个或多个第二半导体结构908。图7A和图7B示出了第二半导体结构908的形成的一个示例。

如图7A所示，多个晶体管704形成在硅衬底702上(作为第二晶片904，例如硅晶片，的部分)。晶体管704可以通过多个工艺形成，多个工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP、以及任何其他合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底702中形成掺杂区域，其例如用作晶体管704的源极区和/或漏极区。在一些实施例中，通过湿法/干法蚀刻和薄膜沉积，还在硅衬底702中形成隔离区(例如，STI)。由此形成SRAM单元710的阵列(每个具有多个晶体管704)。

方法1100前进到操作1110，如图11所示，其中在SRAM单元的阵列上方形成第二互连层。第二互连层可以包括一个或多个ILD层中的第二多个互连。如图7B所示，互连层714可以形成在SRAM单元710的阵列上方。互连层714可以包括多个ILD层中的MEOL和/或BEOL的互连以与SRAM单元710的阵列进行电连接。在一些实施例中，互连层714包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层714中的互连可以包括通过一个或多个薄膜沉积工艺沉积的导电材料，该薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。形成互连的制造工艺还可包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可包括通过一种或多种薄膜沉积工艺沉积的电介质材料，该薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图7B中所示的ILD层和互连可以统称为互连层714。

方法1100前进到操作1112，如图11所示，其中在第二互连层上方形成第二键合层。第二键合层可包括多个第二键合接触部。如图7B所示，在互连层714上方形成键合层716。键合层716可以包括由电介质围绕的多个键合接触部718。在一些实施例中，通过一个或多个薄膜沉积工艺在互连层714的顶表面上沉积电介质层，该薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，可以形成穿过电介质层并且与互连层714中的互连接触的键合接触部718。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘附(胶)层、阻挡层、和/或种子层。

方法1100前进到操作1114，如图11所示，其中以面对面方式键合第一晶片和第二晶片，使得第一半导体结构中的所述至少一个被键合到第二半导体结构的所述至少一个。第一半导体结构的第一键合接触部在键合界面处与第二半导体结构的第二键合接触部接触。键合可以是混合键合。在一些实施例中，在键合之后，第二半导体结构在第一半导体结构上方。在一些实施例中，在键合之后，第一半导体结构在第二半导体结构上方。

如图9B所示，第一晶片902和第二晶片904以面对面的方式键合，使得第一半导体结构906中的至少一个在键合界面909处键合到第二半导体结构908中的至少一个。尽管在键合之后第一晶片902位于第二晶片904上方，如图9B所示，但是应当理解，在一些实施例中，在键合之后，第二晶片904可以在第一晶片902上方。图8A示出了键合的第一和第二半导体结构906和908的形成的一个示例。

如图8A所示，硅衬底702和在其上形成的组件(例如，SRAM单元710的阵列)被上下翻转。面向下的键合层716与面向上的键合层616键合，即以面对面的方式键合，从而形成键合界面802(如图8B所示)。在一些实施例中，在键合之前将处理工艺(例如，等离子体处理，湿法处理和/或热处理)施加到键合表面。尽管未在图8A中示出，但是硅衬底602和在其上形成的组件(例如，包括处理器608和其他逻辑电路610的器件层606)可以上下翻转，并且面向下的键合层616可以与面向上的键合层716键合，即以面对面的方式键合，从而形成键合界面802。键合之后，键合层716中的键合接触部718和键合层616中的键合接触部618彼此对准并且彼此接触，使得SRAM单元710的阵列可以电连接到器件层606(例如，处理器608和其他逻辑电路610)。应当理解，在键合芯片中，器件层606(例如，处理器608和其他逻辑电路610)可以在SRAM单元710的阵列上方或下方。然而，可以在键合之后在器件层606(例如，处理器608和其他逻辑电路610)和SRAM单元710的阵列之间形成键合界面802，如图8B所示。

方法1100继续至操作1116，如图11所示，其中减薄第一晶片或第二晶片以形成半导体层。在一些实施例中，在键合之后位于第二半导体结构的第二晶片上方的第一半导体结构的第一晶片被减薄以形成半导体层。在一些实施例中，在键合之后位于第一半导体结构的第一晶片上方的第二半导体结构的第二晶片被减薄以形成半导体层。

如图8B所示，键合芯片的顶部的衬底(例如，如图8A所示的硅衬底702)被减薄，使得减薄的顶部衬底可以用作半导体层804，例如，单晶硅层。减薄的衬底的厚度可在大约200nm和大约5μm之间，诸如在200nm和5μm之间，或在大约150nm和大约50μm之间，诸如在150nm和50μm之间。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺、或其任何组合的工艺来减薄硅衬底702。应当理解，当硅衬底602是键合芯片顶部的衬底时，可以通过减薄硅衬底602来形成另一半导体层。

方法1100继续至操作1118，如图11所示，其中在半导体层上方形成垫出互连层。如图8B所示，垫出互连层806形成在半导体层804(减薄的顶部衬底)上方。垫出互连层806可以包括形成在一个或多个ILD层中的互连，诸如焊盘接触部808。焊盘接触部808可包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，形成垂直延伸穿过半导体层804的接触部810，例如通过湿法/干法蚀刻，然后沉积导电材料。接触部810可以与垫出互连层806中的互连接触。

方法1100前进到操作1120，如图11所示，其中将键合的第一和第二晶片切割成多个管芯。至少一个管芯包括键合的第一和第二半导体结构。如图9C所示，将键合的第一和第二晶片902和904(如图9B所示)切割成多个管芯912。管芯912中的至少一个包括键合的第一和第二半导体结构906和908。在一些实施例中，键合的第一和第二晶片902和904的每个画面是使用晶片激光切割和/或机械切割技术沿着划线从键合的第一和第二晶片902和904切割的，从而成为相应的管芯912。管芯912可以包括键合的第一和第二半导体结构906和908，例如，如图8B所示的键合结构。

代替如上关于图9A-9C和图11所述的基于切割之前的晶片级键合的封装方案，图10A-10C和图12示出了根据一些实施例的基于切割之后的管芯级键合的另一种封装方案。以上关于图11中的方法1100描述了图12中的方法1200的操作1102、1104和1106，并且从而不对其进行重复。如图10A所示，多个第一半导体结构1006形成在第一晶片1002上。第一晶片1002可包括通过划线分开的多个画面。根据一些实施例，第一晶片1002的每个画面包括一个或多个第一半导体结构1006。图6A和图6B示出了第一半导体结构1006的形成的一个示例。

方法1200前进到操作1202，如图12所示，其中将第一晶片切割成多个第一管芯，使得第一管芯中的至少一个包括第一半导体结构中的至少一个。如图10B所示，将第一晶片1002(如图10A所示)切割成多个管芯1010，使得至少一个管芯1010包括第一半导体结构1006。在一些实施例中，使用晶片激光切割和/或机械切割技术沿着划线从第一晶片1002切割第一晶片1002的每个画面，从而成为相应的管芯1010。管芯1010可以包括第一半导体结构1006，例如，如图6B所示的结构。

以上关于图11中的方法1100描述了图12中的方法1200的操作1108、1110以及1112，并且从而不对其进行重复。如图10A所示，多个第二半导体结构1008形成在第二晶片1004上。第二晶片1004可包括通过划线分开的多个画面。根据一些实施例，第二晶片1004的每个画面包括一个或多个第二半导体结构1008。图7A和图7B示出了第二半导体结构1008的形成的一个示例。

方法1200前进到操作1204，如图12所示，其中将第二晶片切割成多个第二管芯，使得第二管芯中的至少一个包括第二半导体结构中的所述至少一个。如图10B所示，将第二晶片1004(如图10A所示)切割成多个管芯1012，使得至少一个管芯1012包括第二半导体结构1008。在一些实施例中，使用晶片激光切割和/或机械切割技术沿着划线从第二晶片1004切割第二晶片1004的每个画面，从而成为相应的管芯1012。管芯1012可以包括第二半导体结构1008，例如，如图7B所示的结构。

方法1200前进到操作1206，如图12所示，其中第一管芯和第二管芯以面对面的方式键合，使得第一半导体结构键合到第二半导体结构。第一半导体结构的第一键合接触部在键合界面处与第二半导体结构的第二键合接触部接触。如图10C所示，包括第一半导体结构1006的管芯1010和包括第二半导体结构1008的管芯1012以面对面的方式键合，使得第一半导体结构1006在键合界面1014处键合到第二半导体结构1008。尽管在键合之后第一半导体结构1006在第二半导体结构1008上方，如图10C所示，但是应当理解，在一些实施例中，在键合之后，第二半导体结构1008可以在第一半导体结构1006上方。图8A示出了键合的第一和第二半导体结构1006和1008的形成的一个示例。

方法1200前进到操作1208，如图12所示，其中减薄第一晶片或第二晶片以形成半导体层。在一些实施例中，在键合之后位于第二半导体结构的第二晶片上方的第一半导体结构的第一晶片被减薄以形成半导体层。在一些实施例中，在键合之后位于第一半导体结构的第一晶片上方的第二半导体结构的第二晶片被减薄以形成半导体层。

如图8B所示，键合芯片的顶部的衬底(例如，如图8A所示的硅衬底702)被减薄，使得减薄的顶部衬底可以用作半导体层804，例如单晶硅层。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其组合的工艺来减薄硅衬底702。在一个示例中，减薄的衬底的厚度可以在大约1μm以及大约20μm之间，诸如在1μm和20μm(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm，由下端通过这些值中的任何一个界定的任何范围值，或在由这些值中的任意两个限定的任何范围中)之间，例如使用蚀刻和CMP工艺的组合。应当理解，在一些实施例中，通过进一步应用额外的蚀刻工艺，减薄的衬底的厚度可以进一步减小到1μm以下，例如，在亚μm范围中。应当理解，当硅衬底602是键合芯片的顶部的衬底时，可以通过减薄硅衬底602来形成另一半导体层。

方法1200前进到操作1210，如图12所示，其中在半导体层上方形成垫出互连层。如图8B所示，垫出互连层806形成在半导体层804(减薄的顶部衬底)上方。垫出互连层806可以包括形成在一个或多个ILD层中的互连，例如焊盘接触部808。焊盘接触部808可包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，形成垂直延伸穿过半导体层804的接触部810，例如，通过湿法/干法蚀刻，然后沉积导电材料。接触部810可以与垫出互连层806中的互连接触。

根据本公开的一个方面，一种半导体器件包括：第一半导体结构，包括处理器和第一键合层，所述第一键合层包括多个第一键合接触部。所述半导体器件还包括第二半导体结构，所述第二半导体结构包括SRAM单元的阵列和第二键合层，所述第二键合层包括多个第二键合接触部。所述半导体器件还包括键合界面，所述键合界面在所述第一键合层和所述第二键合层之间。所述第一键合接触部在所述键合界面处与所述第二键合接触部接触。

在一些实施例中，所述第一半导体结构不包括SRAM单元，并且所述第二半导体结构不包括处理器。

在一些实施例中，所述第一半导体结构包括：衬底；所述衬底上的所述处理器；以及所述处理器和所述SRAM单元的阵列上方的所述第一键合层。

在一些实施例中，所述第二半导体结构包括：所述第一键合层上方的所述第二键合层；所述第二键合层上方的所述SRAM单元的阵列；以及在所述SRAM单元的阵列上方并与所述SRAM单元的阵列接触的半导体层。

在一些实施例中，所述半导体器件还包括所述半导体层上方的垫出互连层。在一些实施例中，所述半导体层包括单晶硅。

在一些实施例中，所述第二半导体结构包括：衬底；所述衬底上的所述SRAM单元的阵列；以及所述SRAM单元的阵列上方的所述第二键合层。

在一些实施例中，所述第一半导体结构包括：所述第二键合层上方的所述第一键合层；所述第一键合层上方的所述处理器；以及在所述处理器上方并与所述处理器接触的半导体层。

在一些实施例中，所述半导体器件还包括所述半导体层上方的垫出互连层。在一些实施例中，所述半导体层包括单晶硅。

在一些实施例中，所述第一半导体结构还包括所述SRAM单元的阵列的***电路。在一些实施例中，所述第一半导体结构还包括接口电路。在一些实施例中，所述处理器包括多个核。

在一些实施例中，所述第一半导体结构包括垂直处于所述第一键合层和所述处理器之间的第一互连层，并且所述第二半导体结构包括垂直处于所述第二键合层和所述SRAM单元的阵列之间的第二互连层。

在一些实施例中，所述处理器通过所述第一互连层和所述第二互连层以及所述第一键合接触部和所述第二键合接触部电连接到所述SRAM单元的阵列。

在一些实施例中，所述处理器与所述SRAM单元的阵列之间的垂直距离小于1mm。

根据本公开的另一方面，公开了一种用于形成半导体器件的方法。在第一晶片上形成多个第一半导体结构。所述第一半导体结构中的至少一个包括处理器和第一键合层，所述第一键合层包括多个第一键合接触部。在第二晶片上形成多个第二半导体结构。所述第二半导体结构中的至少一个包括SRAM单元的阵列和第二键合层，所述第二键合层包括多个第二键合接触部。以面对面的方式键合所述第一晶片和所述第二晶片，使得所述第一半导体结构中的所述至少一个键合到所述第二半导体结构中的所述至少一个。所述第一半导体结构的所述第一键合接触部在键合界面处与所述第二半导体结构的所述第二键合接触部接触。将所键合的第一晶片和第二晶片切割成多个管芯。所述管芯中的至少一个包括所键合的第一和第二半导体结构。

在一些实施例中，为了形成所述多个第一半导体结构，在所述第一晶片上形成所述处理器，在所述处理器上方形成第一互连层，以及在所述第一互连层上方形成所述第一键合层。在一些实施例中，为了形成所述处理器，在所述第一晶片上形成多个晶体管。

在一些实施例中，为了形成所述多个第一半导体结构，在所述第一晶片上形成所述SRAM单元的阵列的***电路。在一些实施例中，为了形成所述多个第一半导体结构，在所述第一晶片上形成接口电路。

在一些实施例中，为了形成所述多个第二半导体结构，在所述第二晶片上形成所述SRAM单元的阵列，在所述SRAM单元的阵列上方形成第二互连层，以及在所述第二互连层上方形成所述第二键合层。

在一些实施例中，为了形成所述SRAM单元的阵列，在所述第二晶片上形成多个晶体管。

在一些实施例中，在所述键合之后，所述第二半导体结构在所述第一半导体结构上方。在一些实施例中，在所述键合之后并且在所述切割之前，减薄所述第二晶片以形成半导体层，以及在所述半导体层上方形成垫出互连层。

在一些实施例中，在所述键合之后，所述第一半导体结构在所述第二半导体结构上方。在一些实施例中，在所述键合之后并且在所述切割之前减薄所述第一晶片以形成半导体层，以及在所述半导体层上方形成垫出互连层。

在一些实施例中，所述键合包括混合键合。

根据本公开的又一方面，公开了一种用于形成半导体器件的方法。在第一晶片上形成多个第一半导体结构。所述第一半导体结构中的至少一个包括处理器和第一键合层，所述第一键合层包括多个第一键合接触部。将所述第一晶片切割成多个第一管芯，使得所述第一管芯中的至少一个包括所述第一半导体结构中的所述至少一个。在第二晶片上形成多个第二半导体结构。所述第二半导体结构中的至少一个包括SRAM单元的阵列和第二键合层，所述第二键合层包括多个第二键合接触部。将所述第二晶片切割成多个第二管芯，使得所述第二管芯中的至少一个包括所述第二半导体结构中的所述至少一个。以面对面的方式键合所述第一管芯和所述第二管芯，使得所述第一半导体结构键合到所述第二半导体结构。所述第一半导体结构的所述第一键合接触部在键合界面处与所述第二半导体结构的所述第二键合接触部接触。

在一些实施例中，为了形成所述多个第一半导体结构，在所述第一晶片上形成所述处理器，在所述处理器上方形成第一互连层，以及在所述第一互连层上方形成所述第一键合层。在一些实施例中，为了形成所述处理器，在所述第一晶片上形成多个晶体管。

在一些实施例中，为了形成所述多个第一半导体结构，在所述第一晶片上形成所述SRAM单元的阵列的***电路。在一些实施例中，为了形成所述多个第一半导体结构，在所述第一晶片上形成接口电路。

在一些实施例中，为了形成所述多个第二半导体结构，在所述第二晶片上形成所述SRAM单元的阵列，在所述SRAM单元的阵列上方形成第二互连层，以及在所述第二互连层上方形成所述第二键合层。

在一些实施例中，为了形成所述SRAM单元的阵列，在所述第二晶片上形成多个晶体管。

在一些实施例中，在所述键合之后，所述第二半导体结构在所述第一半导体结构上方。在一些实施例中，在所述键合之后减薄所述第二晶片以形成半导体层，以及在所述半导体层上方形成垫出互连层。

在一些实施例中，在所述键合之后，所述第一半导体结构在所述第二半导体结构上方。在一些实施例中，在所述键合之后减薄所述第一晶片以形成半导体层，以及在所述半导体层上方形成垫出互连层。

在一些实施例中，所述键合包括混合键合。

具体实施方式的前述描述将揭示本公开的一般性质，在不脱离本公开的总体概念的情况下，其他人可以通过应用本领域技术范围内的知识，容易地修改和/或适应这些具体实施方式用于各种应用，而无需过度实验。因此，基于本文给出的教导和指导，这些改编和修改旨在落入所公开实施例的等同物的含义和范围内。应理解，本文中的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。

以上已经借助于说明指定的功能及其关系的实现的功能构建块描述了本公开的实施例。为了便于描述，这里任意定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定的功能及其关系即可。

发明内容和摘要部分可以阐明一个或多个但不是由发明人(一个或多个)预期的本公开的所有实例性实施例，并且因此，其不意在以任何方式限制本公开和所附权利要求。

本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同物来限定。