阅读说明：本技术 半导体存储装置 (Semiconductor memory device with a plurality of memory cells ) 是由 二山拓也 白川政信 于 2018-12-19 设计创作，主要内容包括：实施方式提供一种更高性能的半导体存储装置。一实施方式的半导体存储装置包含第1半导体、第1及第2字线、第1及第2单元晶体管。第1半导体包含第1部分及第2部分。第1字线与第1半导体的第1部分面对面。第2字线与第1字线的第2部分面对面,与第1字线一起夹着第1半导体,且与第1字线是不同的个体。第1单元晶体管形成于包含第1半导体的第1部分的第1区域,且与第1字线连接。第2单元晶体管形成于包含第1半导体的第2部分的第2区域,且与第2字线连接,并具有第1阈值电压。第1阈值电压比第1电压高,第1电压是在从第1单元晶体管读出数据的期间对第2字线施加的,且第1电压具有零或正的大小。(The embodiment provides higher-performance semiconductor memory devices. the semiconductor memory device of the embodiment includes a 1 st semiconductor, 1 st and 2 nd word lines, and 1 st and 2 nd cell transistors.A 1 st semiconductor includes a 1 st portion and a 2 nd portion.A 1 st word line faces the 1 st portion of the 1 st semiconductor.A 2 nd word line faces the 2 nd portion of the 1 st word line, and the 1 st word line sandwiches the 1 st semiconductor and is different from the 1 st word line.A 1 st cell transistor is formed in a 1 st region including the 1 st portion of the 1 st semiconductor and is connected to the 1 st word line.A 2 nd cell transistor is formed in a 2 nd region including the 2 nd portion of the 1 st semiconductor and is connected to the 2 nd word line, and has a 1 st threshold voltage.A 1 st threshold voltage is higher than a 1 st voltage, the 1 st voltage is applied to the 2 nd word line during data reading from the 1 st cell transistor, and the 1 st voltage has a zero or positive magnitude.)

半导体存储装置

[相关申请]

本申请享受以日本专利申请2018-135193号(申请日：2018年7月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。

技术领域

概括来讲，实施方式涉及一种半导体存储装置。

背景技术

已知有具有呈三维排列的存储单元的半导体存储装置。

发明内容

[发明要解决的问题]

实施方式提供一种更高性能的半导体存储装置。

一实施方式的半导体存储装置包含第1半导体、第1及第2字线、第1及第2单元晶体管。所述第1半导体包含第1部分及第2部分。所述第1字线与所述第1半导体的所述第1部分面对面。所述第2字线与所述第1字线的所述第2部分面对面，与所述第1字线一起夹着所述第1半导体，且与所述第1字线是不同的个体。所述第1单元晶体管形成于包含所述第1半导体的所述第1部分的第1区域，且与所述第1字线连接。所述第2单元晶体管形成于包含所述第1半导体的所述第2部分的第2区域，且与所述第2字线连接，并具有第1阈值电压。所述第1阈值电压比第1电压高，所述第1电压是在从所述第1单元晶体管读出数据的期间对所述第2字线施加的，且所述第1电压具有零或正的大小。

附图说明

图1表示第1实施方式的存储器系统中的要素及连接、以及其相关的要素。

图2是第1实施方式的单元阵列中的一部分的电路图。

图3表示第1实施方式的每一单元晶体管MT保存2比特数据的单元晶体管MT的阈值电压的分布。

图4表示第1实施方式的每一单元晶体管MT保存1比特数据的单元晶体管MT的阈值电压的分布。

图5概略性地表示第1实施方式的半导体存储器的一部分的结构的截面。

图6表示第1实施方式的半导体存储器的一部分的1层的平面结构。

图7表示第1实施方式的半导体存储器的一部分的平面结构。

图8表示第1实施方式的半导体存储器的一部分的1层的平面结构。

图9表示第1实施方式的半导体存储器的一部分的结构。

图10表示第1实施方式的半导体存储器的块的使用。

图11表示第1实施方式的半导体存储器的一部分。

图12表示第1实施方式的半导体存储器的位于同一层的若干单元晶体管的数据的保存。

图13沿着时间顺序表示第1实施方式的半导体存储器中的动作期间对若干要素施加的电压。

图14表示第1实施方式的半导体存储器的一部分的某动作中的状态。

图15表示第1实施方式的半导体存储器的一部分的某动作中的状态。

图16表示第2实施方式的半导体存储器的位于同一层的若干单元晶体管MT的数据的保存。

图17沿着时间顺序表示第2实施方式的半导体存储器中的动作期间对若干要素施加的电压。

图18表示第2实施方式的半导体存储器的一部分的某动作中的状态。

图19表示第2实施方式的半导体存储器的一部分的某动作中的状态。

图20表示第3实施方式的半导体存储器的某块的使用。

图21表示第3实施方式的半导体存储器的位于同一层的若干单元晶体管的数据的保存。

图22沿着时间顺序表示第3实施方式的半导体存储器中的动作期间对若干要素施加的电压。

图23表示第4实施方式的半导体存储器的位于同一层的若干单元晶体管的数据的保存。

图24沿着时间顺序表示第4实施方式的半导体存储器中的动作期间对若干要素施加的电压。

图25表示第5实施方式的半导体存储器的位于同一层的若干单元晶体管MT的数据的保存。

图26沿着时间顺序表示第5实施方式的半导体存储器中的动作期间对若干要素施加的电压。

图27表示第5实施方式的半导体存储器的一部分的某动作中的状态。

图28表示第5实施方式的半导体存储器的一部分的某动作中的状态。

图29表示第6实施方式的半导体存储器的位于同一层的若干单元晶体管的数据的保存。

图30沿着时间顺序表示第6实施方式的半导体存储器中的动作期间对若干要素施加的电压。

图31表示第7实施方式的半导体存储器的位于同一层的若干单元晶体管MT的数据的保存。

图32沿着时间顺序表示第7实施方式的半导体存储器中的动作期间对若干要素施加的电压。

图33表示第7实施方式的半导体存储器的一部分的某动作中的状态。

图34表示第7实施方式的半导体存储器的一部分的某动作中的状态。

图35表示实施方式的半导体存储器的第2结构的一部分的平面结构。

图36表示实施方式的半导体存储器的第2结构的一部分。

图37概略性地表示实施方式的半导体存储器的第3结构的一部分的平面结构。

图38表示实施方式的半导体存储器的第3结构的一部分。

具体实施方式

以下，参照附图对实施方式进行记述。在以下记述中，存在对具有大致相同功能及构成的构成要素标注相同符号，并省略重复说明的情况。附图是示意性的图示，厚度与平面尺寸的关系、各层厚度的比例等有可能与实际情况不同。附图彼此间也有可能包含尺寸的关系或比例互不相同的部分。另外，只要未明确指出需排除在外或不言自明应排除在外，则关于某实施方式的所有记述作为其它实施方式的记述也适用。

在本说明书及权利要求书中，所谓某第1要素“连接”于另一第2要素，包括第1要素直接、或者始终或选择性地经由导电性要素连接于第2要素。

(第1实施方式)

＜1.1.结构(构成)＞

图1表示第1实施方式的存储器系统中的要素及连接、以及其相关的要素。如图1所示，存储器系统5由主机装置3控制，包含半导体存储器1及存储器控制器2。存储器系统5例如可以是SSD(solid state drive，固态驱动器)或SD^TM卡等。

半导体存储器1由存储器控制器2控制。存储器控制器2从主机装置3接收命令，基于所接收到的命令控制半导体存储器1。

＜1.1.1.存储器控制器＞

存储器控制器2包含主机接口21、CPU(central processing unit，中央处理器)22、RAM(random access memory，随机存取存储器)23、ROM(read only memory，唯读存储器)24及存储器接口25。存储器控制器2例如可以作为SoC(System-on-a-chip，芯片上系统)而构成。

通过由CPU22执行储存在ROM24中并加载至RAM23上的固件(程序)，存储器控制器2执行各种动作、以及主机接口21及存储器接口25的一部分功能。RAM23还临时保存数据，作为缓冲器及高速缓存而发挥功能。

主机接口21经由总线与主机装置3连接，负责存储器控制器2与主机装置3的通信。存储器接口25与半导体存储器1连接，负责存储器控制器2与半导体存储器1的通信。

＜1.1.2.半导体存储器＞

半导体存储器1包含存储单元阵列(单元阵列)11、输入输出电路12、序列发生器(控制电路)13、驱动器15、感测放大器16及行解码器19等要素。

单元阵列11包含多个存储块(块)BLK(BLK0、BLK1、…)。各块BLK是多个串单元SU(SU0、SU1、…)的集合。各串单元SU是多个NAND串(串)STR(STR0、STR1、…)(未图示)的集合。串STR包含多个存储单元晶体管(单元晶体管)MT。

输入输出电路12经由NAND总线与存储器控制器2连接。NAND总线传输信号ˉCE、CLE、ALE、ˉWE、ˉRE、ˉWP、RY/ˉBY及宽度为8比特的信号DQ。信号名称前的符号“ˉ”表示名称中不带符号“ˉ”的信号的反转逻辑，意味着在带有符号“ˉ”的信号为低电平的情况下被断定。

输入输出电路12接收信号DQ，并发送信号DQ。输入输出电路12从存储器控制器2接收各种控制信号，基于控制信号，取入及输出信号DQ。控制信号包括信号ˉCE、CLE、ALE、ˉWE、ˉRE及ˉWP。

信号DQ包含指令(CMD)、写入数据或读出数据(DAT)、地址信号(ADD)、状态数据(STA)等。

序列发生器13从输入输出电路12接收指令CMD及地址信号ADD，基于指令CMD及地址信号ADD，控制驱动器15、感测放大器16及行解码器19。

驱动器15将多个电位中被选择的电位供给至行解码器19。行解码器19从驱动器15接收各种电位，从输入输出电路12接收地址信号ADD，基于所接收到的地址信号ADD选择1个块BLK，并将来自驱动器15的电位传送至被选择的块BLK。

感测放大器16感测单元晶体管MT的状态，基于所感测到的状态生成读出数据，及将写入数据传送至单元晶体管MT。

＜1.1.3.单元阵列＞

图2是第1实施方式的单元阵列11中的一部分的电路图，表示1个块BLK0的要素及连接、以及其相关的要素。多个(例如所有)块BLK都包含图2所示的要素及连接。

1个块BLK包含n个(n是2以上的自然数)串单元SU(SU0、SU1、SU2、…SU(n－1))。n例如为8，以下记述基于该例。各串单元SU连接于m(m是自然数)根位线BL(BL0～BL(m－1))。

各串单元SU包含多个NAND串STR。各NAND串STR包含1个选择栅极晶体管ST、多个(例如8个)存储单元晶体管MT(MT_0～MT_7)及1个选择栅极晶体管DT(DT0、DT1、DT2、…或DT7)。晶体管ST、MT及DT依序串联连接于单元源极线CELSRC与1根位线BL之间。单元晶体管MT包含控制栅极电极、及与周围绝缘的电荷累积层，能够基于电荷累积层中的电荷量非易失性地保存数据。

关于α(α是偶数)的各值的实例，串单元SUα中的单元晶体管MT_0～MT_7的控制栅极电极与字线WLe0～WLe7分别连接。将在1个串单元SU中共享字线WL(WLe0～WLe7及下述WLo0～WLo7)的单元晶体管MT的组称为晶胞单元CU。关于α的各值的实例，串单元SUα中的晶体管ST的栅极电极连接于选择栅极线SGSLe。

关于β(β是奇数)的各值的实例，串单元SUβ中的单元晶体管MT_0～MT_7的控制栅极电极与字线WLo0～WLo7分别连接。关于β的各值的实例，串单元SUβ中的晶体管ST的栅极电极连接于选择栅极线SGSLo。

关于γ(γ是0或n－1以下的自然数)的各值的实例，晶体管DTγ属于串单元SUγ。串单元SUγ的多个串STR各自的晶体管DTγ的栅极电极连接于选择栅极线SGDLγ。

＜1.1.4.单元晶体管＞

参照图3，对单元晶体管MT进行记述。半导体存储器1能够在1个单元晶体管MT中保存2比特以上数据。图3表示第1实施方式的每一单元晶体管MT保存2比特数据的单元晶体管MT的阈值电压的分布。各单元晶体管MT的阈值电压具有与所保存的数据相应的值。在每一单元晶体管MT存储2比特数据的情况下，各单元晶体管MT可以具有4个阈值电压中的任一者。4个阈值电压是分别保存着“11”数据、“01”数据、“00”数据及“10”数据的状态。将分别保存着“11”数据、“01”数据、“00”数据及“10”数据的状态的单元晶体管MT说成是处于Er、A、B及C状态下。

即便是保存某种相同的2比特数据的多个单元晶体管MT，也可以因单元晶体管MT的特性差异等而具有互不相同的阈值电压。因此，保存某种相同的2比特数据的多个单元晶体管MT具有不同的阈值电压。

为了判别由读出对象单元晶体管MT保存的数据，而对该单元晶体管MT的状态进行判断。为了实施状态的判断，而使用读出电压VA、VB及VC。以下，包括读出电压VA、VB及VC在内，有时会将为了判断单元晶体管MT的状态而对读出对象单元晶体管MT施加的某一大小的电压称为读出电压VCGR。

读出对象单元晶体管MT的阈值电压是否超过了某读出电压VCGR用来判定该单元晶体管MT的阈值电压的状态。具有读出电压VCGR以上的阈值电压的单元晶体管MT即便在控制栅极电极中接收到读出电压VCGR也维持断开状态。另一方面，具有未达读出电压VCGR的阈值电压的单元晶体管MT若在控制栅极电极中接收到读出电压VCGR，则成为接通状态。电压VREAD是对非读出对象晶胞单元CU的单元晶体管MT的字线WL施加的，比处于任何状态下的单元晶体管MT的阈值电压都高。

1个晶胞单元CU的单元晶体管MT的某一相同位置(数位)的比特的数据的组构成1页。将1个晶胞单元中的单元晶体管MT的高阶比特的数据的组称为高阶页，将1个晶胞单元中的单元晶体管MT的低阶比特的组称为低阶页。

对于业者来讲，每一单元晶体管MT保存3比特以上数据也可以通过至此所记述的原理的扩展而实现。

半导体存储器1也能够在1个单元晶体管MT中保存1比特数据。图4表示第1实施方式的每一单元晶体管MT保存1比特数据的单元晶体管MT的阈值电压的分布。如图4所示，在向单元晶体管MT写入1比特数据的情况下，这种单元晶体管MT处于2种状态中的任一者下，在Er状态以外仅具有1种状态(编程状态，programmed状态)。编程状态(以下，称为Pr状态)例如可以视为保存着“0”数据的状态。为了判别读出对象单元晶体管MT处于Er状态与Pr状态中的哪一者下，而使用读出电压VL。处于Pr状态下的单元晶体管MT具有读出电压VL以上的阈值电压。读出电压VL也包含于读出电压VCGR，读出电压VL例如为电压VSS(＝0V)。

＜1.1.5.单元阵列的结构＞

在半导体存储器1中，由于其结构及制造方法，位于1层并且相邻的2个单元晶体管MT有可能会具有相对较为不同的尺寸。这种结构可以通过各种实施方式来实现，以下，将记述一例。然而，第1实施方式并不受单元晶体管MT乃至于单元阵列11的结构所限定，且并不限定于以下例子。

图5概略性地表示第1实施方式的半导体存储器的一部分的结构的截面。具体来讲，图5表示半导体存储器1的具有相邻的2个不同地址(识别编号)的2个串单元SU的结构，作为例子，表示串单元SU0及SU1的截面结构。串单元SU的其它对也具有与图5相同的结构。

如图5所示，在半导体衬底sub、尤其是沿着其xy面的表面的区域的p井上，形成有串单元SU0及SU1。

在衬底sub，连接有存储柱MP。存储柱MP沿着z轴延伸，包含绝缘体30、半导体31、绝缘体32、绝缘体33及绝缘体34。

绝缘体30具有沿着z轴延伸的柱状的形状，例如，含有氧化硅，或由氧化硅构成。半导体31沿着z轴延伸，包围绝缘体30，作为单元晶体管MT的供形成通道的部分而发挥功能，例如含有多晶硅，或由多晶硅构成。绝缘体32沿着z轴延伸，包围半导体31，作为单元晶体管MT的栅极绝缘体而发挥功能，例如，包含氧化硅层与氮化硅层。绝缘体33沿着z轴延伸，包围绝缘体32，作为单元晶体管MT的电荷累积层而发挥功能，例如含有氮化硅，或由氮化硅构成。绝缘体34沿着z轴延伸，包围绝缘体33，作为单元晶体管MT的阻挡绝缘体而发挥功能，例如，含有氧化硅，或由氧化硅构成。

在衬底sub的上方且存储柱MP的两侧，分别设置有多个导电体的组。导电体的各组沿着z轴排列，朝向离开衬底sub的方向而包含导电体CS、8个导电体CW及导电体CD。导电体CS、CW及CD相互电分离。导电体CS、8个导电体CW及导电体CD例如含有钨，或由钨构成。

串单元SU0位于存储柱MP的第1侧(例如左侧)。存储柱MP的第1侧的导电体CS、8个导电体CW及导电体CD分别作为选择栅极线SGSLe、字线WLe0、WLe1、WLe2、WLe3、WLe4、WLe5、WLe6及WLe7、以及选择栅极线SGDL0而发挥功能。导电体CS、导电体CW及导电体CD例如含有钨，或由钨构成。

串单元SU1位于存储柱MP的第2侧(例如右侧)。存储柱MP的第2侧的导电体CS、8个导电体CW及导电体CD分别作为选择栅极线SGSLo、字线WLo0、WLo1、WLo2、WLo3、WLo4、WLo5、WLo6及WLo7、以及选择栅极线SGDL1而发挥功能。

半导体31、绝缘体32、绝缘体33及绝缘体34中，与导电体CS面对面的部分作为选择栅极晶体管ST而发挥功能。半导体31、绝缘体32、绝缘体33及绝缘体34中，与导电体CW面对面的部分作为单元晶体管MT而发挥功能。半导体31、绝缘体32、绝缘体33及绝缘体34中，与导电体CD面对面的部分作为选择栅极晶体管DT而发挥功能。

沿着z轴排列的晶体管ST、MT、DT相当于1个串STR中包含的晶体管。

在存储柱MP的上方，设置有导电体CBL。导电体CBL作为位线BL而发挥功能。导电体CBL沿着y轴延伸。导电体CBL经由接触插塞CP与存储柱MP的上表面连接。

多个串STR设置于x轴上的不同坐标。这些设置于x轴上的不同坐标的多个串STR相当于1个串单元SU中包含的串STR。

图5中，在图5所示要素的区域以外的区域(例如，导电体CS、8个导电体CW及导电体CD彼此之间的区域)，设置有绝缘体。

图6表示第1实施方式的半导体存储器1的一部分的1层的平面结构。更具体来讲，图6沿着xy面表示导电体CD(作为选择栅极线SGDL而发挥功能的导电体)所处的层。

如图6所示，设置有8个独立的导电体CD0～CD7作为导电体CD。导电体CD0～CD7分别作为选择栅极线SGDL0～SGDL7而发挥功能。

导电体CD1大致具有U字形状。具体来讲，导电体CD1包含第1部分CDs1、第2部分CDs2及第3部分CDs3。第1部分CDs1及第3部分CDs3沿着x轴延伸，第1部分CDs1位于比第3部分CDs3的y轴坐标小的y轴坐标。第2部分CDs2沿着y轴延伸，将第1部分CDs1的端(例如右端)、及第3部分CDs3的与第1部分CDs1相同一侧的端(例如右端)连接。

以下，有时会将第1部分CDs1称为上侧部分CDs1，将第2部分CDs2称为连接部分，将第3部分CDs3称为下侧部分CDs3。

导电体CD2～CD7也与导电体CD1同样地，大致具有U字形状，且各自具有第1部分CDs1、第2部分CDs2及第3部分CDs3。

导电体CD2、CD4及CD6在相同侧(例如左侧)，具有连接部分CDs2。另一方面，导电体CD1、CD3、CD5及CD7在与导电体CD2、CD4及CD5具有连接部分CDs2那一侧相反一侧(例如右侧)，具有各自的连接部分CDs2。

导电体CD0也包含上侧部分CDs1、连接部分CDs2及下侧部分CDs3。导电体CD0还包含沿着x轴延伸的第4部分CDs4。以下，有时会将第4部分CDs4称为最下水平部分CDs4。连接部分CDs2将上侧部分CDs1、下侧部分CDs3及最下水平部分CDs4连接。导电体CD0的连接部分CDs2例如位于与导电体CD2、CD4、CD5包含各自的连接部分CDs2那一侧相同一侧(例如左侧)。

导电体CD2、CD4及CD6依次沿着y轴从图6的上方朝向下方排列。导电体CD1、CD3、CD5及CD7依次沿着y轴从图6的上方朝向下方排列。

其它导电体CD的上侧部分CDs1位于导电体CD1～CD7各自的上侧部分CDs1及下侧部分CDs3之间，通过这种配置，导电体CD0的上侧部分CDs1、下侧部分CDs3及最下水平部分CDs4、以及导电体CD1～CD7各自的上侧部分CDs1及下侧部分CDs3按照以下顺序，沿着y轴排列。也就是说，沿着y轴由上而下，依次排列导电体CD0的上侧部分CDs1、导电体CD1的上侧部分CDs1、导电体CD2的上侧部分CDs1、导电体CD1的下侧部分CDs3、导电体CD2的下侧部分CDs3、导电体CD3的上侧部分CDs1、导电体CD4的上侧部分CDs1、导电体CD3的下侧部分CDs3、导电体CD4的下侧部分CDs3、导电体CD5的上侧部分CDs1、导电体CD6上侧部分CDs1、导电体CD5的下侧部分CDs3、导电体CD6的下侧部分CDs3、导电体CD7的上侧部分CDs1、导电体CD0的下侧部分CDs3、导电体CD7的下侧部分CDs3、导电体CD0的最下水平部分CDs4。

导电体CD0～CD7各自的上侧部分CDs1及下侧部分CDs3、以及导电体CD0的最下水平部分CDs4中，在y轴上上下邻接的部分中的各两者间，设置有存储柱MP。存储柱MP具有用来实现单元晶体管MT0～MT7、以及选择栅极晶体管DT及ST的结构，详细情况将于下文叙述。图中仅表示出了沿着x轴排列的3个存储柱MP及沿着x轴排列的4个存储柱MP，但并不限于该例。

存储柱MP包含存储柱MP1～MP16的多个组。以下所记述的存储柱MP1～MP16的多个组沿着x轴排列。

存储柱MP1位于导电体CD0的上侧部分CDs1与导电体CD1的上侧部分CDs1之间。存储柱MP2位于导电体CD2的上侧部分CDs1与导电体CD1的下侧部分CDs3之间。存储柱MP3位于导电体CD2的下侧部分CDs3与导电体CD3的上侧部分CDs1之间。存储柱MP4位于导电体CD4的上侧部分CDs1与导电体CD3的下侧部分CDs3之间。存储柱MP5位于导电体CD4的下侧部分CDs3与导电体CD5的上侧部分CDs1之间。存储柱MP6位于导电体CD6的上侧部分CDs1与导电体CD5的下侧部分CDs3之间。存储柱MP7位于导电体CD6的下侧部分CDs3与导电体CD7的上侧部分CDs1之间。存储柱MP8位于导电体CD0的下侧部分CDs3与导电体CD7的下侧部分CDs3之间。

存储柱MP9位于导电体CD1的上侧部分CDs1与导电体CD2的上侧部分CDs1之间。存储柱MP10位于导电体CD1的下侧部分CDs3与导电体CD2的下侧部分CDs3之间。存储柱MP11位于导电体CD3的上侧部分CDs1与导电体CD4的上侧部分CDs1之间。存储柱MP12位于导电体CD3的下侧部分CDs3与导电体CD4的下侧部分CDs3之间。存储柱MP13位于导电体CD5的上侧部分CDs1与导电体CD6的上侧部分CDs1之间。存储柱MP14位于导电体CD5的下侧部分CDs3与导电体CD6的下侧部分CDs3之间。存储柱MP15位于导电体CD7的上侧部分CDs1与导电体CD7的下侧部分CDs3之间。存储柱MP16位于导电体CD7的下侧部分CDs3与导电体CD0的最下水平部分CDs4之间。

存储柱MP1、MP2、MP3、MP4、MP5、MP6、MP7及MP8沿着y轴排列。存储柱MP9、MP10、MP11、MP12、MP13、MP14、MP15及MP16沿着y轴排列。

各存储柱MP隔着导电体CD、绝缘体(未图示)而面对面。较为理想的是，各存储柱MP位于该存储柱MP的上侧的导电体部分CDs1或CDs3与该存储柱MP的下侧的导电体部分CDs1、CDs3或CDs4的正中间。然而，各存储柱MP从中间的位置向上或下非主观地发生了偏移。图6表示这种实际的结构，作为例子，表示出了存储柱MP比理想位置向上偏移的实例。通过存储柱MP的这种配置，各存储柱MP具有如下关系：与该存储柱MP的上侧的导电体部分CDs1或CDs3跨及某一长度D1而面对面，与该存储柱MP的下侧的导电体部分CDs1、CDs3或CDs4跨及某一长度D2而面对面，D1＞D2。

图7表示第1实施方式的半导体存储器的一部分的平面结构，除了图6的局部放大情况以外，还沿着图6所示的层的z轴表示出了更往上的层的要素。

多个导电体CBL(CBL1、CBL2、…、CBL14)位于导电体CD之上的层。导电体CBL作为位线BL而发挥功能。导电体CBL沿着y轴延伸，沿着x轴排列。相邻的2个导电体CBL沿沿着y轴排列的存储柱MP行的z轴向上方延伸。各导电体CBL通过接触插塞CP与属于同一行的多个存储柱MP中每隔1个的存储柱MP连接。与某存储柱MP行重叠的2根导电体CBL通过接触插塞CP与不同的存储柱MP连接。通过这种连接，相邻的4根导电体CBL构成1个组，这种组沿着x轴重复配置。也就是说，导电体CBL的各组在p(p为零或自然数)是0及自然数的各值下，包含导电体CBL(4p+1)、CBL(4p+2)、CBL(4p+3)及CBL(4p+4)，导电体CBL(4p+1)、CBL(4p+2)、CBL(4p+3)及CBL(4p+4)如下所示，连接于存储柱MP。以下，含有“p”的记述即便未加以明示，也作为p是0及自然数的各值下的记述而应用。其中，也有p是0的实例，也就是说，也有仅针对CBL1、CBL2、CBL3及CBL4的组而具有代表性地加以记述的情况，这些记述对于p是0以外的各种情况也都适用。也就是说，以下关于导电体CBL1、CBL2、CBL3及CBL4的记述分别适用于p是自然数的各值下的CBL(4p+1)、CBL(4p+2)、CBL(4p+3)及CBL(4p+4)。

导电体CBL(4p+1)与存储柱MP1及MP3连接，进而，与未图示的存储柱MP5及MP7连接。导电体CBL(4p+2)与存储柱MP2及MP4连接，进而，与未图示的存储柱MP6及MP8连接。导电体CBL(4p+3)与存储柱MP9及MP11连接，进而，与未图示的存储柱MP13及MP15连接。导电体CBL(4p+4)与存储柱MP10及MP12连接，进而，与未图示的存储柱MP14及MP16连接。

图8表示第1实施方式的半导体存储器的一部分的1层的平面结构。更具体来讲，图8沿着xy面表示各导电体CW的结构。

如图8所示，设置有导电体CWe及CWo作为导电体CW。在图8表示字线WLeZ(Z是0或自然数)及WLoZ的结构的情况下，图8的导电体CWe作为字线WLeZ而发挥功能，导电体CWo作为字线WLoZ而发挥功能。

导电体CWe包含部分CWe1、CWe2、CWe3、CWe4、CWe5、CWe6、CWe7、CWe8、CWe9及CWe10。导电体CWe1～CWe9沿着x轴延伸，导电体CWe10沿着y轴延伸。导电体CWe1～CWe9在相同一侧的端(例如左端)，连接于部分CWe10。这样一来，导电体CWe具有梳状的形状。

导电体CWo包含部分CWo1、CWo2、CWo3、CWo4、CWo5、CWo6、CWo7、CWo8及CWo9。导电体CWo1～CWo8沿着x轴延伸，导电体CWo9沿着y轴延伸。导电体CWo1～CWo8在与导电体CWe0～CWe9相互连接那一侧(例如左端)相反一侧(例如右端)，连接于部分CWo9。这样的话，导电体CWo具有梳状的形状。

部分CWe1、CWo1、CWe2、CWo2、CWe3、CWo3、CWe4、CWo4、CWe5、CWo5、CWe6、CWo6、CWe7、CWo7、CWe8、CWo8及CWe9依次沿着y轴由上而下排列。

部分CWe1与部分CWo1夹着存储柱MP1，与存储柱MP1面对面。部分CWo1与部分CWe2夹着存储柱MP9，与存储柱MP9面对面。部分CWe2与部分CWo2夹着存储柱MP2，与存储柱MP2面对面。部分CWo2与部分CWe3夹着存储柱MP10，与存储柱MP10面对面。部分CWe3与部分CWo3夹着存储柱MP3，与存储柱MP3面对面。部分CWo3与部分CWe4夹着存储柱MP11，与存储柱MP11面对面。部分CWe4与部分CWo4夹着存储柱MP4，与存储柱MP4面对面。部分CWo4与部分CWe5夹着存储柱MP12，与存储柱MP12面对面。部分CWe5与部分CWo5夹着存储柱MP5，与存储柱MP5面对面。部分CWo5与部分CWe6夹着存储柱MP13，与存储柱MP13面对面。部分CWe6与部分CWo6夹着存储柱MP6，与存储柱MP6面对面。部分CWo6与部分CWe7夹着存储柱MP14，与存储柱MP14面对面。部分CWe7与部分CWo7夹着存储柱MP7，与存储柱MP7面对面。部分CWo7与部分CWe8夹着存储柱MP15，与存储柱MP15面对面。部分CWe8与部分CWo8夹着存储柱MP8，与存储柱MP8面对面。部分CWo8与部分CWe9夹着存储柱MP16，与存储柱MP16面对面。

图9表示第1实施方式的半导体存储器1的一部分的结构，且表示沿着各存储柱MP的xy面的截面的结构。

如图9所示且参照图5及图7在上文记述的那样，存储柱MP位于2个导电体CW之间。如参照图5所记述的那样，存储柱MP沿着z轴延伸，包含绝缘体30、半导体31、绝缘体32、绝缘体33及绝缘体34。

在2个导电体CW之间，设置有绝缘体35及导电体36。导电体36沿着各导电体CW的与存储柱MP面对面的面及与一导电体CW面对面的缘设置。导电体36还覆盖导电体CW的表面。导电体36例如含有氮化钛，或由氮化钛构成。

导电体36的表面被绝缘体35覆盖。绝缘体35例如含有氧化铝，或由氧化铝构成。

通过这种结构，存储柱MP隔着绝缘体35及导电体36，与导电体CW面对面。

在2个导电体CW之间，设置有绝缘体37。

＜1.2.动作＞

半导体存储器1可以将单元阵列11的一部分用于特定的用途。这种用途包括保存在开始向半导体存储器1供给电源后最初读出的数据。将电源接通后最初的数据读出称为通电读出，将单元阵列11中被通电读出的区域称为通电读出区域。

如图10所示，半导体存储器1可以将单元阵列11的一部分用作通电读出区域41。通电读出区域41例如为某1个块BLK的一部分，例如块BLK0的一部分。通电读出区域41可以是1个块BLK的整体，也可以是多个块BLK各自的一部分的组合。通电读出区域41一般来讲无法由存储器系统5的用户来存取。单元阵列11可以在通电读出区域41以外还包含用户数据区域42。用户数据区域42可以由存储器系统5的用户来存取。

存储器系统5例如能够在通电读出区域41中，向每一单元晶体管MT写入1比特数据(以二进制写入数据)。以下记述基于以二进制向通电读出区域41写入数据的例子。

图11表示第1实施方式的半导体存储器1的一部分。更具体来讲，图11表示通电读出区域41中的单元晶体管MT及其相关的要素，与图8同样地表示出了某导电体CW的层。但为了使视觉上容易理解各单元晶体管MT属于哪个串单元SU，图11与图8不同，将导电体CW按各串单元SU逐一分割而加以表示。作为例子，图11如上所述仅对1层进行图示，但其它导电体CW的层也形成有参照图11在以下记述的结构。

作为例子，图11表示将串单元SU3的存储空间用作通电读出区域的实例。由此，串单元SU3的单元晶体管MT保存着通过通电读出所读出的数据。具体来讲，如下所述。串单元SU3包含多个单元晶体管MT31、多个单元晶体管MT32、多个单元晶体管MT33及多个单元晶体管MT34。单元晶体管MT31是与导电体CBL(4p+1)连接且形成于存储柱MP3的单元晶体管。单元晶体管MT32是与导电体CBL(4p+2)连接且形成于存储柱MP4的单元晶体管。单元晶体管MT33是与导电体CBL(4p+3)连接且形成于存储柱MP11的单元晶体管。单元晶体管MT34是与导电体CBL(4p+4)连接且形成于存储柱MP12的单元晶体管。而且，单元晶体管MT31～MT34保存着通过通电读出所读出的有效数据。

以下，将形成于存储柱MPW(W为自然数)并且与导电体CBL(4p+1)、CBL(4p+2)、CBL(4p+3)及CBL(4p+4)连接的晶体管分别称为单元晶体管MTW1、MTW2、MTW3及MTW4。

单元晶体管MT31、MT32、MT33及MT34分别与以下所记述的、属于与串SU3不同的串单元SU的单元晶体管MT共享存储柱。以下，将形成于相同存储柱MP、属于不同串单元SU的2个单元晶体管MT中的一者说成是相对于另一者位于背面。而且，有时会将2个相互位于背面的单元晶体管MT中的第1单元晶体管MT称为第2单元晶体管MT的背面单元晶体管MT。

各单元晶体管MT31位于1个单元晶体管MT21的背面。也就是说，单元晶体管MT21属于与单元晶体管MT31的串单元SU3不同的串单元SU2，并且形成于与单元晶体管MT31相同的存储柱MP3。

各单元晶体管MT32位于1个单元晶体管MT42的背面。也就是说，单元晶体管MT42属于与单元晶体管MT32的串单元SU3不同的串单元SU4，并且形成于与单元晶体管MT32相同的存储柱MP4。

各单元晶体管MT33位于1个单元晶体管MT43的背面。也就是说，单元晶体管MT43属于与单元晶体管MT33的串单元SU3不同的串单元SU4，并且形成于与单元晶体管MT33相同的存储柱MP11。

各单元晶体管MT34位于1个单元晶体管MT44的背面。也就是说，单元晶体管MT44属于与单元晶体管MT34的串单元SU3不同的串单元SU4，并且形成于与单元晶体管MT34相同的存储柱MP12。

单元晶体管MT21、MT42、MT43及MT44不保存数据。取而代之地，单元晶体管MT21、MT42、MT43及MT44处于具有固定的某阈值电压的状态下。这种状态是单元晶体管MT21、MT42、MT43及MT44具有比电压VSS高的阈值电压的状态。或者，单元晶体管MT21、MT42、MT43及MT44可以具有比在读出期间对字线WLoX(X是0或自然数)施加读出电压VCGR的情况下对字线WLeX施加的电压、或在读出期间对字线WLeX施加读出电压VCGR的情况下对字线WLoX施加的电压高的阈值电压。具体来讲，单元晶体管MT21、MT42、MT43及MT44处于Pr状态下。像这样，单元晶体管MT21、MT42、MT43及MT44固定于特定的状态下，结果，不用来保存数据。

另一方面，串单元SU2及SU4的单元晶体管MT中，不位于串单元SU3的单元晶体管MT的背面的单元晶体管MT可以用来保存数据。具体来讲，串单元SU2的单元晶体管MT中，单元晶体管MT21以外的单元晶体管MT，也就是说形成于存储柱MP2、MP9及MP10的单元晶体管MT，可以用来保存数据。另外，串单元SU4的单元晶体管MT中，单元晶体管MT42、MT43及MT44以外的单元晶体管MT，也就是说形成于存储柱MP4的单元晶体管MT41，可以用来保存数据。

有关形成于存储柱MP5并且连接于导电体CBL1的单元晶体管MT51，将于下文的实施方式中提及。

如上所述的数据保存的例子见图12所示。图12表示第1实施方式的半导体存储器1的通电读出区域41中位于同一层的若干单元晶体管MT的数据的保存。图12中的各独立的方格表示1个单元晶体管MT的状态。各方格属于通过列而特定的串单元SU(SU2、SU3或SU4)，包含各方格的单元晶体管MT的串STR连接于通过行而特定的导电体CBL(CBL1、CBL2、CBL3、CBL4、…)，乃至于通过这种导电体CBL而实现的位线BL。串单元SU3的各单元晶体管MT、及该单元晶体管MT的背面单元晶体管MT用单点划线圈出。

如图12所示，串单元SU3的各单元晶体管MT可以处于与通过通电读出所读出的数据相应的状态下(用斜线标出)。另一方面，串单元SU2及SU4的单元晶体管MT中，位于串单元SU3的单元晶体管MT的背面的单元晶体管MT不保存数据，且具有值比电压VSS高的阈值电压，例如处于Pr状态下。串单元SU2及SU4的单元晶体管MT中，不位于串单元SU3的单元晶体管MT的背面的单元晶体管MT可以用来保存数据，也就是说可以根据数据而处于Er或Pr状态下。

参照图11及图12所记述的单元晶体管MT的状态通常可以通过串单元SU2、SU3及SU4各自的写入而形成。

其次，参照图13～图15，对读出进行记述。图13沿着时间顺序表示第1实施方式的半导体存储器1中的动作期间对若干要素施加的电压。更具体来讲，图13表示通电读出区域41的选择块BLK中的动作，作为例子，沿着时间顺序表示从选择块BLK的串单元SU3的与字线WLo4连接的晶胞单元CU进行读出的期间对若干要素施加的电压。

如图13所示，在图13的动作开始的时间点，对位线BL、所有选择栅极线SGDL0～7及SGSLo与SGSLe、以及单元源极线CELSRC，施加电压VSS。

从时刻t1至时刻t3，对位线BL预充电压VBL。另外，从时刻t1至时刻t3，对单元源极线CELSRC施加电压VSRC。电压VSRC比电压VSS略高。

从时刻t2起，对选择串单元SU3的选择栅极线SGDL3及与串单元SU3连接的选择栅极线SGSLo，施加电压VSG。另外，从时刻t2起，对选择字线WLo4施加读出电压VCGR。如上所述，在通电读出区域41中向单元晶体管MT以二进制写入数据，在从保存二进制数据的单元晶体管MT进行读出时，施加读出电压VL(＝VSS)。为了对并非为这种例子的情况也加以图示，及能够通过视觉容易地识别出施加读出电压VCGR的期间，关于读出电压VCGR并非为电压VSS的实例，用虚线画出。

另一方面，从时刻t2起，对形成于与选择字线WLo4相同的层并且在字线WLeX的X位置具有与字线WLo4的“4”相同的值的字线WLe4，施加电压，该电压比与字线WLe4连接的单元晶体管MT21(MT21_4(跟在下划线后面的Y(Y是0或自然数)表示与字线WLeY或WLoY连接))的阈值电压低，并且为零或正。这种电压例如为电压VSS。基于该例的话，对字线WLe4，从时刻t0起持续，从时刻t2起也施加电压VSS。

另外，从时刻t2起，对剩余的非选择字线WL中，字线WLe4及WLo4旁边的共计4根字线WLe3、WLe5、WLo3及WLo5以外的字线WL，也就是说，字线WLo0～2、WLo6、WLo7、WLe0～2、WLe6及WLe7，施加电压VREAD。电压VREAD的施加持续至时刻t3。

进而，从时刻t2起，对字线WLe4及WLo4旁边的共计4根字线WLe3、WLe5、WLo3及WLo5，施加电压VREADK。电压VREADK比电压VREAD略(例如0.5V)高。电压VREADK的施加持续至时刻t3。电压VREADK的施加并非必须进行。也可以对4根字线WLe3、WLe5、WLo3及WLo5，施加电压VREAD。或者，也可以仅对4根字线WLe3、WLe5、WLo3及WLo5中的任意1～3根字线WL，施加电压VREADK，对剩余的字线WL，施加电压VREAD。其中，在以下记述及附图中，作为一例，对4根字线WLe3、WLe5、WLo3及WLo5，施加电压VREADK。

通过如上所述的电压的施加，若与选择字线WLo4连接的单元晶体管MT接通，则电流从对应的位线BL流向单元源极线CELSRC，若断开则不流通电流。通过这种电流是否流通的判断，而判断出由读出对象单元晶体管MT4保存的数据。

另外，如上所述，在读出期间，对字线WLe4，仅施加比与字线WLe4连接的单元晶体管MT21_4的阈值电压低的电压。由此，在从单元晶体管MT31_4读出数据的期间，单元晶体管MT21_4接通的情况以较高概率得到抑制。

图14及图15表示第1实施方式的半导体存储器1的一部分的某动作中的状态，且表示图13的时刻t2至时刻t3期间的串单元SU2及SU3中的2个串STR的状态，这2个串STR包含相互位于背面的2个单元晶体管MT，并且与导电体CBL(4p+1)连接。图14表示串单元SU3的单元晶体管MT31_4具有未达读出电压VCGR的阈值电压的实例。图15表示单元晶体管MT31_4具有读出电压VCGR以上的阈值电压的实例。

如图14及图15所示，在串单元SU3的串STR中，基于单元晶体管MT31_4的阈值电压，单元电流Icell流经(图14的实例)或不流经(图15的实例)单元晶体管MT31_4。因为串单元SU3的串STR及串单元SU2的串STR共享存储柱MP，所以单元电流Icell流入串单元SU2的串STR，电流Imp可以在串单元SU2的串STR中流通。但串单元SU2的串STR的单元晶体管MT21_4具有比电压VSS高的阈值电压(例如，处于Pr状态下)，字线WLo4被施加电压VSS。因此，单元晶体管MT21_4断开，电流Imp不流经单元晶体管MT21_4。由此，由于单元晶体管MT21_4中流通电流Imp，而对单元晶体管MT31_4的状态的判断造成影响的情况得到抑制。

参照图14及图15，对串单元SU3的读出对象单元晶体管MT31_4、串单元SU2的单元晶体管MT21_4的状态进行了记述。这种状态在有关于串单元SU3的读出对象单元晶体管MT32、MT33及MT34、以及串单元SU4的单元晶体管MT42、MT43及MT44的状态时也产生。具体来讲，产生将图14及图15以及其相关的记述中的符号“SU2”、“SGDL2”、“MT31_4”及“MT21_4”各自分别替换成“SU4”、“SGDL4”、“MT32_4”及“MT42_4”后的状态。另外，产生将图14及图15以及其相关的记述中的“SU2”、“SGDL2”、“MT31_4”及“MT21_4”各自分别替换成“SU4”、“SGDL4”、“MT33_4”及“MT43_4”后的状态。另外，产生将图14及图15以及其相关的记述中的“SU2”、“SGDL2”、“MT31_4”及“MT21_4”各自分别替换成“SU4”、“SGDL4”、“MT34_4”及“MT44_4”后的状态。

＜1.3.优点(效果)＞

根据第1实施方式的半导体存储器1，如以下所记述的那样，能够以更简便的构成读出数据。

如图5所示的半导体存储器1那样，在1个存储柱MP形成分别属于不同串单元SU的2个串STR的情况下，可以考虑向通电读出区域41中的单元晶体管MT如下所述以二进制写入及读出数据。也就是说，在2个串STR中独立地写入数据，通过这样，能够存储比在1个存储柱MP形成1个串STR的实例多的数据。在像这样写入数据的情况下，数据的读出可以按照以下所述来进行。作为例子，假定如下实例：与图14及图15相同，从串单元SU3的与字线WLo4连接的读出对象单元晶体管MT31_4读出数据。另一方面，读出对象单元晶体管MT31_4的背面单元晶体管MT21_4也与第1实施方式不同，是保存数据的。因此，单元晶体管MT21_4也根据数据而处于Er或Pr状态下。

在这种状态下，从单元晶体管MT31_4读出数据的情况下，需要单元晶体管MT21_4断开，以使单元晶体管MT31_4的状态正确反映于数据中。因此，在从单元晶体管MT31_4进行读出的期间，对字线WL21_4施加这种电压，以期单元晶体管MT21_4确实断开。这种电压如半导体存储器1那样，需要具有负的值以使Er状态的单元晶体管MT断开。负的电压的产生需要特殊的电路。

根据第1实施方式的存储器系统5，关于通电读出区域41中的读出对象单元晶体管MT的背面单元晶体管MT，其字线WL在从读出对象单元晶体管MT进行读出的期间，被施加零或正的第1电压，且具有比第1电压高的阈值电压。因此，在从读出对象单元晶体管MT进行读出的期间，无需为了将该读出对象单元晶体管MT的背面单元晶体管MT维持为断开状态，而对背面单元晶体管MT的字线WL施加负的读出电压VCGR。因此，无需用来产生负电压的电路，从而能够使半导体存储器1简略化。

另外，通电读出区域41是在刚开始向半导体存储器1供给电源后立即加以读出的区域，保存着往后半导体存储器1的动作所需的重要信息，由此，可以追求到通电读出区域41的数据读出的较高可靠性。尽管如此，因为通电读出区域41是在刚开始向半导体存储器1供给电源后立即加以读出的，所以存在用于读出的参数(例如被施加的电压)的值不合适的可能性。例如，在普通读出中，是基于半导体存储器1的温度，决定用于读出的参数的值的，而相对于此，在通电读出中，无法进行这种控制。因此，存在尽管从通电读出区域41读出数据需要较高可靠性，但却难以实现的情况。

根据第1实施方式的半导体存储器1，如上所述，通电读出区域41中保存数据的读出对象单元晶体管MT的背面单元晶体管MT具有比第1电压高的阈值电压。因此，在从读出对象单元晶体管MT进行读出的期间，读出对象单元晶体管MT的背面单元晶体管MT以较高概率维持为断开状态，从而流通电流的情况得到抑制。由此，读出对象单元晶体管MT的背面单元晶体管MT干扰读出对象单元晶体管MT的数据(状态)的判断的情况得到抑制，从而能够以较高可靠性从读出对象单元晶体管MT读出数据。

(第2实施方式)

第2实施方式与第1实施方式不同的点在于：读出对象单元晶体管MT的背面单元晶体管MT的状态。关于第2实施方式，以下就与第1实施方式不同的点进行记述。关于与第1实施方式相同的点，对第2实施方式应用第1实施方式的记述。

图16表示第2实施方式的半导体存储器1的通电读出区域41中位于同一层的若干单元晶体管MT的数据的保存。在图16中，X0、X1、X2、X3、X4、X5、X6、X7及X8分别表示对应的单元晶体管MT的具体状态，具体来讲，若基于每一单元晶体管保存1比特数据的例子，则表示处于Er或Pr状态下。

如图16所示，相互位于背面的各2个单元晶体管MT处于相同状态下。也就是说，串单元SU3的各单元晶体管MT根据所应保存的数据，而处于Er或Pr状态下。另一方面，串单元SU2及SU4的单元晶体管MT中，串单元SU3的单元晶体管MT的背面单元晶体管MT不保存数据，而处于与串单元SU3中的对应的背面单元晶体管MT相同的状态下。串单元SU2及SU4的单元晶体管MT中，不位于串单元SU3的单元晶体管MT的背面的单元晶体管MT，例如串单元SU4的与导电体CBL(4p+1)连接的单元晶体管MT，及串单元SU2的与导电体CBL(4p+2)、CBL(4p+3)或CBL(4p+4)连接的单元晶体管MT，可以用来保存数据，也就是说可以处于与数据相应的状态下。

关于对各配线的电压施加，与第1实施方式(图13)相同。也就是说，关于从通电读出区域41中的选择块BLK的串单元SU3的与字线WLo4连接的晶胞单元CU进行读出的期间对若干要素施加的电压，与图13相同。

如图17所示，在时刻2至时刻t3期间，对形成于与字线WLo4相同的层并且在字线WLoX的X位置具有与字线WLo4的“4”相同的值的字线WLe4，与字线WLo4相同，施加读出电压VCGR。

通过如上所述的电压的施加，除了串单元SU3的单元晶体管MT31_4、MT32_4、MT33_4及MT34_4以外，单元晶体管MT31_4、MT32_4、MT33_4及MT34_4的背面单元晶体管MT21_4、MT42_4、MT43_4及MT44_4也形成被选择的状态。

这样的话，就成为如下态样：单元晶体管MT31_4中保存的数据由相互位于背面的单元晶体管MT31_4及MT21_4保存。另外，成为如下态样：单元晶体管MT32_4中保存的数据由相互位于背面的单元晶体管MT32_4及MT42_4保存。另外，成为如下态样：单元晶体管MT33_4中保存的数据由相互位于背面的单元晶体管MT33_4及MT43_4保存。另外，成为如下态样：单元晶体管MT34_4中保存的数据由相互位于背面的单元晶体管MT34_4及MT44_4保存。

而且，若相互位于背面的单元晶体管MT31_4及MT21_4接通，则电流从对应的位线BL流向单元源极线CELSRC，若断开则不流通电流。通过这种电流是否流通的判断，而判断出由读出对象单元晶体管MT31_4保存的数据。

同样地，若相互位于背面的单元晶体管MT32_4及MT42_4接通，则电流从对应的位线BL流向单元源极线CELSRC，若断开则不流通电流。另外，若相互位于背面的单元晶体管MT33_4及MT43_4接通，则电流从对应的位线BL流向单元源极线CELSRC，若断开则不流通电流。另外，若相互位于背面的单元晶体管MT34_4及44_4接通，则电流从对应的位线BL流向单元源极线CELSRC，若断开则不流通电流。

图18及图19表示第2实施方式的半导体存储器1的一部分的某动作中的状态，且表示图17的时刻t2至时刻t3期间的串单元SU2及SU3中的2个串STR的状态，这2个串STR包含相互位于背面的2个单元晶体管MT，并且与导电体CBL(p+1)连接。图18表示串单元SU3的单元晶体管MT31_4具有读出电压VCGR以下的阈值电压的实例。图19表示单元晶体管MT31_4具有超过读出电压VCGR的阈值电压的实例。

如图18及图19所示，在串单元SU3的串STR中，基于单元晶体管MT31_4的阈值电压，而流通单元电流Icell(图18的实例)，或不流通单元电流Icell(图19的实例)。这时，在串单元SU2中也是一样的，单元晶体管MT21_4保存与单元晶体管MT31_4相同的数据，字线WLe4与字线WLo4一起被施加读出电压VCGR。因此，如图18所示，若通过读出电压VCGR的施加，单元晶体管MT31_4接通，则单元晶体管MT21_4也接通，而在单元晶体管MT21_4中流通电流Imp。另一方面，如图19所示，若通过读出电压VCGR的施加，单元晶体管MT31_4依然维持为断开状态，则单元晶体管MT21_4也维持为断开状态。由此，单元晶体管MT21_4的状态对单元电流Icell造成影响的情况得到避免，甚至可以说单元晶体管MT21_4辅助单元电流Icell，也就是说将不流通单元电流Icell(单元电流Icell的大小为零)的情况与流通单元电流Icell的情况之间的单元电流Icell的值的差放大。

参照图18及图19，对读出对象单元晶体管MT31_4、单元晶体管MT21_4的状态进行了记述。这种状态如参照图14及图15在第1实施方式中记述的那样，在有关于串单元SU3的读出对象单元晶体管MT32、MT33及MT34、以及串单元SU4的单元晶体管MT42、MT43及MT44的状态时也产生。具体来讲，产生将图中的符号“SU2”、“SGDL2”、“MT31_4”及“MT21_4”各自分别替换成“SU4”、“SGDL4”、“MT32_4”及“MT42_4”后的状态。另外，产生将图中的符号“SU2”、“SGDL2”、“MT31_4”及“MT21_4”各自分别替换成“SU4”、“SGDL4”、“MT33_4”及“MT43_4”后的状态。另外，产生将图中的符号“SU2”、“SGDL2”、“MT31_4”及“MT21_4”各自分别替换成“SU4”、“SGDL4”、“MT34_4”及“MT44_4”后的状态。

根据第2实施方式的半导体存储器1，通电读出区域41中保存数据的读出对象单元晶体管MT的背面单元晶体管MT保存与该读出对象单元晶体管MT相同的数据(处于相同状态下)，在从读出对象单元晶体管MT进行读出的期间，处于被选择的状态下。因此，若读出对象单元晶体管MT接通，则该读出对象单元晶体管MT的背面单元晶体管MT也接通，若读出对象单元晶体管MT维持为断开状态，则该读出对象单元晶体管MT的背面单元晶体管MT也维持为断开状态。由此，读出对象单元晶体管MT的背面单元晶体管MT的状态对单元电流Icell造成影响的情况得到避免，甚至可以说读出对象单元晶体管MT的背面单元晶体管MT辅助单元电流Icell。因此，能够以较高可靠性从读出对象单元晶体管MT读出数据。

(第3实施方式)

第3实施方式可以基于第1实施方式，在第1实施方式中有所添加而实施。

关于如通电读出区域41中保存的数据那样，重要且(或)在动作不稳定的状态下读出的数据，存在如下情况：向多个串单元SU各自的晶胞单元CU重复写入所述数据，并且同时选择多个晶胞单元CU而读出所述数据。以下，将这种数据的保存及读出称为多重选择，第3实施方式是在第1实施方式中应用多重选择的实施方式。

图20表示第3实施方式的半导体存储器1的某块BLK的使用的例子。如图20所示，例如块BLK0包含通电读出区域41。通电读出区域41的至少2个串单元SU例如串单元SU1及SU2各自的至少共计2个晶胞单元CU保存相同的数据A，也就是说，被多重选择。在被多重选择的晶胞单元CU的每一单元晶体管MT保存1比特数据的情况下，这些晶胞单元CU的各页保存相同数据。在被多重选择的晶胞单元CU的每一单元晶体管MT保存2比特数据的情况下，该晶胞单元CU的各高阶页保存相同数据，该晶胞单元CU的各低阶页保存相同数据。如作为串单元SU3的晶胞单元CU而具有代表性地图示那样，其它串单元SU的晶胞单元CU保存与串单元SU1及SU3的晶胞单元CU不同的数据。

图21表示第3实施方式的半导体存储器1的通电读出区域41中位于同一层的若干单元晶体管MT的数据的保存。图21基于串单元SU3、及与串单元SU3的地址也就是说“3”相同地具有奇数地址的串单元SU被多重选择的例子。作为具体的例子，基于串单元SU3及SU5被多重选择的例子，也就是说保存相同数据的例子。在图21中，表示被多重选择的串单元SU3及SU5中的单元晶体管MT的方格含有斜线。

如图21所示，在串单元SU3及SU5中，连接于相同的位线BL的2个单元晶体管MT处于相同状态下。

除此以外，与串单元SU5并排的串单元SU4及SU6中的特定的单元晶体管MT位于串单元SU5中的单元晶体管MT的背面。具体来讲，如下所述。

串单元SU5的与导电体CBL(p+1)连接的单元晶体管MT位于串单元SU4的与导电体CBL(p+1)连接的单元晶体管MT的背面。串单元SU5的与导电体CBL(p+2)、CBL(p+3)及CBL(p+4)分别连接的单元晶体管MT位于串单元SU6的与导电体CBL(p+2)、CBL(p+3)及CBL(p+4)分别连接的单元晶体管MT的背面。

而且，串单元SU3及SU5的单元晶体管MT的背面晶体管MT与第1实施方式相同，可以具有比在读出期间对字线WLoX施加读出电压VCGR的情况下对字线WLeX施加的电压、或在读出期间对字线WLeX施加读出电压VCGR的情况下对字线WLoX施加的电压高的阈值电压。作为例子，背面单元晶体管MT可以处于Pr状态下。

串单元SU2及SU6的单元晶体管MT中，不位于串单元SU3或SU5的单元晶体管MT的背面的单元晶体管MT可以用来保存数据。具体来讲，在串单元SU2的单元晶体管MT中，连接于导电体CBL(p+2)、CBL(p+3)或CBL(p+4)的单元晶体管MT可以用来保存数据。另外，串单元SU6的单元晶体管MT中，与导电体CBL(p+1)连接的单元晶体管MT可以用来保存数据。

图22沿着时间顺序表示第3实施方式的半导体存储器1中的动作期间对若干要素施加的电压。更具体来讲，图22表示通电读出区域41的选择块BLK中的动作，作为例子，沿着时间顺序表示从选择块BLK的串单元SU3及SU5被多重选择并且与字线WLo4连接的晶胞单元CU进行读出的期间对若干要素施加的电压。以下，主要对与第1实施方式(图13)不同的点进行记述。

如图22所示，在时刻t2至时刻t3期间，对被多重选择的串单元SU3及SU5各自的选择栅极线SGDL3及SGDL5，施加电压VSG。通过这种电压的施加，串单元SU3的串STR及串单元SU5的串STR电连接于各位线BL与单元源极线CELSRC之间。

关于被选择的串单元SU3及SU5的串STR的状态、以及读出对象单元晶体管MT的背面单元晶体管MT所属的串STR的状态，与第1实施方式(图14及图15)相同。也就是说，图14及图15以及其相关的记述中的串单元SU2及SU3各自的串STR的状态在串单元SU2、SU3、SU4、SU5及SU6中分别包含相互位于背面的2个单元晶体管MT的2个串单元SU各自的串STR中产生。

根据第3实施方式，与第1实施方式相同，通电读出区域41中保存数据的读出对象单元晶体管MT的背面单元晶体管MT不用来保存数据，处于具有较高阈值电压的状态(例如，Pr状态)下。因此，可以获得与第1实施方式相同的优点。

进而，根据第3实施方式，通电读出区域41中的2个晶胞单元CU保存相同数据，从这2个晶胞单元CU读出数据。因此，即便一晶胞单元CU含有不良部位，也可以从另一晶胞单元CU读出数据，整体上来讲，能够通过通电读出以较高可靠性读出数据。在被多重选择的2个晶胞单元CU中，都为如下情况：所述晶胞单元CU的单元晶体管MT的背面单元晶体管MT不用来保存数据，处于具有较高阈值电压的状态下。因此，能够以更高可靠性从读出对象单元晶体管MT读出数据。

(第4实施方式)

第4实施方式是基于第2实施方式，在第2实施方式中应用多重选择的实施方式。

图23表示第4实施方式的半导体存储器1的通电读出区域41中位于同一层的若干单元晶体管MT的数据的保存。如图23所示，与第3实施方式相同，通电读出区域41的至少2个晶胞单元CU保存相同数据，例如在串单元SU3及SU5中，连接于相同的位线BL的2个单元晶体管MT处于相同状态下。

除此以外，串单元SU3及SU5的各读出对象单元晶体管MT的背面单元晶体管MT与第2实施方式相同，处于与该读出对象单元晶体管MT相同的状态下。

串单元SU2及SU6的单元晶体管MT中，不位于串单元SU3或SU5的单元晶体管MT的背面的单元晶体管MT可以用来保存数据，也就是说，可以处于与数据相应的状态下。具体来讲，串单元SU6的单元晶体管MT中与导电体CBL(4p+1)连接的单元晶体管MT，及串单元SU2的单元晶体管MT中与导电体CBL(4p+2)、CBL(4p+3)或CBL(4p+4)连接的单元晶体管MT可以用来保存数据。

图24沿着时间顺序表示第4实施方式的半导体存储器1中的动作期间对若干要素施加的电压。更具体来讲，图24表示通电读出区域41的选择块BLK中的动作，作为例子，沿着时间顺序表示从选择块BLK的串单元SU3及SU5被多重选择并且与字线WLo4连接的晶胞单元CU进行读出的期间对若干要素施加的电压。以下，主要对与第2实施方式(图17)不同的点进行记述。

如图24所示，在时刻t2至时刻t3期间，对被多重选择的串单元SU3及SU5各自的选择栅极线SGDL3及SGDL5，施加电压VSG。通过这种电压的施加，串单元SU3的串STR及串单元SU5的串STR电连接于各位线BL与单元源极线CELSRC之间。

关于被选择的串单元SU3及SU5的串STR、以及读出对象单元晶体管MT的背面单元晶体管MT所属的串STR的状态，与第2实施方式(图18及图19)相同。也就是说，图18及图19以及其相关的记述中的串单元SU2及SU3各自的串STR的状态在串单元SU2、SU3、SU4、SU5及SU6中分别包含相互位于背面的2个单元晶体管MT的2个串单元SU各自的串STR中产生。

根据第4实施方式，与第2实施方式相同，通电读出区域41中保存数据的读出对象单元晶体管MT的背面单元晶体管MT保存与该读出对象单元晶体管MT相同的数据，在从读出对象单元晶体管MT进行读出的期间，处于被选择的状态下。因此，可以获得与第2实施方式相同的优点。

进而，根据第4实施方式，与第3实施方式相同，通电读出区域41中的2个晶胞单元CU保存相同数据，从这2个晶胞单元CU读出数据。因此，能够以更高可靠性从读出对象单元晶体管MT读出数据。

(第5实施方式)

第5实施方式是基于第1实施方式，以与第3实施方式不同的形式在第1实施方式中应用多重选择的实施方式。

图25表示第5实施方式的半导体存储器1的通电读出区域41中位于同一层的若干单元晶体管MT的数据的保存。如图25所示，与第3实施方式相同，通电读出区域41的至少2个晶胞单元CU保存相同数据。另一方面，与第3实施方式不同，地址相邻的2个串单元SU例如串单元SU3及SU4保存相同数据，也就是说，在串单元SU3及SU4中，连接于相同的导电体CBL的2个单元晶体管MT处于相同状态下。

被多重选择的串单元SU3及SU4的连接于相同的导电体CBL(4p+1)的2个单元晶体管MT不相互位于背面。因此，串单元SU2的与导电体CBL(4p+1)连接的单元晶体管MT不用来保存数据，其中该单元晶体管MT位于串单元SU3的与导电体CBL(4p+1)连接的单元晶体管MT的背面。取而代之地，背面单元晶体管MT具有即便对其字线WL施加读出电压VCGR也不接通的阈值电压。例如，背面单元晶体管MT处于Pr状态下。

同样地，串单元SU5的与导电体CBL(4p+1)连接的单元晶体管MT不用来保存数据，其中该单元晶体管MT位于串单元SU4的与导电体CBL(4p+1)连接的单元晶体管MT41的背面。取而代之地，背面单元晶体管MT具有即便对其字线WL施加读出电压VCGR也不接通的阈值电压。例如，背面单元晶体管MT处于Pr状态下。

串单元SU2及SU5的单元晶体管MT中，不位于串单元SU3或SU4的单元晶体管MT的背面的单元晶体管MT可以用来保存数据。具体来讲，串单元SU2或SU5的单元晶体管MT中，连接于导电体CBL(4p+2)、CBL(4p+3)或CBL(4p+4)的单元晶体管MT可以用来保存数据。

图26沿着时间顺序表示第5实施方式的半导体存储器1中的动作期间对若干要素施加的电压。更具体来讲，图26表示通电读出区域41的选择块BLK中的动作，作为例子，沿着时间顺序表示从选择块BLK的串单元SU3及SU4被多重选择并且与字线WLo4连接的晶胞单元CU进行读出的期间对若干要素施加的电压。以下，主要对与第1实施方式(图13)不同的点进行记述。

如图26所示，在时刻t2至时刻t3期间，对被多重选择的串单元SU3及SU4各自的选择栅极线SGDL3及SGDL4，施加电压VSG。另外，在时刻t2至时刻t3期间，对选择栅极线SGSLo及SGSLe施加电压VSG。通过这种电压的施加，串单元SU3的串STR及串单元SU4的串STR电连接于各位线BL与单元源极线CELSRC之间。

另外，在时刻t2至t3期间，对字线WLo4及WLe4施加读出电压VCGR。通过该电压的施加，基于单元晶体管MT31_4及MT41_4的数据，而在单元晶体管MT31_4及MT41_4中流通或不流通单元电流Icell，从而能够判断出单元晶体管MT31_4及MT41_4的状态。

图27及图28表示第5实施方式的半导体存储器1的一部分的某动作中的状态，且表示图26的时刻t2至时刻t3期间的串单元SU2及SU3中的2个串STR的状态，这2个串STR包含相互位于背面的2个单元晶体管MT，并且与导电体CBL(4p+1)连接。

如图27及图28所示，在串单元SU3的串STR中，基于单元晶体管MT31_4的阈值电压，单元电流Icell流经(图27的实例)或不流经(图28的实例)单元晶体管MT31_4。另一方面，串单元SU2的串STR的单元晶体管MT21_4处于Pr状态等具有较高阈值电压的状态下，因此即使接收到读出电压VCGR也不接通。由此，电流Imp不流经单元晶体管MT21_4。因此，由于单元晶体管MT21_4中流通电流Imp，而对单元晶体管MT31_4的状态的判断造成影响的情况得到抑制。

关于被选择的串单元SU4及串单元SU5中连接于导电体CBL(4p+1)的串STR的状态，与图27及图28相同。具体来讲，产生将图中的符号“SU2”、“SU3”、“SGDL2”及“SGDL3”各自分别替换成“SU5”、“SU4”、“SGDL5”及“SGDL4”后的状态。

根据第5实施方式，通电读出区域41中保存数据的读出对象单元晶体管MT的背面单元晶体管MT不用来保存数据，例如处于Pr状态下。因此，与第1实施方式相同，无需用来产生负电压的电路，另外，能够抑制读出对象单元晶体管MT的背面单元晶体管MT干扰读出对象单元晶体管MT的数据(状态)的判断的情况。

进而，根据第5实施方式，与第3实施方式相同，通电读出区域41中的2个晶胞单元CU保存相同数据，从这2个晶胞单元CU读出数据。因此，可以获得与第3实施方式相同的优点。

(第6实施方式)

第6实施方式是基于第2实施方式，以与第4实施方式不同的形式在第2实施方式中应用多重选择的实施方式。

图29表示第6实施方式的半导体存储器1的通电读出区域41中位于同一层的若干单元晶体管MT的数据的保存。如图29所示，与第5实施方式相同，通电读出区域41的地址相邻的2个串单元SU例如串单元SU3及SU4被多重选择，由此，串单元SU3及SU4保存相同数据。

除此以外，串单元SU3及SU4的单元晶体管MT的各读出对象单元晶体管MT的背面单元晶体管MT与第2实施方式相同，处于与该读出对象单元晶体管MT相同的状态下。

串单元SU2及SU5的单元晶体管MT中，不位于串单元SU3或SU4的单元晶体管MT的背面的单元晶体管MT可以用来保存数据，也就是说，可以处于与数据相应的状态下。具体来讲，串单元SU2及SU5的单元晶体管MT中，与导电体CBL(4p+2)、CBL(4p+3)或CBL(4p+4)连接的单元晶体管MT可以用来保存数据。

图30沿着时间顺序表示第6实施方式的半导体存储器1中的动作期间对若干要素施加的电压。更具体来讲，图30表示通电读出区域41的某选择块BLK中的动作，作为例子，沿着时间顺序表示从选择块BLK的串单元SU3及SU4被多重选择并且与字线WLo4连接的晶胞单元CU进行读出的期间对若干要素施加的电压。以下，主要对与第2实施方式(图17)不同的点进行记述。

如图30所示，在时刻t2至时刻t3期间，对被多重选择的串单元SU3及SU4各自的选择栅极线SGDL3及SGDL4，施加电压VSG。另外，在时刻t2至时刻t3期间，对选择栅极线SGSLo及SGSLe施加电压VSG。通过这种电压的施加，串单元SU3及SU4各自的串STR电连接于各位线BL与单元源极线CELSRC之间。

另外，在时刻t2至t3期间，对字线WLo4及WLe4施加读出电压VCGR。通过该电压的施加，基于单元晶体管MT31_4及MT41_4的数据，而在单元晶体管MT31_4及MT41_4中流通或不流通单元电流Icell，从而能够判断出单元晶体管MT31_4及MT41_4的状态。

关于被选择的串单元SU3及串单元SU2中连接于导电体CBL(4p+1)的串STR的状态，与第2实施方式(图18及图19)相同。

另外，关于被选择的串单元SU4及串单元SU5中连接于导电体CBL(4p+1)的串STR的状态，也与第2实施方式(图18及图19)相同。具体来讲，产生将图18及图19以及其相关的记述中的符号“SU2”、“SU3”、“SGDL2”及“SGDL3”各自分别替换成“SU5”、“SU4”、“SGDL5”及“SGDL4”后的状态。

根据第6实施方式，与第2实施方式相同，通电读出区域41中保存数据的读出对象单元晶体管MT的背面单元晶体管MT保存与该读出对象单元晶体管MT相同的数据，在从读出对象单元晶体管MT进行读出的期间，处于被选择的状态下。因此，可以获得与第2实施方式相同的优点。

进而，根据第6实施方式，与第3实施方式相同，通电读出区域41中的2个晶胞单元CU保存相同数据，从这2个晶胞单元CU读出数据。因此，可以获得与第3实施方式相同的优点。

(第7实施方式)

第7实施方式是基于第2实施方式，以与第4及第6实施方式不同的形式应用多重选择的实施方式。

图31表示第7实施方式的半导体存储器1的通电读出区域41中位于同一层的若干单元晶体管MT的数据的保存。如图31所示，地址连续的3个串单元SU例如SU2、SU3及SU4被多重选择，由此，串单元SU2、SU3及SU4保存相同数据。具体来讲，串单元SU2、SU3及SU4中连接于相同的位线BL的3个单元晶体管MT处于相同状态下。

串单元SU3的所有单元晶体管MT位于串单元SU2或SU4的任一个单元晶体管MT的背面。另一方面，串单元SU2及SU5的若干单元晶体管MT不位于串单元SU4的单元晶体管MT的背面，而位于串单元SU1或SU5的单元晶体管MT的背面。因此，与第2实施方式同样地，串单元SU1及SU5的单元晶体管MT中，串单元SU2或SU4的读出对象单元晶体管MT的背面单元晶体管MT处于与该读出单元晶体管MT相同的状态下。具体来讲，串单元SU1的单元晶体管MT中，与导电体CBL(4p+2)、CBL(4p+3)或CBL(4p+4)连接的单元晶体管MT处于与各自的背面单元晶体管MT相同的状态下。另外，串单元SU5的单元晶体管MT中，与导电体CBL(4p+1)连接的单元晶体管MT处于与各自的背面单元晶体管MT相同的状态下。

串单元SU1及SU5的单元晶体管MT中，不位于串单元SU2或SU4的单元晶体管MT的背面的单元晶体管MT可以用来保存数据，也就是说，可以处于与数据相应的状态下。具体来讲，串单元SU1的单元晶体管MT中与导电体CBL(4p+1)连接的单元晶体管MT，及串单元SU5的单元晶体管MT中与导电体CBL(4p+2)、(4p+3)或CBL(4p+4)连接的单元晶体管MT可以用来保存数据。

图32沿着时间顺序表示第7实施方式的半导体存储器1中的动作期间对若干要素施加的电压。更具体来讲，图32表示通电读出区域41的选择块BLK中的动作，作为例子，沿着时间顺序表示从选择块BLK的串单元SU2、SU3及SU4被多重选择并且与字线WLo4连接的晶胞单元CU进行读出的期间对若干要素施加的电压。以下，主要对与第2实施方式(图17)不同的点进行记述。

如图32所示，在时刻t2至时刻t3期间，对被多重选择的串单元SU2、SU3及SU4各自的选择栅极线SGDL2、SGDL3及SGDL4，施加电压VSG。另外，在时刻t2至时刻t3期间，对选择栅极线SGSLo及SGSLe施加电压VSG。通过这种电压的施加，串单元SU2、SU3及SU4各自的串STR电连接于各位线BL与单元源极线CELSRC之间。

另外，在时刻t2至时刻t3期间，对字线WLo4及字线WLe4施加读出电压VCGR。通过该电压的施加，基于单元晶体管MT21_4、MT31_4及MT41_4的数据，而在单元晶体管MT21_4、MT31_4及MT41_4中流通或不流通单元电流Icell，从而能够判断出单元晶体管MT21_4、MT31_4及MT41_4的状态。

图33及图34表示第7实施方式的半导体存储器1的一部分的某动作中的状态，且表示图32的时刻t2至时刻t3期间的串单元SU4及SU5中的2个串STR的状态，这2个串STR包含相互位于背面的2个单元晶体管MT，并且与导电体CBL1连接。图33表示串单元SU4的单元晶体管MT41_4具有读出电压VCGR以下的阈值电压的实例。图34表示单元晶体管MT41_4具有超过读出电压VCGR的阈值电压的实例。

如图33及图34所示，在串单元SU4的串STR中，基于单元晶体管MT41_4的阈值电压，而流通单元电流Icell(图33的实例)，或不流通单元电流Icell(图34的实例)。这时，在串单元SU5中也是一样的，单元晶体管MT51_4保存与单元晶体管MT41_4相同的数据，字线WLo4与字线WLe4一起被施加读出电压VCGR。因此，如图33所示，若通过读出电压VCGR的施加，单元晶体管MT41_4接通，则单元晶体管MT51_4也接通，而在单元晶体管MT51_4中流通电流Imp。另一方面，如图34所示，若通过读出电压VCGR的施加，单元晶体管MT41_4依然维持为断开状态，则单元晶体管MT51_4也维持为断开状态。由此，单元晶体管MT51_4的状态对单元电流Icell造成影响的情况得到避免，甚至可以说单元晶体管MT51_4辅助单元电流Icell，也就是说将不流通单元电流Icell(单元电流Icell的大小为零)的情况与流通单元电流Icell的情况之间的单元电流Icell的值的差放大。

参照图33及图34，对读出对象单元晶体管MT41_4、单元晶体管MT51_4的状态进行了记述。这种状态在有关于串单元SU2的读出对象单元晶体管MT22、MT23及MT24、以及串单元SU1的单元晶体管MT12、MT13及MT14的状态时也产生。具体来讲，产生将图中的符号“SU4”、“SU5”、“SGDL4”、“SGDL5”、“MT41_4”及“MT51_4”各自分别替换成“SU2”、“SU1”、“SGDL2”、“SGDL1”、“MT22_4”及“MT12_4”后的状态。另外，产生将图中的符号“SU4”、“SU5”、“SGDL4”、“SGDL5”、“MT41_4”及“MT51_4”各自分别替换成“SU2”、“SU1”、“SGDL2”、“SGDL1”、“MT23_4”及“MT13_4”后的状态。另外，产生将图中的符号“SU4”、“SU5”、“SGDL4”、“SGDL5”、“MT41_4”及“MT51_4”各自分别替换成“SU2”、“SU1”、“SGDL2”、“SGDL1”、“MT24_4”及“MT14_4”后的状态。

第7实施方式的3个串单元SU的多重选择也可以应用于第5实施方式。在这种情况下，串单元SU1及SU5的单元晶体管MT中，位于串单元SU2或SU4的单元晶体管MT的背面的单元晶体管MT处于Pr状态下。

另外，第7实施方式的3个串单元SU的多重选择也可以应用于第3实施方式。也就是说，具有奇数地址的串单元SU例如串单元SU1、SU3及SU5被多重选择。在这种情况下，串单元SU0及SU6的单元晶体管MT中，位于串单元SU1或SU5的单元晶体管MT的背面的单元晶体管MT处于Pr状态下。

进而，第7实施方式的3个串单元SU的多重选择也可以应用于第4实施方式。也就是说，具有奇数地址的串单元SU例如串单元SU1、SU3及SU5被多重选择。在这种情况下，串单元SU0及SU6的单元晶体管MT中，位于串单元SU1或SU5的读出对象单元晶体管MT的背面的单元晶体管MT处于与该读出对象单元晶体管MT相同的状态下。

(变化例)

至此，关于实施方式，对基于图5～图8的结构的例子进行了记述。然而，实施方式也可以应用于其它结构。图35～图38表示可以应用实施方式的结构的例子。

图35与图7所示的第1结构同样地，表示实施方式的半导体存储器1的第2结构的一部分的平面结构，且表示某导电体CW的层。其它导电体CW的层也具有相同结构。

如图35所示，各存储柱MP分成2个存储柱MP_1及MP_2。存储柱MP_1与MP_2的交界例如与导电体CWo的一部分和与该导电体CWo的一部分并排的导电体CWe的一部分的交界，例如部分CWo1和部分CWe2的交界一致。

图36表示实施方式的半导体存储器1的第2结构的一部分，且表示沿着各存储柱MP的xy面的截面的结构。如图36所示及上文所述，在图9的第1结构中，1个存储柱MP分成2个存储柱MP_1及MP_2。基于此，绝缘体30、半导体31、绝缘体32、绝缘体33及绝缘体34各自也如下所述，分成2个。

第1结构中的绝缘体30分成绝缘体30_1及30_2。第1结构中的半导体31分成半导体31_1及半导体31_2。第1结构中的绝缘体32分成分成绝缘体32_1及32_2。第1结构中的绝缘体33分成绝缘体33_1及33_2。第1结构中的绝缘体34分成绝缘体34_1及34_2。

绝缘体30_1、半导体31_1、绝缘体32_1、绝缘体33_1及绝缘体34_1包含于存储柱MP_1。绝缘体30_2、半导体31_2、绝缘体32_2、绝缘体33_2及绝缘体34_2包含于存储柱MP_2。

图37与图7所示的第1结构同样地，概略性地表示实施方式的半导体存储器1的第3结构的一部分的平面结构，且表示某导电体CW的层。其它导电体CW的层也具有相同结构。

如图37所示，导电体CWo(导电体CWo的一部分)及CWe(导电体CWe的一部分)沿着x轴延伸。导电体CWo及CWe沿着y轴交替排列。夹着1个导电体CWe的2个导电体CWo在图37中未图示的区域，与第1实施方式(图6)同样地相互连接。夹着1个导电体CWo的2个导电体CWe在图33中未图示的区域，与第1实施方式同样地相互连接。导电体CWo及CWe各自在沿着x轴延伸的2个侧面上分别设置有积层体51。积层体51包含沿着y轴排列而设置的导电体及绝缘体。

在沿着y轴排列的各2个积层体51之间，设置有多个分离柱IP。分离柱IP与存储柱MP相同，沿着z轴延伸，另一方面，与存储柱MP不同，由绝缘体构成。各分离柱IP与沿着y轴排列的各2个积层体51分别局部重叠，将积层体51的一部分分离于该分离柱IP的左右。由各积层体51中相邻的2个分离柱IP之间的部分，构成1个单元晶体管MT。

图38表示实施方式的半导体存储器1的第3结构的一部分，且表示沿着分离柱IP的xy面的截面的结构。如图38所示，在各导电体CW的xz面上设置有导电体36。在导电体36的xz面上设置有绝缘体35。在绝缘体35的xz面上设置有绝缘体34。在绝缘体34的xz面上设置有绝缘体33。在绝缘体33的xz面上设置有绝缘体32。在绝缘体32的xz面上设置有半导体31。在半导体31的xz面上设置有绝缘体30。在沿着y轴排列的2个绝缘体30之间，设置有绝缘体37。

对本发明的若干实施方式进行了说明，但这些实施方式只是作为例子而提出，并非意图限定发明的范围。这些实施方式可以通过其它各种方式来实施，在不脱离发明主旨的范围内，可以进行各种省略、替换、变更。这些实施方式及其变化包含于发明的范围及主旨，同样地，包含于权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1 半导体存储器

2 存储器控制器

3 主机装置

5 存储器系统

21 主机接口

22 CPU

23 RAM

24 ROM

25 存储器接口

26 ECC电路

11 存储单元阵列

12 输入输出电路

13 序列发生器

15 驱动器

16 感测放大器

19 行解码器

SU 串单元

STR 串

CBL 导电体(位线)

CD 导电体(选择栅极线)

CW 导电体(字线)

CS 导电体(选择栅极线)

MT 单元晶体管

MP 存储柱

CU 晶胞单元