阅读说明：本技术 存储阵列块及半导体存储器 (Memory array block and semiconductor memory ) 是由 刘毅华 肖韩 王宗巍 蔡一茂 于 2019-09-12 设计创作，主要内容包括：本申请提供一种存储阵列块及半导体存储器,该存储阵列块包括：阵列分布的多个存储电路,每个所述存储电路包括：第一晶体管,该第一晶体管的漏极分别通过第一存储单元连接至第一位线,通过第二存储单元连接至第二位线；第二晶体管,该第二晶体管的漏极分别通过第三存储单元连接至第一位线,通过第四存储单元连接至第二位线；第一晶体管的源极和第二晶体管的源极连接至地线；其中,当第一位线导通时,第二位线断开；当第二位线导通时,第一位线断开。本申请中,一个晶体管对应两个存储单元,与现有的1T1R技术相比,本申请提供的1T2R存储器件降低了有效存储器面积,可以节约各种芯片的制造成本。(The application provides a memory array block and a semiconductor memory, wherein the memory array block comprises a plurality of memory circuits distributed in an array, each memory circuit comprises a th transistor, a drain of a th transistor is respectively connected to a th bit line through a th memory cell and is connected to a second bit line through a second memory cell, a drain of a second transistor is respectively connected to a th bit line through a third memory cell and is connected to a second bit line through a fourth memory cell, a source of a transistor and a source of the second transistor are connected to a ground line, wherein when the th bit line is conducted, the second bit line is disconnected, when the second bit line is conducted, the th bit line is disconnected, transistors correspond to two memory cells in the application, and compared with the existing 1T1R technology, the 1T2R memory device provided by the application reduces the effective memory area and can save the manufacturing cost of various chips.)

存储阵列块及半导体存储器

技术领域

本申请涉及半导体技术领域，具体涉及一种存储阵列块及半导体存储器。

背景技术

RRAM(Resistive Random Access Memory，阻变存储器)是一种新型存储器,在嵌入式、人工智能、边缘计算等领域有很广阔的应用前景。

RRAM投入到实际应用的关键是缩小存储单元,存储单元大小不仅决定了存储器的成本，还限制了在给定区域内可以产生的最大存储容量，许多嵌入式设计具有有限的芯片面积可用于片上存储器。理想情况下RRAM的有效存储单元面积应当小于等于4F²(F为光刻特征尺寸)。

出于避免串扰、简化工艺考虑,目前量产的RRAM存储器都采用的是一个选择晶体管配合一个存储单元的形式(1T1R)，如图1所示的1T1R器件，其中选择晶体管包括栅极、漏极、源极，漏极依次连接一个存储单元和一条位线BL，栅极连接字线、源极连接地线。这种存储阵列虽然消除了存储单元之间的串扰，但是负面作用就是有效存储单元面积被放大到了12F²，制造成本增大。因此，如何降低有效存储单元面积，是本领域亟需解决的技术问题。

发明内容

本申请的目的是提供一种存储阵列块、一种半导体存储器，以降低有效存储单元面积，节约各种芯片的制造成本。

本申请第一方面提供一种存储阵列块，包括：

阵列分布的多个存储电路，其中，每个所述存储电路包括：

第一晶体管，所述第一晶体管的漏极分别通过第一存储单元连接至第一位线，通过第二存储单元连接至第二位线；

第二晶体管，所述第二晶体管的漏极分别通过第三存储单元连接至所述第一位线，通过第四存储单元连接至所述第二位线；所述第一晶体管的源极和所述第二晶体管的源极连接至地线；

其中，当所述第一位线导通时，所述第二位线断开；当所述第二位线导通时，所述第一位线断开。

在本申请的一些实施方式中，所述第一晶体管的栅极连接至第一字线，以控制所述第一晶体管导通或关断。

在本申请的一些实施方式中，所述第二晶体管的栅极连接至第二字线，以控制所述第二晶体管导通或关断。

在本申请的一些实施方式中，所述第一存储单元、第二存储单元、第三存储单元及第四存储单元均为忆阻器器件。

在本申请的一些实施方式中，所述忆阻器器件的制作材料为氧化钽。

本申请第二方面提供一种半导体存储器，该半导体存储器包括上述第一方面中的存储阵列块。

相较于现有技术，本申请提供的存储阵列块及半导体存储器，包括：阵列分布的多个存储电路，其中，每个所述存储电路包括：第一晶体管，所述第一晶体管的漏极分别通过第一存储单元连接至第一位线，通过第二存储单元连接至第二位线；第二晶体管，所述第二晶体管的漏极分别通过第三存储单元连接至所述第一位线，通过第四存储单元连接至所述第二位线；所述第一晶体管的源极和所述第二晶体管的源极连接至地线；其中，当所述第一位线导通时，所述第二位线断开；当所述第二位线导通时，所述第一位线断开。本申请中，一个晶体管对应两个存储单元，与现有的1T1R技术相比，本申请提供的1T2R存储器件降低了有效存储器面积，可以节约各种芯片的制造成本。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。

图1示出了现有的1T1R存储单元的示意图；

图2示出了本申请的一些实施方式所提供的一种存储阵列块的示意图；

图3示出了本申请提供的1T2R存储单元的示意图；

图4示出了本申请的一些实施方式所提供的一种半导体存储器的示意图。

附图标记：

100存储电路；

110第一晶体管；

111第一晶体管的漏极；

112第一晶体管的源极；

113第一晶体管的栅极；

120第二晶体管；

121第二晶体管的漏极；

122第二晶体管的源极；

123第二晶体管的栅极；

130第一位线；140第二位线；

131第一存储单元；132第二存储单元；133第三存储单元；134第四存储单元；

150第一字线；160第二字线；

170地线。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本申请所属领域技术人员所理解的通常意义。

另外，术语“第一”和“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

本申请实施例提供一种存储阵列块，一种半导体存储器，下面结合附图进行说明。

请参考图2，其示出了本申请的一些实施方式所提供的一种存储阵列块的示意图。

如图2所示，所述存储阵列块10包括：阵列分布的多个存储电路100。

如图2所示，每个所述存储电路100包括：

第一晶体管110，所述第一晶体管110的漏极111分别通过第一存储单元131连接至第一位线130，通过第二存储单元132连接至第二位线140；

第二晶体管120，所述第二晶体管120的漏极121分别通过第三存储单元133连接至所述第一位线130，通过第四存储单元134连接至所述第二位线140。所述第一晶体管110的源极112和所述第二晶体管120的源极122连接至地线170。

其中，当所述第一位线130导通时，所述第二位线140断开；反之，当所述第二位线140导通时，所述第一位线130断开。

本申请的一些实施方式中，所述第一晶体管110的栅极113连接至第一字线150，以控制所述第一晶体管导通或关断。所述第二晶体管120的栅极123连接至第二字线160，以控制所述第二晶体管导通或关断。

具体的，如图3所示，本申请中采用一个晶体管对应两个存储单元(1T2R)的单个存储器件，本申请中一个晶体管的漏极会连接两条位线和两个存储单元，当其中一条位线导通时，另一条会断开。晶体管栅极连接字线，晶体管源极连接地线，当字线选通，晶体管导通时，通过晶体管栅极和源极之间的电平差可以实现存储单元的不同状态，完成数据的写入和读出。本申请的一些实施方式中，所述第一存储单元131、第二存储单元132、第三存储单元133及第四存储单元134均为忆阻器器件，该忆阻器器件的制作材料可以为氧化钽(TaOx)，TaOx是一种可以基于被施加的电压不同实现阻值连续变化的材料,可以应用在忆阻器器件中。

本申请实施例提供的存储阵列块，包括：阵列分布的多个存储电路，其中，每个所述存储电路包括：第一晶体管，所述第一晶体管的漏极分别通过第一存储单元连接至第一位线，通过第二存储单元连接至第二位线；第二晶体管，所述第二晶体管的漏极分别通过第三存储单元连接至所述第一位线，通过第四存储单元连接至所述第二位线；所述第一晶体管的源极和所述第二晶体管的源极连接至地线；其中，当所述第一位线导通时，所述第二位线断开；当所述第二位线导通时，所述第一位线断开。本申请中，一个晶体管对应两个存储单元，与现有的1T1R技术相比，本申请提供的1T2R存储器件降低了有效存储器面积，可以节约各种芯片的制造成本。

在上述的实施例中，提供了一种存储阵列块，与之相对应的，本申请还提供了一种半导体存储器，该半导体存储器中使用了上述存储阵列块10。请参考图4，其示出了本申请的一些实施方式所提供的一种半导体存储器的示意图。

本申请的上述实施例提供的半导体存储器与本申请实施例提供的存储阵列块出于相同的发明构思，具有相同的有益效果。

最后应说明的是：在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围，其均应涵盖在本申请的权利要求和说明书的范围当中。