阅读说明：本技术 半导体装置及存储器系统 (Semiconductor device and memory system ) 是由 安田阳平 栉部秀文 八木利弘 于 2019-08-09 设计创作，主要内容包括：一实施方式提供一种能够使差动放大电路的动作电压范围宽域化的半导体装置及存储器系统。根据一实施方式,在半导体装置的第1差动放大电路中,第1晶体管用栅极接受输入信号。第2晶体管和第1晶体管构成差动对。第2晶体管用栅极接受参照信号。第3晶体管与第1晶体管串联地连接。第4晶体管与第2晶体管串联地连接。第5晶体管配设在输出侧。第5晶体管和第4晶体管形成第1电流反射镜电路。第6晶体管与第4晶体管并联地连接于第2晶体管的漏极。第6晶体管和第5晶体管形成第2电流反射镜电路。第1放电电路连接在第6晶体管的源极上。(One embodiment provides a semiconductor device and a memory system capable of widening an operating voltage range of a differential amplifier circuit. According to one embodiment, in a 1 st differential amplifier circuit of a semiconductor device, a 1 st transistor receives an input signal with a gate. The 2 nd transistor and the 1 st transistor constitute a differential pair. The 2 nd transistor receives a reference signal by a gate. The 3 rd transistor is connected in series with the 1 st transistor. The 4 th transistor is connected in series with the 2 nd transistor. The 5 th transistor is disposed on the output side. The 5 th transistor and the 4 th transistor form a 1 st current mirror circuit. The 6 th transistor and the 4 th transistor are connected in parallel to the drain of the 2 nd transistor. The 6 th transistor and the 5 th transistor form a 2 nd current mirror circuit. The 1 st discharge circuit is connected to the source of the 6 th transistor.)

半导体装置及存储器系统

本申请以日本专利申请2019－27849号(申请日：2019年2月19日)为基础主张优先权，这里包含其全部内容。

技术领域

本实施方式涉及半导体装置及存储器系统。

背景技术

在包括用构成差动对的一对晶体管分别接受输入信号及参照信号的差动放大电路的半导体装置中，使用电源电压将输入信号及参照信号的差放大而生成差信号。此时，希望使差动放大电路的动作电压范围宽域化。

发明内容

本发明提供一种能够使差动放大电路的动作电压范围宽域化的半导体装置及存储器系统。

根据一技术方案，提供一种具有第1差动放大电路的半导体装置。第1差动放大电路具有第1晶体管、第2晶体管、第3晶体管、第4晶体管、第5晶体管、第6晶体管和第1放电电路。第1晶体管用栅极接受输入信号。第2晶体管和第1晶体管构成差动对。第2晶体管用栅极接受参照信号。第3晶体管与第1晶体管串联地连接。第4晶体管与第2晶体管串联地连接。第5晶体管配设在输出侧。第5晶体管和第4晶体管形成第1电流反射镜电路。第6晶体管与第4晶体管并联地连接于第2晶体管的漏极。第6晶体管和第5晶体管形成第2电流反射镜电路。第1放电电路连接在第6晶体管的源极上。

附图说明

图1是表示有关第1实施方式的半导体装置的结构的电路图。

图2是表示有关第2实施方式的半导体装置的结构的电路图。

图3是表示有关第3实施方式的半导体装置的结构的电路图。

图4是表示有关第4实施方式的半导体装置的结构的电路图。

图5是表示有关第4实施方式的变形例的半导体装置的结构的电路图。

图6是表示有关第5实施方式的半导体装置的结构的电路图。

图7是表示有关第5实施方式的变形例的半导体装置的结构的电路图。

图8是表示有关第6实施方式的半导体装置的结构的电路图。

图9是表示能够应用有关第1实施方式～第6实施方式及它们的变形例的半导体装置的存储器系统的结构的电路图。

具体实施方式

以下，参照附图详细地说明有关实施方式的半导体装置。另外，并不由该实施方式限定本发明。

(第1实施方式)

有关第1实施方式的半导体装置包括差动放大电路。差动放大电路用构成差动对的一对晶体管分别接受输入信号及参照信号。差动放大电路使用电源电压将输入信号及参照信号的差放大而生成差信号。有时在半导体存储器的高速接口的接收器中使用包括差动放大电路的半导体装置。此时，希望使差动放大电路的动作高速化。

例如，在差动放大电路中，有在输入信号侧和参照信号侧分别设置有辅助电路的结构，所述辅助电路纵联着和输出侧的晶体管形成电流反射镜的二极管连接的晶体管以及用栅极接受信号的晶体管。通过这些辅助电路，能够根据输入信号使电流反射镜的反射比变化，能够使差动放大电路高速地动作。即，能够通过辅助电路的效果使差动放大电路整体的增益增大，带来差动放大电路的高速化。

在该差动放大电路中，当电源电压较低时，电荷滞留在参照信号侧的辅助电路中的中间节点，由此有晶体管成为高电阻的情况，在与输入信号侧的辅助电路之间平衡破坏，输出信号的占空比有可能变差(即，占空比从适当的范围脱离)。由此，DCD(Duty CycleDistortion：占空比失真)增大，通过不满足被要求信号的设置时间及/或保持时间的规格等，有可能信号在输出目标的内部电路中不能适当地使用。即，希望一边维持由辅助电路带来的高速化的效果，一边进行改良以使得即使在较低的电源电压下也能够动作，希望使差动放大电路能够适当地动作的电源电压的范围宽域化。

所以，在第1实施方式中，在半导体装置的差动放大电路中，通过在参照信号侧的辅助电路内形成能够形成从中间节点的放电路径的电路，实现差动放大电路能够适当地动作的电源电压的范围的宽域化。

具体而言，半导体装置1能够如图1所示那样构成。图1是表示半导体装置1的结构的电路图。

半导体装置1通过使用包含的元件的极性相互反转的2个差动放大电路，实现了单输入－单输出的电路。半导体装置1作为单输入而接受输入信号IN，将输入信号IN变换为差动信号而进行放大处理，根据处理后的差动信号生成输出信号OUT，作为单输出而输出。

半导体装置1具有差动放大电路10、差动放大电路20、电平转换器40及输出电路30。差动放大电路10及差动放大电路20在电平转换器40的输入侧相互并联地配设。电平转换器40配设在差动放大电路10及差动放大电路20与输出电路30之间。

差动放大电路10用构成差动对的一对晶体管Tr1、Tr2分别接受输入信号IN及参照信号VREF，使用电源电压VCCQ将输入信号IN及参照信号VREF的差放大而生成差信号VO10。参照信号VREF可以根据电源电压VCCQ的电平而预先设定。参照信号VREF例如具有电源电压VCCQ的大致一半的电平。

差动放大电路20用构成差动对的一对晶体管Tr9、Tr10分别接受输入信号IN及参照信号VREF，使用电源电压VCCQ将输入信号IN及参照信号VREF的差放大而生成差信号VO20。

电平转换器40从差动放大电路10接受差信号VO10，从差动放大电路20接受差信号VO20。电平转换器40使用电源电压VDDC将差信号VO10及差信号VO20的电平分别转换，向输出电路30转送。电源电压VDDC的电平与电源电压VCCQ的电平不同，例如可以设定为比电源电压VCCQ的电平低。电源电压VDDC例如是在半导体装置1的后级的动作中使用的电源电压。输出电路30使用电源电压VDDC将转送来的差信号VO10及差信号VO20合成，生成与所合成的信号对应的输出信号OUT并输出。

差动放大电路10具有差动电路DIFF1、负载电路LD1、辅助电路AS11、辅助电路AS12、转送电路TR11及转送电路TR12。差动电路DIFF1配设在负载电路LD1与电源电位VCCQ之间。负载电路LD1配设在差动电路DIFF1与地电位之间。辅助电路AS11配设在差动电路DIFF1及负载电路LD1与转送电路TR11之间。辅助电路AS12配设在差动电路DIFF1及负载电路LD1与转送电路TR12之间。

转送电路TR11具有晶体管Tr18。晶体管Tr18可以由NMOS晶体管构成。晶体管Tr18其栅极经由偏压线VREFBN连接在辅助电路AS11上。晶体管Tr18其漏极连接在电平转换器40上，源极连接在地电位上。

转送电路TR12具有晶体管Tr5。晶体管Tr5可以由NMOS晶体管构成。晶体管Tr5其栅极经由偏压线INBN连接在辅助电路AS12上。晶体管Tr5其漏极连接在电平转换器40上，源极连接在地电位上。

差动电路DIFF1具有晶体管Tr1、晶体管Tr2及电流源CS1。晶体管Tr1及晶体管Tr2构成差动对。晶体管Tr1及晶体管Tr2分别可以由PMOS晶体管构成。晶体管Tr1用栅极接受输入信号IN，漏极电连接在节点N11上，源极电连接在电流源CS1的一端上。晶体管Tr2用栅极接受参照信号VREF，漏极电连接在节点N12上，源极电连接在电流源CS1的一端上。电流源CS1的另一端电连接在电源电位VCCQ上。

负载电路LD1具有晶体管Tr21及晶体管Tr22。晶体管Tr21及晶体管Tr22分别可以由NMOS晶体管构成。晶体管Tr21用栅极接受规定的偏电压VBN，漏极电连接在节点N11上，源极电连接在地电位上。晶体管Tr22用栅极接受规定的偏电压VBN，漏极电连接在节点N12上，源极电连接在地电位上。

辅助电路AS11具有晶体管Tr3、晶体管Tr19、晶体管Tr20及电流源CS3。晶体管Tr3、晶体管Tr19及晶体管Tr20分别可以由NMOS晶体管构成。晶体管Tr3配设在晶体管Tr1及地电位之间。晶体管Tr3与晶体管Tr1串联地连接。晶体管Tr3被二极管连接，和晶体管Tr18形成电流反射镜电路。晶体管Tr3其栅极连接在偏压线VREFBN和晶体管Tr3的漏极上。在偏压线VREFBN上连接着电流源CS3的一端。电流源CS3的另一端连接在电源电位VCCQ上。由此，相对于晶体管Tr3的漏极电流，在晶体管Tr18的漏极侧呈现与由晶体管Tr3的尺寸(＝W/L，W：栅极宽度，L：栅极长)与晶体管Tr18的尺寸的比决定的反射比相对应的漏极电流。

晶体管Tr19及晶体管Tr20相互串联地在晶体管Tr3的漏极与地电位之间且与晶体管Tr3并联地连接。晶体管Tr19被二极管连接，和晶体管Tr18形成电流反射镜电路。晶体管Tr19其栅极连接在偏压线VREFBN上，漏极连接在晶体管Tr3的栅极及漏极上，源极经由节点N11连接在晶体管Tr20的漏极上。晶体管Tr20用栅极接受输入信号IN，漏极经由节点N11连接在晶体管Tr19的源极上，源极连接在地电位上。

即，晶体管Tr3除了自身被二极管连接以外，还经由晶体管Tr19被二极管连接。由此，能够使晶体管Tr18的漏极电流相对于晶体管Tr3的漏极电流的反射比对应于晶体管Tr20由栅极接受到的输入信号IN的电平而变化。

辅助电路AS12具有与辅助电路AS11大致对称的结构，但在包括放电电路DIS11及放电电路DIS12这一点上不同。放电电路DIS11根据偏压线INBN的电位，在辅助电路AS12中的作为中间节点的节点N12与地电位之间形成放电路径，将节点N12的电荷放电。放电电路DIS12根据参照信号VREF，在辅助电路AS12的作为中间节点的节点N12与地电位之间形成放电路径，将节点N12的电荷放电。

辅助电路AS12具有晶体管Tr4、晶体管Tr6、晶体管Tr7、晶体管Tr8、晶体管Tr17及电流源CS2。晶体管Tr4、晶体管Tr6、晶体管Tr7、晶体管Tr8及晶体管Tr17分别可以由NMOS晶体管构成。晶体管Tr4配设在晶体管Tr2及地电位之间。晶体管Tr4与晶体管Tr2串联地连接。晶体管Tr4被二极管连接，和晶体管Tr5形成电流反射镜电路。晶体管Tr4其栅极连接在偏压线INBN和晶体管Tr4的漏极上。在偏压线INBN上连接着电流源CS2的一端。电流源CS2的另一端连接在电源电位VCCQ上。由此，相对于晶体管Tr4的漏极电流，在晶体管Tr5的漏极侧呈现与由晶体管Tr4的尺寸与晶体管Tr5的尺寸的比决定的反射比相对应的漏极电流。

晶体管Tr6及晶体管Tr7相互串联地且与晶体管Tr4并联地连接在晶体管Tr4的漏极与地电位之间。晶体管Tr6被二极管连接，和晶体管Tr5形成电流反射镜电路。晶体管Tr6其栅极连接在偏压线INBN上，漏极连接在晶体管Tr4的栅极及漏极上，源极经由节点N12连接在晶体管Tr7的漏极上。晶体管Tr7其栅极连接在偏压线INBN上，漏极经由节点N12连接在晶体管Tr6的源极上，源极连接在地电位上。

即，晶体管Tr4除了自身被二极管连接以外，还经由晶体管Tr6被二极管连接。由此，能够使晶体管Tr5的漏极电流相对于晶体管Tr4的漏极电流的反射比对应于晶体管Tr7用栅极接受到的偏压线INBN的电位电平VINBN而变化。另外，偏压线INBN的电位电平VINBN通过电流源CS2的作用，能够调整为比参照信号VREF的电平高的电平(例如，VREF<VINBN<VCCQ)。

此外，放电电路DIS11包括栅极连接在偏压线INBN上的晶体管Tr7，根据偏压线INBN的电位，将辅助电路AS12中的作为中间节点的节点N12的电荷放电。由此，当电源电压VCCQ的电平较小时，即使与此对应而输入信号IN小振幅化，也能够在应使节点N12放电的定时使晶体管Tr7开启。例如，放电电路DIS11在输入信号IN从L电平变迁为H电平的定时使晶体管Tr7开启，能够在节点N12与地电位之间形成放电路径。由此，能够将节点N12的电荷适当地放电。

晶体管Tr8及晶体管Tr17相互串联地且与晶体管Tr7并联地连接在节点N12与地电位之间。晶体管Tr8用栅极接受参照信号VREF，漏极连接在节点N12上，源极连接在晶体管Tr17的漏极上。晶体管Tr17其栅极连接在电源电位VCCQ上，漏极连接在晶体管Tr8的源极上，源极连接在地电位上。

即，放电电路DIS12包括用栅极接受参照信号VREF的晶体管Tr8与栅极连接在电源电位VCCQ上的晶体管Tr17的串联连接，根据参照信号VREF，将辅助电路AS12中的作为中间节点的节点N12的电荷放电。由此，当电源电压VCCQ的电平比较大时，辅助性地发挥作用，以将放电电路DIS11的放电能力的不足量补偿，在节点N12与地电位之间形成放电路径，能够将节点N12的电荷放电。即，能够根据电源电压VCCQ的电平，将节点N12的电荷适当地放电。

差动放大电路20具有差动电路DIFF2、负载电路LD2、辅助电路AS21、辅助电路AS22、转送电路TR21及转送电路TR22。差动电路DIFF2配设在负载电路LD2与地电位之间。负载电路LD2配设在差动电路DIFF2与电源电位VCCQ之间。辅助电路AS21配设在差动电路DIFF2及负载电路LD2与转送电路TR21之间。辅助电路AS22配设在差动电路DIFF2及负载电路LD2与转送电路TR22之间。

转送电路TR21具有晶体管Tr24。晶体管Tr24可以由PMOS晶体管构成。晶体管Tr24其栅极经由偏压线INB连接在辅助电路AS21上。晶体管Tr24其漏极连接在电平转换器40上，源极连接在电源电位VCCQ上。

转送电路TR22具有晶体管Tr13。晶体管Tr13可以由PMOS晶体管构成。晶体管Tr13其栅极经由偏压线VREFB连接在辅助电路AS22上。晶体管Tr13其漏极连接在电平转换器40上，源极连接在电源电位VCCQ。

差动电路DIFF2具有晶体管Tr9、晶体管Tr10及电流源CS4。晶体管Tr9及晶体管Tr10构成差动对。晶体管Tr9及晶体管Tr10分别由NMOS晶体管构成。晶体管Tr9用栅极接受输入信号IN，漏极电连接在节点N21上，源极电连接在电流源CS4的一端上。晶体管Tr10用栅极接受参照信号VREF，漏极电连接在节点N22，源极电连接在电流源CS4的一端。电流源CS4的另一端电连接在地电位上。

负载电路LD2具有晶体管Tr27及晶体管Tr28。晶体管Tr27及晶体管Tr28分别可以由PMOS晶体管构成。晶体管Tr27用栅极接受规定的偏电压VBP，漏极电连接在节点N21上，源极电连接在电源电位VCCQ上。晶体管Tr28用栅极接受规定的偏电压VBP，漏极电连接在节点N22上，源极电连接在电源电位VCCQ上。

辅助电路AS21具有晶体管Tr11、晶体管Tr25、晶体管Tr26及电流源CS5。晶体管Tr11、晶体管Tr25及晶体管Tr26分别可以由PMOS晶体管构成。晶体管Tr11配设在晶体管Tr9及电源电位VCCQ之间。晶体管Tr11与晶体管Tr9串联地连接。晶体管Tr11被二极管连接，和晶体管Tr24形成电流反射镜电路。晶体管Tr11其栅极连接在偏压线INB和晶体管Tr11的漏极上。在偏压线INB上连接着电流源CS5的一端。电流源CS5的另一端连接在地电位上。由此，相对于晶体管Tr11的漏极电流，在晶体管Tr24的漏极侧呈现与由晶体管Tr11的尺寸与晶体管Tr24的尺寸的比决定的反射比相对应的漏极电流。

晶体管Tr25及晶体管Tr26相互串联地且与晶体管Tr11并联地连接在晶体管Tr11的漏极与电源电位VCCQ之间。晶体管Tr25被二极管连接，和晶体管Tr24形成电流反射镜电路。晶体管Tr25其栅极连接在偏压线INB上，漏极连接在晶体管Tr11的栅极及漏极上，源极经由节点N21连接在晶体管Tr26的漏极上。晶体管Tr26用栅极接受输入信号IN，漏极经由节点N21连接在晶体管Tr25的源极上，源极连接在电源电位VCCQ上。

即，晶体管Tr11除了自身被二极管连接以外，还经由晶体管Tr25被二极管连接。由此，能够使晶体管Tr24的漏极电流相对于晶体管Tr11的漏极电流的反射比与晶体管Tr26用栅极接受到的输入信号IN的电平对应而变化。

辅助电路AS22具有与辅助电路AS21大致对称的结构，但在包括放电电路DIS21及放电电路DIS22这一点上不同。放电电路DIS21根据偏压线VREFB的电位，在辅助电路AS22中的作为中间节点的节点N22与地电位之间形成放电路径，将节点N22的电荷放电。放电电路DIS22根据参照信号VREF，在辅助电路AS22中的作为中间节点的节点N22与地电位之间形成放电路径，将节点N22的电荷放电。

辅助电路AS22具有晶体管Tr12、晶体管Tr14、晶体管Tr15、晶体管Tr16、晶体管Tr23及电流源CS6。晶体管Tr12、晶体管Tr14、晶体管Tr15、晶体管Tr16及晶体管Tr23分别由PMOS晶体管构成。晶体管Tr12配设在晶体管Tr10及电源电位VCCQ之间。晶体管Tr12与晶体管Tr10串联地连接。晶体管Tr12被二极管连接，和晶体管Tr13形成电流反射镜电路。晶体管Tr12其栅极连接在偏压线VREFB和晶体管Tr12的漏极上。在偏压线VREFB上连接着电流源CS6的一端。电流源CS6的另一端连接在地电位上。由此，相对于晶体管Tr12的漏极电流，在晶体管Tr13的漏极侧呈现与由晶体管Tr12的尺寸与晶体管Tr13的尺寸的比决定的反射比相对应的漏极电流。

晶体管Tr14及晶体管Tr15相互串联地且与晶体管Tr12并联地连接在晶体管Tr12的漏极与电源电位VCCQ之间。晶体管Tr14被二极管连接，和晶体管Tr13形成电流反射镜电路。晶体管Tr14其栅极连接在偏压线VREFB上，漏极连接在晶体管Tr12的栅极及漏极上，源极经由节点N22连接在晶体管Tr15的漏极上。晶体管Tr15其栅极连接在偏压线VREFB上，漏极经由节点N22连接在晶体管Tr14的源极上，源极连接在电源电位VCCQ上。

即，晶体管Tr12除了自身被二极管连接以外，还经由晶体管Tr14被二极管连接。由此，能够将晶体管Tr13的漏极电流相对于晶体管Tr12的漏极电流的反射比与晶体管Tr15用栅极接受的参照信号VREF的电平对应而变化。

此外，放电电路DIS21包括栅极连接在偏压线VREFB上的晶体管Tr15，根据偏压线VREFB的电位，将辅助电路AS22中的作为中间节点的节点N22的电荷放电。由此，当电源电压VCCQ的电平较小时，即使与此对应而输入信号IN小振幅化，在应使节点N22放电的定时使晶体管Tr15开启，能够在节点N22与地电位之间形成放电路径。例如，放电电路DIS21能够以输入信号IN从L电平变迁为H电平的定时使晶体管Tr15开启，在节点N22与地电位之间形成放电路径。由此，能够将节点N22的电荷适当地放电。

晶体管Tr16及晶体管Tr23相互串联地且与晶体管Tr15并联地连接在节点N22与电源电位VCCQ之间。晶体管Tr16用栅极接受参照信号VREF，漏极连接在节点N22上，源极连接在晶体管Tr23的漏极上。晶体管Tr23其栅极连接在地电位上，漏极连接在晶体管Tr16的源极上，源极连接在电源电位VCCQ上。

即，放电电路DIS22包括用栅极接受参照信号VREF的晶体管Tr16和栅极连接在地电位上的晶体管Tr23的串联连接，根据参照信号VREF，将辅助电路AS22中的作为中间节点的节点N22的电荷放电。由此，当电源电压VCCQ的电平比较大时，辅助性地发挥作用，以将放电电路DIS21的放电能力的不足量补偿，在节点N22与地电位之间形成放电路径，能够将节点N22的电荷放电。即，根据电源电压VCCQ的电平，能够将节点N22的电荷适当地放电。

电平转换器40具有晶体管Tr25、晶体管Tr26、电容元件C1及电容元件C2。晶体管Tr25及晶体管Tr26其栅极经由偏压线VREFB4被共通连接，形成电流反射镜电路。晶体管Tr25及晶体管Tr26分别可以由PMOS晶体管构成。晶体管Tr25其漏极连接在晶体管Tr5的漏极上。晶体管Tr26其漏极连接在晶体管Tr18的漏极上。电容元件C1其一端连接在偏压线INBN上，另一端连接在电容元件C2的一端上。电容元件C2其一端连接在电容元件C1的另一端上，另一端连接在偏压线VREFB4上。

对应于从转送电路TR12向节点N31传递的信号(电流)和从转送电路TR11经由晶体管Tr25及晶体管Tr26的电流反射镜电路向节点N31传递的信号(电流)，在节点N31呈现来自差动放大电路10的差信号(电压)VO10。

同样，对应于从转送电路TR22经由转送电路TR11、晶体管Tr26、电容元件C2向节点N32传递的信号(电流)和从转送电路TR21经由电容元件C1向节点N32传递的信号(电流)，在节点N32呈现来自差动放大电路20的差信号(电压)VO20。

输出电路30配设在电平转换器40与节点NOUT之间。输出电路30连接在节点N31及节点N32与节点NOUT之间。节点N31及节点N32作为输出电路30的输入节点发挥功能。节点NOUT作为输出电路30的输出节点发挥功能，作为半导体装置1的输出节点发挥功能。

输出电路30具有多个逆变器IV1、IV2、IV3、IV4。逆变器IV1其输入节点连接在节点N31上，输出节点连接在逆变器IV2上。逆变器IV2其输入节点连接在逆变器IV1上，输出节点连接在逆变器IV3上。逆变器IV3其输入节点连接在逆变器IV2上，输出节点连接在节点NOUT上。逆变器IV4其输入节点连接在节点N31上，输出节点连接在节点N32上。通过该结构，输出电路30将差信号VO10及差信号VO20合成，根据合成的信号，生成输出信号OUT并输出。

如以上这样，在第1实施方式中，在半导体装置1的差动放大电路10、20中，在参照信号侧的辅助电路AS12、AS22中，设置能够形成来自中间节点N12、N22的放电路径的电路DIS11、DIS12、DIS21、DIS22。由此，在半导体装置1中，能够使差动放大电路10、20能够适当地动作的电源电压VCCQ的范围宽域化。

(第2实施方式)

接着，对有关第2实施方式的半导体装置进行说明。以下，以与1实施方式不同的部分为中心进行说明。

在图1所示的放电电路DIS12、DIS22中，用栅极接受电源电压VCCQ的晶体管Tr17、Tr23作为开关发挥功能。即，通过当电源电压VCCQ的电平较小时晶体管Tr17、Tr23关闭、当电源电压VCCQ的电平较大时晶体管Tr17、Tr23开启，能够在电源电压VCCQ的电平较大时有选择地将放电电路DIS12、DIS22激活。

但是，在放电电路DIS12、DIS22中，也能够使用栅极接受参照信号VREF的晶体管Tr8、Tr16自身作为开关发挥功能。例如，在参照信号VREF能够根据电源电压VCCQ的电平而预先设定(例如是VREF≒VCCQ×1/2)情况下，当电源电压VCCQ的电平较小时，晶体管Tr8、Tr16能够关闭，当电源电压VCCQ的电平较大时，晶体管Tr8、Tr16能够开启。

基于这样的考虑，有关第2实施方式的半导体装置1i可以如图2所示那样构成。图2是表示有关第2实施方式的半导体装置1i的结构的电路图。半导体装置1i代替差动放大电路10及差动放大电路20(参照图1)而具有差动放大电路10i及差动放大电路20i。

差动放大电路10i具有辅助电路AS12i。辅助电路AS12i具有放电电路DIS12i。放电电路DIS12i在晶体管Tr17被省略这一点上与第1实施方式的放电电路DIS12(参照图1)不同。由此，能够使放电电路DIS12i的结构简略化。

同样，差动放大电路20i具有辅助电路AS22i。辅助电路AS22i具有放电电路DIS22i。放电电路DIS22i在省略了晶体管Tr23这一点上与第1实施方式的放电电路DIS22(参照图1)不同。由此，能够将放电电路DIS22i的结构简略化。

如以上这样，在第2实施方式中，你将半导体装置1i的差动放大电路10i、20i中的参照信号侧的辅助电路AS12i、AS22i的结构简略化，能够容易地使半导体装置1i低成本化。

(第3实施方式)

接着，对有关第3实施方式的半导体装置进行说明。以下，以与1实施方式及第2实施方式不同的部分为中心进行说明。

在差动放大电路中，在没有设置辅助电路的情况下，有时当电源电压变低时难以动作。例如，如果电荷滞留在差动放大电路中的差动电路及负载电路的中间节点，则有可能由此而输出信号的占空比劣化。即，在此情况下，希望进行改良以使得即使是较低的电源电压也能够动作、使差动放大电路能够适当地动作的电源电压的范围宽域化。

所以，在第3实施方式中，在半导体装置的差动放大电路中，通过设置能够形成从差动电路及负载电路的中间节点的放电路径的电路，实现差动放大电路可适当地动作的电源电压的范围的宽域化。

具体而言，半导体装置101可以如图3所示那样构成。图3是表示有关第3实施方式的半导体装置101的结构的电路图。

半导体装置101通过使用1个差动放大电路，实现了单输入－单输出的电路。半导体装置101作为单输入而接受输入信号IN，将输入信号IN变换为差动信号而进行放大处理，从处理后的差动信号生成输出信号OUT，作为单输出而输出。

半导体装置101具有差动放大电路120。差动放大电路120由构成差动对的一对晶体管Tr9、Tr10分别接受输入信号IN及参照信号VREF，使用电源电压VCCQ将输入信号IN及参照信号VREF的差放大而生成差信号。差动放大电路120中的差动电路DIFF2及负载电路LD102的中间节点N101经由输出线Lout连接在半导体装置101的输出节点Nout上。输出线Lout作为寄生电容而具有电容成分C101。半导体装置101通过由差动放大电路120生成的差信号而输出侧的中间节点N101的电位变动，由此将电容成分C101充放电，根据由电容成分C101保持的电位从输出节点Nout将输出信号OUT输出。

差动放大电路120具有差动电路DIFF2、负载电路LD102、放电电路DIS121。差动电路DIFF2与放电电路DIS121并联地配设在负载电路LD102与地电位之间。放电电路DIS121与差动电路DIFF2并联地配设在负载电路LD102与地电位之间。负载电路LD102配设在差动电路DIFF2与电源电位VCCQ之间。

差动电路DIFF2具有晶体管Tr9、晶体管Tr10及电流源CS4。晶体管Tr9及晶体管Tr10构成差动对。晶体管Tr9及晶体管Tr10分别可以由NMOS晶体管构成。晶体管Tr9用栅极接受输入信号IN，漏极电连接在节点N101上，源极电连接在电流源CS4的一端上。晶体管Tr10用栅极接受参照信号VREF，漏极电连接在节点N102上，源极电连接在电流源CS4的一端上。电流源CS4的另一端电连接在地电位上。

负载电路LD102具有晶体管Tr27及晶体管Tr28。晶体管Tr28被二极管连接，并且栅极与晶体管Tr27共通连接，晶体管Tr27及晶体管Tr28构成电流反射镜电路。晶体管Tr27及晶体管Tr28分别可以由PMOS晶体管构成。晶体管Tr27其栅极连接在晶体管Tr28的栅极及漏极上，漏极电连接在节点N101上，源极电连接在电源电位VCCQ上。晶体管Tr28其栅极连接在漏极及晶体管Tr27的栅极上，漏极电连接在节点N102上，源极电连接在电源电位VCCQ上。

放电电路DIS121具有晶体管Tr101、晶体管Tr102及电流源CS4。晶体管Tr101及晶体管Tr102构成差动对。晶体管Tr101及晶体管Tr102分别可以由NMOS晶体管构成。晶体管Tr101用栅极接受放电用的参照信号VREF_H，漏极电连接在节点N101上，源极电连接在电流源CS4的一端上。晶体管Tr102用栅极接受放电用的参照信号VREF_H，漏极电连接在节点N102上，源极电连接在电流源CS4的一端上。电流源CS4由差动电路DIFF2及放电电路DIS121共用。

放电用的参照信号VREF_H的电平可以设定得比参照信号VREF的电平高。例如，在是VREF≒VCCQ×1/2的情况下，放电用的参照信号VREF_H的电平可以设定满足以下的数式1、2。

VREF_H＝VREF+ΔV1－－－数式1

0<ΔV1<VCCQ×1/2－－－数式2

即，放电电路DIS121包括用栅极接受比参照信号VREF高的参照信号VREF_H的晶体管Tr101，根据参照信号VREF_H的电平，将差动放大电路120中的输出侧的中间节点N101的电荷放电。由此，当电源电压VCCQ的电平较小时，即使与其对应而输入信号IN小振幅化，也在应使中间节点N101放电的定时使晶体管Tr101开启，能够在中间节点N101与地电位之间(经由电流源CS4)形成放电路径。例如，放电电路DIS121能够在输入信号IN从L电平变迁为H电平的定时使晶体管Tr101开启而在中间节点N101与地电位之间形成放电路径。由此，能够将中间节点N101的电荷适当地放电。

这样，在第3实施方式中，在半导体装置101的差动放大电路120中，与差动电路DIFF2并联地设置能够形成从中间节点N101放电的放电路径的电路DIS121。由此，在半导体装置101中，能够使差动放大电路120可适当地动作的电源电压VCCQ的范围宽域化。

另外，第3实施方式的考虑方式也可以代替应用到与差动放大电路20(参照图1)对应的差动放大电路(例如，图3所示的差动放大电路120)中，而应用到与差动放大电路10(参照图1)对应的差动放大电路中。或者，第3实施方式的考虑方式除了应用到与差动放大电路20(参照图1)对应的差动放大电路中以外，也可以应用到与差动放大电路10(参照图1)对应的差动放大电路中。

(第4实施方式)

接着，对有关第4实施方式的半导体装置进行说明。以下，以与1实施方式～第3实施方式不同的部分为中心进行说明。

在差动放大电路中，有时设置将2个晶体管的栅极及漏极交叉耦合连接的电路(交叉耦合电路)。通过交叉耦合电路，能够抑制差动电路及负载电路的中间节点的电位变动的振幅。

但是，在该结构中，如果电荷滞留在差动放大电路中的差动电路及负载电路的中间节点，则由此输出信号的占空比有可能劣化。即，在此情况下，希望进行改良以使得即使在较低的电源电压下也能够动作，使差动放大电路能够适当地动作的电源电压的范围宽域化。

所以，在第4实施方式中，在半导体装置的差动放大电路中，通过设置能够形成从差动电路及负载电路的中间节点放电的放电路径的电路，实现差动放大电路能够适当地动作的电源电压的范围的宽域化。

具体而言，半导体装置201可以如图4所示那样构成。图4是表示有关第4实施方式的半导体装置201的结构的电路图。

半导体装置201具有差动放大电路210、差动放大电路220、电平转换器250及输出电路230。差动放大电路210及差动放大电路220在电平转换器250的输入侧相互并联地配设。电平转换器250配设在差动放大电路210及差动放大电路220与输出电路230之间。

差动放大电路210分别用构成差动对的一对晶体管Tr1、Tr2接受输入信号IN及参照信号VREF，使用电源电压VCCQ将输入信号IN及参照信号VREF的差放大而生成差信号。

差动放大电路220分别用构成差动对的一对晶体管Tr9、Tr10接受输入信号IN及参照信号VREF，使用电源电压VCCQ将输入信号IN及参照信号VREF的差放大，生成差信号。

电平转换器250从差动放大电路210及差动放大电路220接受差信号，使用电源电压VCCQ及电源电压VDDC使差信号的电平转换而向输出电路230转送。电源电压VDDC是与电源电压VCCQ不同的电平的电源电压(例如，比电源电压VCCQ电平低的电源电压)。输出电路230使用电源电压VDDC生成与被转送的差信号对应的输出信号OUT并输出。

差动放大电路210具有差动电路DIFF1、负载电路LD201、放电电路DIS111、辅助电路AS211、辅助电路AS212、转送电路TR11。差动电路DIFF1与放电电路DIS111并联地配设在负载电路LD201与电源电位VCCQ之间。放电电路DIS111与差动电路DIFF1并联地配设在负载电路LD201与电源电位VCCQ之间。负载电路LD201配设在差动电路DIFF1与地电位之间。负载电路LD201由2个晶体管的栅极及漏极交叉耦合连接着的电路(交叉耦合电路)构成。

转送电路TR11具有晶体管Tr18。晶体管Tr18可以由NMOS晶体管构成。晶体管Tr18其栅极经由偏压线NP连接在辅助电路AS211上。晶体管Tr18其漏极连接在电平转换器250上，源极连接在地电位上。

差动电路DIFF1具有晶体管Tr1、晶体管Tr2及电流源CS1。晶体管Tr1及晶体管Tr2构成差动对。晶体管Tr1及晶体管Tr2分别可以由PMOS晶体管构成。晶体管Tr1用栅极接受输入信号IN，漏极电连接在节点N103上，源极电连接在电流源CS1的一端上。晶体管Tr2用栅极接受参照信号VREF，漏极电连接在节点N104上，源极电连接在电流源CS1的一端上。电流源CS1的另一端电连接在电源电位VCCQ上。

负载电路LD201具有晶体管Tr21及晶体管Tr22。晶体管Tr21及晶体管Tr22其栅极及漏极被交叉耦合连接。晶体管Tr21及晶体管Tr22分别可以由NMOS晶体管构成。晶体管Tr21其栅极连接在晶体管Tr22的栅极及漏极上，漏极电连接在节点N103上，源极电连接在地电位上。晶体管Tr22其栅极连接在漏极及晶体管Tr21的栅极上，漏极电连接在节点N104上，源极电连接在地电位上。

辅助电路AS211具有晶体管Tr3。晶体管Tr3可以由NMOS晶体管构成。晶体管Tr3配设在晶体管Tr1及地电位之间。晶体管Tr3与晶体管Tr1串联地连接。晶体管Tr3被二极管连接，和晶体管Tr18形成电流反射镜电路。晶体管Tr3其栅极连接在偏压线NP和晶体管Tr3的漏极上。晶体管Tr3的漏极连接在节点N103上。由此，相对于晶体管Tr3的漏极电流(即，流到节点N103中的电流)，在晶体管Tr18的漏极侧呈现与由晶体管Tr3的尺寸与晶体管Tr18的尺寸的比决定的反射比相对应的漏极电流。

辅助电路AS212具有晶体管Tr4。晶体管Tr4可以由NMOS晶体管构成。晶体管Tr4配设在晶体管Tr2及地电位之间。晶体管Tr4与晶体管Tr2串联地连接。晶体管Tr4其栅极连接在漏极上。晶体管Tr3的漏极连接在节点N104上。

放电电路DIS111具有晶体管Tr103、晶体管Tr104及电流源CS1。晶体管Tr103及晶体管Tr104构成差动对。晶体管Tr103及晶体管Tr104分别可以由PMOS晶体管构成。晶体管Tr103用栅极接受放电用的参照信号VREF_L，漏极电连接在节点N104上，源极电连接在电流源CS1的一端上。晶体管Tr104用栅极接受放电用的参照信号VREF_L，漏极电连接在节点N103上，源极电连接在电流源CS1的一端上。电流源CS1的另一端电连接在电源电位VCCQ上。电流源CS1由差动电路DIFF1及放电电路DIS111共用。

放电用的参照信号VREF_L的电平可以设定得比参照信号VREF的电平低。例如，在VREF≒VCCQ×1/2的情况下，放电用的参照信号VREF_L的电平可以设定为满足以下的数式3、4。

VREF_L＝VREF－ΔV2－－－数式3

0<ΔV2<VCCQ×1/2－－－数式4

数式3、4中的ΔV2既可以是与数式1、2中的ΔV1等同的值，也可以是不同的值。

即，放电电路DIS111包括用栅极接受比参照信号VREF低的参照信号VREF_L的晶体管Tr103，根据参照信号VREF_L的电平，将差动放大电路210中的输出侧的中间节点N103的电荷放电。由此，当电源电压VCCQ的电平较小时，即使与其对应而输入信号IN小振幅化，也能够在应使中间节点N103放电的定时使晶体管Tr103开启，在中间节点N103与电源电位VCCQ之间(经由电流源CS1)形成放电路径。例如，放电电路DIS111可以在输入信号IN从H电平变迁为L电平的定时使晶体管Tr103开启而在中间节点N103与电源电位VCCQ之间形成放电路径。由此，能够将中间节点N103的电荷适当地放电。

差动放大电路220具有差动电路DIFF2、负载电路LD202、放电电路DIS121、辅助电路AS221、辅助电路AS222、转送电路TR21。差动电路DIFF2与放电电路DIS121并联地配设在负载电路LD202与地电位之间。放电电路DIS121与差动电路DIFF2并联地配设在负载电路LD202与地电位之间。负载电路LD202配设在差动电路DIFF2与电源电位VCCQ之间。负载电路LD202由将2个晶体管的栅极及漏极交叉耦合连接的电路(负载电路LD202)构成。

转送电路TR21具有晶体管Tr24。晶体管Tr24可以由PMOS晶体管构成。晶体管Tr24其栅极经由偏压线NN连接在辅助电路AS221上。晶体管Tr24其漏极连接在电平转换器250上，源极连接在电源电位VCCQ上。

差动电路DIFF2具有晶体管Tr9、晶体管Tr10及电流源CS4。晶体管Tr9及晶体管Tr10构成差动对。晶体管Tr9及晶体管Tr10分别可以由NMOS晶体管构成。晶体管Tr9用栅极接受输入信号IN，漏极电连接在节点N102上，源极电连接在电流源CS4的一端上。晶体管Tr10用栅极接受参照信号VREF，漏极电连接在节点N101上，源极电连接在电流源CS4的一端上。电流源CS4的另一端电连接在地电位上。

负载电路LD202具有晶体管Tr21及晶体管Tr22。晶体管Tr21及晶体管Tr22其栅极及漏极被交叉耦合连接。晶体管Tr21及晶体管Tr22分别可以由PMOS晶体管构成。晶体管Tr21其栅极连接在晶体管Tr22的栅极及漏极上，漏极电连接在节点N102上，源极电连接在电源电位VCCQ上。晶体管Tr22其栅极连接在漏极及晶体管Tr21的栅极上，漏极电连接在节点N101上，源极电连接在电源电位VCCQ上。

辅助电路AS221具有晶体管Tr11。晶体管Tr11可以由PMOS晶体管构成。晶体管Tr11配设在晶体管Tr9及电源电位VCCQ之间。晶体管Tr11与晶体管Tr9串联地连接。晶体管Tr11被二极管连接，和晶体管Tr24形成电流反射镜电路。晶体管Tr11其栅极连接在偏压线NN和晶体管Tr11的漏极上。晶体管Tr11的漏极连接在节点N101上。由此，相对于晶体管Tr11的漏极电流(即，流到节点N101中的电流)，在晶体管Tr24的漏极侧呈现与由晶体管Tr11的尺寸与晶体管Tr24的尺寸的比决定的反射比相对应的漏极电流。

辅助电路AS222具有晶体管Tr12。晶体管Tr12可以由PMOS晶体管构成。晶体管Tr12配设在晶体管Tr10及电源电位VCCQ之间。晶体管Tr12与晶体管Tr10串联地连接。晶体管Tr12其栅极连接在漏极上。晶体管Tr11的漏极连接在节点N101上。

放电电路DIS121具有晶体管Tr101、晶体管Tr102及电流源CS4。晶体管Tr101及晶体管Tr102构成差动对。晶体管Tr101及晶体管Tr102分别可以由NMOS晶体管构成。晶体管Tr101用栅极接受放电用的参照信号VREF_H，漏极电连接在节点N101上，源极电连接在电流源CS4的一端上。晶体管Tr102用栅极接受放电用的参照信号VREF_H，漏极电连接在节点N102上，源极电连接在电流源CS4的一端上。电流源CS4的另一端电连接在地电位上。电流源CS4由差动电路DIFF2及放电电路DIS121共用。

放电用的参照信号VREF_H的电平可以设定得比参照信号VREF的电平高。例如，在是VREF≒VCCQ×1/2的情况下，放电用的参照信号VREF_H的电平可以以满足数式1、2的方式设定。

即，放电电路DIS121包括用栅极接受比参照信号VREF高的参照信号VREF_H的晶体管Tr101，根据参照信号VREF_H的电平，将差动放大电路220中的输出侧的中间节点N101的电荷放电。由此，当电源电压VCCQ的电平较小时，即使与其对应而输入信号IN小振幅化，也能够在应使中间节点N101放电的定时使晶体管Tr101开启，在中间节点N101与地电位之间(经由电流源CS4)形成放电路径。例如，放电电路DIS121能够在输入信号IN从H电平变迁到L电平的定时使晶体管Tr101开启而在中间节点N101与地电位之间形成放电路径。由此，能够将中间节点N101的电荷适当地放电。

另外，电平转换器250具有多个逆变器IV5、IV6、IV7、IV8。逆变器IV5其输入节点连接在节点N231上，输出节点连接在逆变器IV6上。逆变器IV6其输入节点连接在逆变器IV5上，输出节点连接在输出电路230上。逆变器IV7其输入节点连接在节点N232上，输出节点连接在逆变器IV8上。逆变器IV8其输入节点连接在逆变器IV7上，输出节点连接在输出电路230上。逆变器IV7使用电源电压VCCQ动作，逆变器IV5、IV6、IV8使用电源电压VDDC动作。通过该结构，将差信号VO10及差信号VO20的电平分别转换，向输出电路30转送。

此外，输出电路230从输出电路30(参照图1)中省略了逆变器IV3、IV4而构成。通过该结构，输出电路230根据差信号VO10及差信号VO20，生成输出信号OUT并输出。

这样，在第4实施方式中，在半导体装置201的差动放大电路210、220中，与差动电路DIFF1、DIFF2并联地设置能够形成从中间节点N101、N103的放电路径的电路DIS111、DIS121。由此，在半导体装置201中，使差动放大电路210、220能够适当地动作的电源电压VCCQ的范围宽域化。

另外，放电用的参照信号VREF_L、VREF_H也可以被兼用作差信号生成用的参照信号。在此情况下，半导体装置201i可以如图5所示那样构成。图5是表示有关第4实施方式的变形例的半导体装置201i的结构的电路图。半导体装置201i代替差动放大电路210、220(参照图4)而具有差动放大电路210i、220i。

差动放大电路210i具有差分电路DIFF1i。差分电路DIFF1i省略了晶体管Tr2(参照图4)，还具有晶体管Tr104。晶体管Tr104由差动放大电路210i和放电电路DIS111共用。

即，差动放大电路210i分别用构成差动对的一对晶体管Tr1、Tr104接受输入信号IN及参照信号VREF_L，使用电源电压VCCQ将输入信号IN及参照信号VREF_L的差放大而生成差信号。

差动放大电路220i具有差分电路DIFF2i。差分电路DIFF2i省略了晶体管Tr10(参照图4)，还具有晶体管Tr102。即，晶体管Tr102由差动放大电路220i和放电电路DIS121共用。

即，差动放大电路220i用构成差动对的一对晶体管Tr1、Tr102分别接受输入信号IN及参照信号VREF_H，使用电源电压VCCQ将输入信号IN及参照信号VREF_H的差放大而生成差信号。

这样，由于由差动放大电路210i、220i中的差分电路DIFF1i、DIFF2i和放电电路DIS111、DIS121共用晶体管Tr104、Tr102，所以能够使电路结构简略化，能够低成本化。

(第5实施方式)

接着，对有关第5实施方式的半导体装置进行说明。以下，以与1实施方式～第4实施方式不同的部分为中心进行说明。

在图4所示的差动放大电路210、220中，有时因交叉耦合电路(晶体管Tr21、22、27、28)的影响而发生抖动，该抖动是偏压线NP、NN的电位的变迁定时依存于信号样式而离散的抖动。例如，与信号样式是L→L→L→H的情况下的L→H的变迁定时相比，有信号样式是L→H→L→H的情况下的第2次的L→H的变迁定时延迟的趋势。由此，信号的Valid Window(有效窗)减少，有可能信号在输出目标的内部电路中变得不能适当地使用。即，希望进行高速化，以在维持由交叉耦合电路带来的高速化的效果的同时抑制依存于信号样式的延迟。

基于这样的考虑，有关第5实施方式的半导体装置201j可以如图6所示那样构成。图6是表示有关第5实施方式的半导体装置201j的结构的电路图。半导体装置201j代替差动放大电路210及差动放大电路220(参照图4)而具有差动放大电路210j及差动放大电路220j。

差动放大电路210j具有辅助电路AS211j、AS212j。辅助电路AS211j可以与辅助电路AS11(参照图1)同样地构成。辅助电路AS212j可以从辅助电路AS12(参照图1)中省略晶体管Tr6、晶体管Tr7、晶体管Tr8、晶体管Tr17而构成。

在辅助电路AS211j中，晶体管Tr3除了自身被二极管连接以外，还经由晶体管Tr19被二极管连接。由此，能够使晶体管Tr18的漏极电流相对于晶体管Tr3的漏极电流的反射比对应于晶体管Tr20用栅极接受的输入信号IN的电平而变化。结果，能够抑制依存于偏压线NP的电位的变迁定时的信号样式的延迟。

差动放大电路220j具有辅助电路AS221j、AS222j。辅助电路AS221j可以与辅助电路AS21(参照图1)同样地构成。辅助电路AS222j可以从辅助电路AS22(参照图1)中将晶体管Tr14、晶体管Tr15、晶体管Tr16、晶体管Tr23省略而构成。

在辅助电路AS221j中，晶体管Tr11除了自身被二极管连接以外，还经由晶体管Tr25被二极管连接。由此，能够使晶体管Tr24的漏极电流相对于晶体管Tr9的漏极电流的反射比对应于晶体管Tr26用栅极接受的输入信号IN的电平而变化。结果，能够抑制依存于偏压线NN的电位的变迁定时的信号样式的延迟。

如以上这样，在第5实施方式中，在差动放大电路210j、220j中设置使将差信号向输出侧转送时的反射比对应于输入信号而变化的辅助电路AS211j、AS221j。由此，能够使差动放大电路210j、220j高速地动作。

另外，放电用的参照信号VREF_L、VREF_H也可以被兼用作差信号生成用的参照信号。在此情况下，半导体装置201k可以如图7所示那样构成。图7是表示有关第5实施方式的变形例的半导体装置201k的结构的电路图。半导体装置201k代替差动放大电路210j、220j(参照图6)而具有差动放大电路210k、220k。

差动放大电路210k具有差分电路DIFF1k。差分电路DIFF1k省略了晶体管Tr2(参照图6)，还具有晶体管Tr104。晶体管Tr104由差动放大电路210k和放电电路DIS111共用。

即，差动放大电路210k用构成差动对的一对晶体管Tr1、Tr104分别接受输入信号IN及参照信号VREF_L，使用电源电压VCCQ将输入信号IN及参照信号VREF_L的差放大而生成差信号。

差动放大电路220k具有差分电路DIFF2k。差分电路DIFF2k省略了晶体管Tr10(参照图6)，还具有晶体管Tr102。即，晶体管Tr102由差动放大电路220k和放电电路DIS121共用。

即，差动放大电路220k用构成差动对的一对晶体管Tr1、Tr102分别接受输入信号IN及参照信号VREF_H，使用电源电压VCCQ将输入信号IN及参照信号VREF_H的差放大而生成差信号。

这样，由于由差动放大电路210k、220k中的差分电路DIFF1k、DIFF2k和放电电路DIS111、DIS121共用晶体管Tr104、Tr102，所以能够使电路结构简略化，能够低成本化。

(第6实施方式)

接着，对有关第6实施方式的半导体装置进行说明。以下，以与1实施方式～第5实施方式不同的部分为中心进行说明。

在差动放大电路中，在设置有辅助电路的情况下，有时当电源电压变低时难以动作。例如，如果电荷滞留在差动放大电路中的差动电路及负载电路的中间节点，则有可能由此而输出信号的占空比劣化。即，在此情况下，希望进行改良以使得即使在较低的电源电压下也能够动作，使差动放大电路能够适当地动作的电源电压的范围宽域化。

所以，在第6实施方式中，在半导体装置的差动放大电路中，通过设置能够形成从差动电路及负载电路的中间节点放电的放电路径的电路，实现差动放大电路能够适当地动作的电源电压的范围的宽域化。

具体而言，半导体装置301可以如图8所示那样构成。图8是表示有关第6实施方式的半导体装置301的结构的电路图。

半导体装置301代替差动放大电路10及差动放大电路20(参照图1)而具有差动放大电路310及差动放大电路320。

差动放大电路310还具有放电电路DIS111。放电电路DIS111具有晶体管Tr103、晶体管Tr104及电流源CS1。晶体管Tr103及晶体管Tr104构成差动对。晶体管Tr103及晶体管Tr104分别可以由PMOS晶体管构成。晶体管Tr103用栅极接受放电用的参照信号VREF_L，漏极电连接在节点N104上，源极电连接在电流源CS1的一端上。晶体管Tr104用栅极接受放电用的参照信号VREF_L，漏极电连接在节点N103上，源极电连接在电流源CS1的一端上。电流源CS1的另一端电连接在电源电位VCCQ上。电流源CS1由差动电路DIFF1及放电电路DIS111共用。

放电用的参照信号VREF_L的电平可以设定得比参照信号VREF的电平低。例如，在是VREF≒VCCQ×1/2的情况下，放电用的参照信号VREF_L的电平可以设定为满足数式3、4。

即，放电电路DIS111包括用栅极接受比参照信号VREF低的参照信号VREF_L的晶体管Tr103，根据参照信号VREF_L的电平，将差动放大电路310中的输出侧的中间节点N103的电荷放电。由此，当电源电压VCCQ的电平较小时，即使与此对应而输入信号IN小振幅化，也能够在应使中间节点N103放电的定时使晶体管Tr103开启，在中间节点N103与电源电位VCCQ之间(经由电流源CS1)形成放电路径。例如，放电电路DIS111能够在输入信号IN从H电平变迁为L电平的定时使晶体管Tr103开启而在中间节点N103与电源电位VCCQ之间形成放电路径。由此，能够将中间节点N103的电荷适当地放电。

差动放大电路320还具有放电电路DIS121。放电电路DIS121具有晶体管Tr101、晶体管Tr102及电流源CS4。晶体管Tr101及晶体管Tr102构成差动对。晶体管Tr101及晶体管Tr102分别可以由NMOS晶体管构成。晶体管Tr101用栅极接受放电用的参照信号VREF_H，漏极电连接在节点N101上，源极电连接在电流源CS4的一端上。晶体管Tr102用栅极接受放电用的参照信号VREF_H，漏极电连接在节点N102上，源极电连接在电流源CS4的一端上。电流源CS4的另一端电连接在地电位上。电流源CS4由差动电路DIFF2及放电电路DIS121共用。

放电用的参照信号VREF_H的电平可以设定得比参照信号VREF的电平高。例如，在是VREF≒VCCQ×1/2的情况下，放电用的参照信号VREF_H的电平可以设定为满足数式1、2。

即，放电电路DIS121包括用来用栅极接受比参照信号VREF高的参照信号VREF_H的晶体管Tr101，根据参照信号VREF_H的电平，将差动放大电路320中的输出侧的中间节点N101的电荷放电。由此，当电源电压VCCQ的电平较小时，即使与此对应而输入信号IN小振幅化，也能够在应使中间节点N101放电的定时使晶体管Tr101开启，在中间节点N101与地电位之间(经由电流源CS4)形成放电路径。例如，放电电路DIS121能够在输入信号IN从H电平变迁为L电平的定时使晶体管Tr101开启而在中间节点N101与地电位之间形成放电路径。由此，能够将中间节点N101的电荷适当地放电。

这样，在第6实施方式中，在半导体装置301的差动放大电路310、320中，与差动电路DIFF1、DIFF2并联地设置能够形成从中间节点N101、N103放电的放电路径的电路DIS111、DIS121。由此，在半导体装置301中，能够使差动放大电路310、320能够适当地动作的电源电压VCCQ的范围宽域化。

接着，使用图9对应用了有关第1实施方式～第6实施方式及它们的变形例的半导体装置的存储器系统1000进行说明。图9是表示应用了第1实施方式～第6实施方式及它们的变形例的半导体装置的存储器系统1000的结构的图。

存储器系统1000能够与主机2000连接，能够作为主机2000的外部存储介质发挥功能。主机2000例如是个人计算机，存储器系统1000例如是SSD。存储器系统1000具有控制器1100、半导体存储器1200及电源电路1300。控制器1100是作为硬件的电路，具有主机接口电路(主机I/F)1110、信号处理电路1120、存储器接口电路(存储器I/F)1130。电源电路1300生成多个种类的电源电压(例如，电源电压VCCQ、VDDC等)，向存储器系统1000中的各部供给。

例如，半导体存储器1200作为接收器而具有半导体装置1b。半导体装置1b应用有关第1实施方式～第6实施方式及它们的变形例的半导体装置的哪种都可以。存储器I/F1130从信号处理电路1120接受规定的信号，向半导体装置1b转送。半导体装置1b使用从电源电路1300接受到的电源(例如电源电压VCCQ、VDDC等)而动作，将从存储器I/F1130转送来的信号接收。半导体装置1b将接收到的信号向半导体存储器1200供给。

这样的信号例如也可以是向半导体存储器1200的写数据、参照电位、芯片选择信号(CE)、命令锁存使能信号(CLE)、地址锁存使能信号(ALE)、写使能信号(WE)、写保护信号(WP)等。

存储器I/F1130作为接收器而具有半导体装置1a。半导体装置1a应用有关第1实施方式～第6实施方式及它们的变形例的半导体装置的哪种都可以。半导体存储器1200将规定的信号向半导体装置1a转送。半导体装置1a使用从电源电路1300接受到的电源(例如，电源电压VCCQ、VDDC等)而动作，将从半导体存储器1200转送来的信号接收。半导体装置1a将接收到的信号向信号处理电路112供给。

这样的信号例如也可以是从半导体存储器1200的读数据、就绪/繁忙(ready/busy)信号(R/B)等。

说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。

标号说明

1、1i、101、201、201i、201j、201k、301半导体装置；10、20、10i、20i、120、210、220、210i、220i、210j、220j、210k、220k、310、320差动放大电路；1000存储器系统。