阅读说明：本技术 静态随机存取存储器结构 () 是由 曾俊砚 龙镜丞 郭有策 黄俊宪 余欣炽 王淑如 于 2018-05-28 设计创作，主要内容包括：本发明公开一种静态随机存取存储器结构,其主要包含一第一反相器包含一第一下拉晶体管以及一第一上拉晶体管、一第二反相器包含一第二下拉晶体管以及一第二上拉晶体管、一第一传导晶体管耦接于该第一反相器以及一第二传导晶体管耦接于该第二反相器。其中第一反相器耦接于一第一穿隧磁阻(tunnel magnetoresistance,TMR)结构而第二反相器耦接于一第二穿隧磁阻结构。()

静态随机存取存储器结构

技术领域

本发明公开一种静态随机存取存储器(static random access memory，SRAM)，尤其涉及一种连接穿隧磁阻(tunnel magnetoresistance，TMR)结构的静态随机存取存储器。

背景技术

在一嵌入式静态随机存取存储器(embedded static random access memory，embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种易失性(volatile)的记忆单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用记忆单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属易失性存储器的动态随机存取存储器(Dynamic Random Access Memory，DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在计算机系统中当作快取存储器(cache memory)等的应用。

然而一般静态随机存取存储器属于易失性元件，即电压关掉后信号便没了。因此如何在相同架构下导入其他技术来改良或提升此部分的效能即为现今一重要课题。

发明内容

本发明一实施例公开一种静态随机存取存储器结构，其主要包含一第一反相器包含一第一下拉晶体管以及一第一上拉晶体管、一第二反相器包含一第二下拉晶体管以及一第二上拉晶体管、一第一传导晶体管耦接于该第一反相器以及一第二传导晶体管耦接于该第二反相器。其中第一反相器耦接于一第一穿隧磁阻(tunnel magnetoresistance，TMR)结构而第二反相器耦接于一第二穿隧磁阻结构。

本发明又一实施例公开一种静态随机存取存储器结构，其主要包含：一第一传导晶体管包含一第一源极/漏极端耦接于一第一存储节点；一第二传导晶体管包含一第二源极/漏极端耦接于一第二存储节点；一第一驱动晶体管包含一第三源极/漏极端耦接于该第一存储节点；一第二驱动晶体管包含一第四源极/漏极端耦接于该第二存储节点；一第一穿隧磁阻结构耦接于该第一存储节点；以及一第二穿隧磁阻结构耦接于该第二存储节点。

附图说明

图1为本发明一实施例的静态随机存取存储器结构的电路图。

图2为图1的6T-SRAM元件在写入SRAM模式的电路示意图。

图3为图1的6T-SRAM元件在写入MRAM模式的电路示意图。

图4为图1的6T-SRAM元件进行读取非易失性数据库的电路示意图。

图5为图1的6T-SRAM元件进行初始化的电路示意图。

图6为图1的6T-SRAM元件在各模式下的电压变化以及操作条件参考表。

图7为本发明一实施例的静态随机存取存储器结构的电路图。

图8为本发明一实施例的静态随机存取存储器结构的电路图。

图9为本发明一实施例的静态随机存取存储器结构的电路图。

【主要元件符号说明】

12 上拉晶体管 14 下拉晶体管

16 第一反相器 18 传导晶体管

20 TMR结构 22 上拉晶体管

24 下拉晶体管 26 第二反相器

28 传导晶体管 30 TMR结构

32 栅极端 36 源极/漏极端

40 漏极/源极端 44 源极/漏极端

46 漏极/源极端 48 源极/漏极端

50 漏极/源极端 52 栅极端

54 源极/漏极端 58 漏极/源极端

62 源极/漏极端 64 漏极/源极端

66 源极/漏极端 68 漏极/源极端

72 传导晶体管 74 传导晶体管

76 驱动晶体管 78 驱动晶体管

80 TMR结构 82 TMR结构

84 源极/漏极端 88 栅极端

90 漏极/源极端 92 源极/漏极端

96 栅极端 98 漏极/源极端

100 源极/漏极端 102 栅极端

104 漏极/源极端 106 源极/漏极端

108 栅极端 110 漏极/源极端

WL 字线 BL 位线

BLB 位线 N 存储节点

NB 存储节点

具体实施方式

请参照图1，图1为本发明一实施例的静态随机存取存储器结构的电路图。如图1所示，静态随机存取存储器较佳包含一六晶体管静态随机存取存储器(six-transistorSRAM，6T-SRAM)，其中6T-SRAM主要包含由上拉晶体管(pull-up transistor)12以及下拉晶体管(pull-down transistor)14所构成的第一反相器16、传导晶体管18耦接于第一反相器16、穿隧磁阻(tunnel magnetoresistance，TMR)结构20耦接于第一反相器16、由上拉晶体管22以及下拉晶体管24所构成的第二反相器26、传导晶体管28耦接于第二反相器26以及另一TMR结构30耦接于第二反相器26。

在本实施例中，传导晶体管18包含一栅极端32耦接或直接连接一字线WL、一源极/漏极端36耦接或直接连接一存储节点N以及一漏极/源极端40耦接或直接连接一位线BL。第一反相器16的上拉晶体管12包含一源极/漏极端44耦接于存储节点N以及一漏极/源极端46耦接于一电压源(例如Vcc)，下拉晶体管14则包含一源极/漏极端48耦接于存储节点N以及一漏极/源极端50直接连接于TMR结构20。

另外传导晶体管28包含一栅极端52耦接或直接连接字线WL、一源极/漏极端54耦接或直接连接一存储节点NB以及一漏极/源极端58耦接或直接连接另一位线BLB。如同第一反相器16，第二反相器26的上拉晶体管22包含一源极/漏极端62耦接于存储节点NB以及一漏极/源极端64耦接于电压源Vcc，下拉晶体管24则包含一源极/漏极端66耦接于存储节点NB以及一漏极/源极端68直接连接于另一TMR结构30。其中TMR结构20以及TMR结构30一同连接于另一电压源(例如Vss)。

在本实施例中，耦接于各第一反相器16以及第二反相器26的TMR结构20、30又可称之为磁性穿隧接面(magnetic tunneling junction，MTJ)结构，其经由连接至6T-SRAM中的第一反相器16以及第二反相器26可提供SRAM元件一额外的磁阻式随机存取存储器(Magnetoresistive Random Access Memory，MRAM)模式，使原本SRAM元件在断电时同样可达到存储信号的目的。

在本实施例中，各TMR结构20、30可依据工艺需求包含例如一第一电极层、一固定层(fixed layer)、一自由层(free layer)、一遮盖层(capping layer)以及一第二电极层。在本实施例中，第一电极层以及第二电极层较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层可以是由反铁磁性(antiferromagnetic，AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。自由层可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron，CoFeB)，但不限于此。其中，自由层的磁化方向会受外部磁场而「自由」改变。遮盖层可由包含氧化物的绝缘材料所构成，例如氧化铝(AlO_x)或氧化镁(MgO)，但均不局限于此。

请接着参照图2至图6，其中图2为图1的6T-SRAM元件在写入SRAM模式的电路示意图，图3为6T-SRAM元件在写入MRAM模式的电路示意图，图4为6T-SRAM元件进行读取非易失性数据库(non-volatile database)的电路示意图，图5为6T-SRAM元件进行初始化(initialize)的电路示意图，图6则为6T-SRAM元件在上述各模式下的电压变化以及操作条件参考表。

如图2所示，平常进行SRAM操作时主要利用例如位线BL以及位线BLB间的高低电位来进行0与1的写入。若计算机要进行休眠，例如电源要关闭时本实施例可先把0以及1的信号存储到TMR结构20、30，而存储的方式便是利用改变阻值高低的方式来达成。值得注意的是，正常SRAM的电流都是往下流，假设往下流的方向是一个高阻值，即TMR结构阻值为高阻值(R_H)状态或更具体而言TMR结构20中呈现高阻值(R_1，H)状态同时TMR结构30中也呈现高阻值(R_2，H)状态，则必需去产生一个逆向电流让其中一边变成低阻值。

亦即如图3所示，若要对TMR结构20、30或MRAM进行写入，本实施例便需要创造一个逆向电流，例如在位线BL以及位线BLB端拉低电位，即图中所示同时施加低电压(-low V)于位线BL以及位线BLB，此时右侧的TMR结构30较佳由原本高阻值(R_2，H)状态转换为低阻值(R_2，L)状态，如此在TMR结构20、30便有一个写入的动作。

如图4所示，待休眠完毕或全部电源关闭之后要重新启动元件的时候，本实施例较佳于外部灌进较大电流，亦即施加正电位于位线BL以及位线BLB。由于TMR结构30侧具有较低阻值而TMR结构20侧具有较高阻值，本实施例可利用两侧TMR结构20、30阻值的不同同时由位线BL以及位线BLB施加相同电压V，此时左侧TMR结构20的电位自然高于右侧TMR结构30的电位，如此便可把原本0以及1的信号由TMR结构再读回来。由于TMR结构20、30较佳属于一种非易失性数据库，因此此阶段的动作又可称之为非易失性数据库读取模式。

如图5所示，在重新把信号读完之后，由于TMR结构20以及TMR结构30仍有高阻值以及低阻值之分使整个元件在操作上造成一不对称结构，本实施例只需再产生一往下的电流，例如施加一负电压(-low V)于Vss端，如此即可把原本低阻值(R_2，L)的电阻或TMR结构30变成高阻值(R_2，H)，以回复到最原始状态提供下次的写入。

请再参照图7，图7为本发明一实施例的静态随机存取存储器结构的电路图。如图7所示，静态随机存取存储器较佳包含一六晶体管静态随机存取存储器(six-transistorSRAM，6T-SRAM)，其中6T-SRAM主要包含由上拉晶体管(pull-up transistor)12以及下拉晶体管(pull-down transistor)14所构成的第一反相器16、传导晶体管18耦接于第一反相器16、穿隧磁阻(TMR)结构20耦接于第一反相器16、由上拉晶体管22以及下拉晶体管24所构成的第二反相器26、传导晶体管28耦接于第二反相器26以及另一TMR结构30耦接于第二反相器26。

在本实施例中，传导晶体管18包含一栅极端32耦接或直接连接一字线WL、一源极/漏极端36耦接或直接连接一存储节点N以及一漏极/源极端40耦接或直接连接一位线BL。第一反相器16的上拉晶体管12包含一源极/漏极端44耦接于存储节点N以及一漏极/源极端46耦接或直接连接于TMR结构20，下拉晶体管14则包含一源极/漏极端48耦接于存储节点N以及一漏极/源极端50连接于电压源Vss。

另外传导晶体管28包含一栅极端52耦接或直接连接字线WL、一源极/漏极端54耦接或直接连接一存储节点NB以及一漏极/源极端58耦接或直接连接另一位线BLB。如同第一反相器16，第二反相器26的上拉晶体管22包含一源极/漏极端62耦接于存储节点NB以及一漏极/源极端64耦接或直接连接于另一TMR结构30，下拉晶体管24则包含一源极/漏极端66耦接于存储节点NB以及一漏极/源极端68连接于电压源Vss。其中TMR结构20以及TMR结构30一同连接于另一电压源Vcc。值得注意的是，由于此配置模式较佳适用于P型金属氧化物半导体晶体管元件，因此图7中的传导晶体管18、28分别以PMOS晶体管类型表示。

请再参照图8，图8为本发明一实施例的静态随机存取存储器结构的电路图。如图8所示，静态随机存取存储器较佳包含一四晶体管静态随机存取存储器(four-transistorSRAM，4T-SRAM)，其中4T-SRAM主要包含传导晶体管72、传导晶体管74、驱动晶体管76、驱动晶体管78以及二TMR结构80、82且驱动晶体管76以及驱动晶体管78在本实施例中分别为一上拉晶体管。

在本实施例中，传导晶体管72包含一源极/漏极端84耦接或直接连接一存储节点N、一栅极端88耦接或直接连接于一字线WL以及一漏极/源极端90耦接或直接连接于一位线BL，传导晶体管74包含一源极/漏极端92耦接或直接连接另一存储节点NB、一栅极端96耦接或直接连接于字线WL以及一漏极/源极端98耦接或直接连接于另一位线BLB，驱动晶体管76包含一源极/漏极端100耦接或直接连接于存储节点N、一栅极端102耦接或直接连接于存储节点NB以及一漏极/源极端104耦接或直接连接一电压源Vcc，驱动晶体管78包含一源极/漏极端106耦接或直接连接于存储节点NB、一栅极端108耦接或直接连接于存储节点N以及一漏极/源极端110耦接或直接连接电压源Vcc。TMR结构80以及TMR结构82则分别耦接或直接连接于存储节点N、NB以及另一电压源Vss。

请再参照图9，图9为本发明一实施例的静态随机存取存储器结构的电路图。如图9所示，静态随机存取存储器较佳包含一四晶体管静态随机存取存储器(four-transistorSRAM，4T-SRAM)，其中4T-SRAM主要包含传导晶体管72、传导晶体管74、驱动晶体管76、驱动晶体管78以及二TMR结构80、82且驱动晶体管76以及驱动晶体管78在本实施例中分别为一下拉晶体管。

在本实施例中，传导晶体管72包含一源极/漏极端84耦接或直接连接一存储节点N、一栅极端88耦接或直接连接于一字线WL以及一漏极/源极端90耦接或直接连接于一位线BL，传导晶体管74包含一源极/漏极端92耦接或直接连接另一存储节点NB、一栅极端96耦接或直接连接于字线WL以及一漏极/源极端98耦接或直接连接于另一位线BLB，驱动晶体管76包含一源极/漏极端100耦接或直接连接于存储节点N、一栅极端102耦接或直接连接于存储节点NB以及一漏极/源极端104耦接或直接连接一电压源Vss，驱动晶体管78包含一源极/漏极端106耦接或直接连接于存储节点NB、一栅极端108耦接或直接连接于存储节点N以及一漏极/源极端110耦接或直接连接电压源Vss。TMR结构80以及TMR结构82则分别耦接于存储节点N、NB以及另一电压源Vcc。如同图7的实施例，由于此配置模式较佳适用于P型金属氧化物半导体晶体管元件，因此图7中的传导晶体管72、74分别以PMOS晶体管类型表示。

综上所述，本发明主要于传统6T-SRAM以及4T-SRAM的架构下结合TMR结构等属于非易失性的磁性随机存储器(MRAM)。由于一般SRAM元件本身属于易失性的记忆单元，亦即当供给SRAM元件的电力消失之后所存储的数据也会同时抹除，本发明可藉由TMR结构的设置提供SRAM元件一额外的MRAM模式，使原本SRAM元件在断电时同样可达到存储信号的功能。

以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。