阅读说明：本技术 减少保持泄漏的sram (SRAM with reduced retention leakage ) 是由 A·库玛 M·A·阿拉姆 于 2020-04-09 设计创作，主要内容包括：本公开的实施例涉及减少保持泄漏的SRAM。存储器设备包括在虚拟电源和虚拟接地节点之间被供电的存储器阵列。伪存储器阵列在第一和第二节点之间被供电。虚拟电源发生电路根据第一控制电压在虚拟电源节点处生成虚拟电源电压。虚拟接地发生电路根据第二控制电压在虚拟接地节点处生成虚拟接地。耦合在第一节点和电源电压之间的第一控制电压发生电路随着跟踪存储器阵列的保持噪声容限(RNM)而生成第一控制电压,第一控制电压随着RNM的减小而下降。耦合在第二节点和接地之间的第二控制电压发生电路随着跟踪存储器阵列的RNM而生成第二控制电压,第二控制电压随着RNM的减小而上升。(Embodiments of the present disclosure relate to SRAM with reduced retention leakage. The memory device includes a memory array powered between a virtual power supply and a virtual ground node. The dummy memory array is powered between the first and second nodes. The virtual power supply generation circuit generates a virtual power supply voltage at a virtual power supply node in accordance with the first control voltage. The virtual ground generation circuit generates a virtual ground at a virtual ground node in accordance with the second control voltage. A first control voltage generation circuit coupled between the first node and a supply voltage generates a first control voltage as a Retention Noise Margin (RNM) of the memory array is tracked, the first control voltage falling as the RNM decreases. A second control voltage generation circuit coupled between a second node and ground generates a second control voltage as the RNM of the memory array is tracked, the second control voltage rising as the RNM decreases.)

减少保持泄漏的SRAM

相关申请的交叉引用

本申请要求于2019年4月10日提交的美国临时专利申请号62/831,916的优先权，其内容在法律允许的最大范围内通过引用整体并入本文。

技术领域

本公开涉及用于为存储器阵列供电的虚拟电源和/或虚拟接地电压生成的领域。

背景技术

静态随机存取存储器(SRAM)阵列由于其具有快速访问数据的能力而经常在电子产品中使用。为了减小SRAM阵列的管芯面积，用于SRAM存储器阵列的晶体管的尺寸一直在缩小。

图1中示出了一个示例SRAM单元19。可以看出，SRAM单元19包括在虚拟电源电压(虚拟VDD)节点和虚拟接地电压(虚拟GND)节点之间被供电的一对交叉耦合的CMOS反相器21和22。响应于字线信号WL的断言，CMOS反相器21和22通过NMOS晶体管MN3和MN4选择性地连接到位线BL和互补位线BLB。CMOS反相器21包括PMOS晶体管MP1，PMOS晶体管MP1的源极耦合到虚拟VDD，并且其漏极和栅极分别耦合到NMOS晶体管MN1的漏极和栅极。NMOS晶体管MN1的源极耦合到虚拟GND。CMOS反相器22包括PMOS晶体管MP2，PMOS晶体管MP2的源极耦合到虚拟VDD并且，其漏极和栅极分别耦合到NMOS晶体管MN2的漏极和栅极。NMOS晶体管MN2的源极耦合到虚拟VDD。注意，晶体管MP1和MN1的栅极耦合到晶体管MP2和MN2的漏极，而晶体管MP2和MN2的栅极耦合到晶体管MP1和MN1的漏极。

保持噪声容限(RNM)是在待机期间(在没有读取或写入操作的情况下)SRAM单元(例如，SRAM单元19)的稳定性的量度。RNM是SRAM单元19被供电的电源电压和接地电压的函数。如果RNM充分减小，则反相器21和22可能在没有写入操作的情况下改变状态，这意味着存储在其中的数据比特将丢失。这显然是不可取的。尽管已知一些用于增加RNM的技术，但对于某些用例，这种技术可能不足。因此，需要进一步开发用于增加RNM的电路。

发明内容

本文公开了一种存储器设备，该存储器设备包括：在电源电压节点和虚拟接地电压节点之间被供电的存储器阵列、以及在第一节点和第二节点之间被供电的伪存储器阵列。伪存储器阵列包括至少一些晶体管，该至少一些晶体管是存储器阵列的晶体管的复制品。虚拟接地发生电路被配置为根据控制电压在虚拟接地电压节点处生成虚拟接地电压。控制电压发生电路被耦合在第二节点与接地之间，并且被配置为随着跟踪存储器阵列的保持噪声容限(RNM)而生成控制电压，控制电压随着RNM的减小而上升。

控制电压发生电路可以包括耦合在第二节点和接地之间的多个二极管耦合的n沟道晶体管，其中控制电压在多个二极管耦合的n沟道晶体管之一的漏极处被生成。

虚拟接地发生电路可以包括第一分支，该第一分支包括耦合在虚拟接地电压节点和接地之间的至少一个二极管耦合的n沟道晶体管，虚拟接地电压在至少一个二极管耦合的n沟道晶体管的漏极处被生成。第二分支可以包括响应于控制电压而启用或禁用第二分支的n沟道晶体管，第二分支与第一分支并联耦合。

第二分支可以包括至少一个二极管耦合的n沟道晶体管，其被连接到启用或禁用第二分支的n沟道晶体管。

虚拟接地发生电路还可以包括使能n沟道晶体管，其响应于使能信号而将虚拟接地电压节点选择性地耦合到接地。

虚拟电源发生电路可以被配置为根据附加控制电压而在电源电压节点处生成虚拟电源电压。附加控制电压发生电路可以被耦合在第一节点和电源电压之间，并且被配置为随着跟踪存储器阵列的RNM而生成附加控制电压，附加控制电压随着RNM的减小而下降。

本文还公开了一种存储器设备，该存储器设备包括：在虚拟电源电压节点和虚拟接地电压节点之间被供电的存储器阵列、以及在第一节点和第二节点之间被供电的伪存储器阵列。伪存储器阵列包括至少一些晶体管，该至少一些晶体管是存储器阵列的晶体管的复制品。虚拟电源电压发生电路被配置为根据控制电压而在虚拟电源电压节点处生成虚拟电源电压。控制电压发生电路被耦合在第一节点和电源电压之间，并被配置为随着跟踪存储器阵列的保持噪声容限(RNM)而生成控制电压，控制电压随着RNM的减小而下降。

控制电压发生电路可以包括耦合在虚拟电源电压节点和电源电压之间的多个二极管耦合的p沟道晶体管，控制电压在多个二极管耦合的p沟道晶体管之一的漏极处被生成。

虚拟电源电压发生电路可以包括：具有至少一个二极管耦合的p沟道晶体管的第一分支，该至少一个二极管耦合的p沟道晶体管被耦合在虚拟电源电压节点和电源电压之间，虚拟电源电压在至少一个二极管耦合的p沟道晶体管的漏极处生成；以及具有p沟道晶体管的第二分支，该p沟道晶体管响应于控制电压而启用或禁用第二分支，第二分支与第一分支并联耦合。

第二分支还可以包括至少一个二极管耦合的p沟道晶体管，该至少一个二极管耦合的p沟道晶体管被连接到启用或禁用第二分支的p沟道晶体管。

虚拟电源电压发生电路还可以包括使能p沟道晶体管，该使能p沟道晶体管响应于使能信号而将虚拟电源电压节点选择性地耦合至电源电压。

本文还公开了方法方面。例如，方法包括：在虚拟电源电压和虚拟接地电压之间为存储器阵列供电；监视存储器阵列的保持噪声容限(RNM)；响应于RNM降至阈值RNM值以下而断言控制信号；以及响应于控制信号的断言，降低虚拟接地电压和/或升高虚拟电源电压。

另一方法包括：在电源电压和虚拟接地电压之间为存储器阵列供电；监视存储器阵列的保持噪声容限(RNM)；响应于RNM降至阈值RNM值以下而断言控制信号；以及响应于断言控制信号而降低虚拟接地电压。

附图说明

图1示出了SRAM存储器单元的示意性框图。

图2A是包含跟踪电路的存储器设备的框图，该跟踪电路生成用于虚拟VDD和虚拟GND发生电路的控制信号，该虚拟VDD和虚拟GND发生电路为存储器阵列供电。

图2B是包含跟踪电路的另一存储器设备的框图，该跟踪电路生成用于虚拟VDD和虚拟GND发生电路的控制信号，该虚拟VDD和虚拟GND发生电路为存储器阵列供电。

图3A是包含跟踪电路的存储器设备的示意性框图，该跟踪电路生成用于虚拟VDD和虚拟GND发生电路的控制信号，该虚拟VDD和虚拟GND发生电路为存储器阵列供电。

图3B是包含跟踪电路的存储器设备的示意性框图，该跟踪电路生成用于存储器阵列的虚拟GND发生电路的控制信号。

图3C是包含跟踪电路的存储器设备的示意性框图，该跟踪电路生成用于存储器阵列的虚拟VDD发生电路的控制信号。

图4A是图3A的存储器设备的第一实施例。

图4B是图4A的实施例的变型。

图5A是图3A的存储器设备的第二实施例。

图5B是图5A的实施例的变型。

图6A是图3A的存储器设备的第三实施例。

图6B是图6A的实施例的变型。

图7A是示出本公开的设备的轨到轨(rail to rail)电压和虚拟接地电压在不同温度下并且针对不同工艺角(process corner)的曲线图。

图7B是示出本公开的设备的控制电压和虚拟接地电压在不同温度下并且针对不同工艺角的曲线图。

图7C是示出本公开的设备的控制电压和虚拟接地电压在不同温度下并且针对不同工艺角的图表。

图8是示出本公开的设备的虚拟接地电压在不同温度下并且针对不同工艺角的曲线图。

图9是示出本公开的设备的控制信号电压在不同温度下并且针对不同工艺角的曲线图。

具体实施方式

以下公开内容使得本领域技术人员能够制造和使用本文公开的主题。在不脱离本公开的精神和范围的情况下，本文描述的一般原理可以应用于除以上详述的实施例和应用之外的实施例和应用。本公开不旨在限于所示出的实施例，而是应被赋予与本文公开或建议的原理和特征一致的最宽范围。

现在首先参考图2描述存储器设备10的框图。存储器设备10包括：连接在电源电压VDD和接地电压GND之间的存储器阵列30；以及也连接在VDD和GND之间的跟踪电路20。存储器阵列30包括存储器块的阵列，存储器块的阵列被布置在使用字母索引表示以指示在阵列内的位置的行和列中，使得第一行中的存储器块被标记为30aa...30na，而最后一行中的存储器块被标记为30am...30nm，并且使得第一列中的存储器块被标记为30aa...30am，且最后一列中的存储器块被标记为30na...30nm。如图2A所示，存储器阵列30的每个存储器块可以是共享公共***电路装置34的个体存储器单元。

应当理解，***电路装置34用于生成虚拟电源和虚拟接地电压Vvdd和Vgnd，以用于为其相应的存储器单元供电。为了减少通过存储器阵列30的泄漏电流和由此产生的功耗，期望虚拟电源电压Vvdd低于VDD，并且虚拟接地电压Vgnd高于GND。然而，随着所生成的虚拟电源电压Vvdd和虚拟接地电压Vgnd之间的差减小，存储器阵列30的保持噪声容限(RNM)减小。当所生成的虚拟电源电压Vvdd与虚拟接地电压Vgnd之间的差减小到阈值差值以下时，RNM中存在对应劣化，使得RNM可能足够低，以至于存储器阵列30的一个或多个存储器单元(例如，就PVT变化而言，诸如那些“最坏情况”的单元)在待机模式下可能发生数据丢失。因此，期望虚拟电源电压Vvdd低于VDD，但又不要太低以至于RNM劣化而引起数据丢失；同样，期望虚拟接地电压Vgnd高于GND，但又不要高到使得RNM严重劣化而导致数据丢失。由于RNM受操作条件的影响，因此将Vvdd和Vgnd设置为在任何预期的操作条件下都不会发生RNM劣化的电平意味着将Vvdd和Vgnd设置为最坏情况下的操作条件所需的电平，这意味着在非最坏情况下的操作条件期间存在过多的泄漏电流。这是不期望的。

为了避免这种情况并允许针对现有操作条件适当设置Vvdd和Vgnd，跟踪电路20用于跟踪VDD与GND之间(或虚拟电源电压Vvdd与虚拟接地电压Vgnd之间)的差，在这种情况下，到跟踪电路20的输入从节点Vvdd(而不是Vdd)和Vgnd(而不是GND)直接或间接地获取，并响应于差而生成控制信号Ctrl。控制信号Ctrl由***电路装置34接收，并且根据VDD与GND之间(或Vvdd与Vgnd之间)的差，跟踪电路20可以指示***电路装置34升高虚拟电源电压Vvdd和/或降低虚拟接地电压Vgnd来增大其之间的差并重新建立安全的RNM。

在某些情况下，如图2B所示，每个存储器块30’本身可以是存储器单元的子阵列，每个子阵列的存储器单元共享特定于该子阵列的公共***电路。图2B中的***电路34’如上所述地操作，并且各自接收控制信号Ctrl，根据控制信号Ctrl生成Vvdd和/或Vgnd。

现在参考图3A进行描述，图3A是包含跟踪电路60的存储器设备50的示意性框图，跟踪电路60生成用于虚拟电源电压Vvdd和虚拟接地Vgnd发生电路70和75的控制信号，虚拟电源电压Vvdd和虚拟接地Vgnd发生电路70和75为存储器阵列(例如，SRAM核)71供电。

虚拟电源发生电路70包括耦合在节点N3和VDD之间的第一分支72a和第二分支72b，其中使能晶体管ET1根据使能信号En1将节点N3选择性地直接连接至VDD(因此将Vvdd绑定至VDD)。虚拟接地发生电路75包括耦合在节点N4和GND之间的第一分支73a和第二分支73b，其中使能晶体管ET2根据使能信号En2将节点N4选择性地直接连接到接地GND(因此将Vgnd绑定到GND)。

跟踪电路60包括耦合在节点N1和N2之间的伪列61，伪列61包含存储器阵列71中的一些存储器的复制晶体管和复制存储器单元，使得影响存储器阵列71的相同PVT变化类似地影响伪列61。跟踪电路60还包括耦合在节点N1和VDD之间的收缩(constriction)电路62以及耦合在节点N2和GND之间的收缩电路63。

在存储器设备50的操作中，GND与VDD之间(或虚拟电源Vvdd与虚拟接地Vgnd之间)的差可能在不同的工艺角处下降，并且如所说明的，如果该差充分下降，则存储器阵列71内针对该工艺角的最坏情况的晶体管可能切换，从而导致包含其的存储器单元丢失数据。因此，收缩电路62和63被设计为使得控制信号Ctrl1随着Vvdd的下降而下降，并且下降的速率足以在Vvdd和Vgnd之间的差减小到足以由于低的RNM导致潜在数据丢失之前启用虚拟电源发生电路70的第一分支72a，并且使得控制信号Ctrl2随着Vgnd的上升而上升，并且上升的速率足以在Vvdd和Vgnd之间的差减小到足以导致潜在的数据丢失之前启用虚拟接地发生电路75的第一分支73a。第一分支72a的启用使得第一分支72a与第二分支72b并联，其结果是VDD与Vvdd之间的电压降下降，因此Vvdd上升；同样，第一分支73a的启用使得第一分支73a与第二分支73b并联，其结果是GND与Vgnd之间的电压降下降，因此Vgnd下降；总体上，这增加了Vvdd和Vgnd之间的差，从而将RNM上升到安全电平，并且由于如所解释的，第一分支72a和73a在RNM降低到足以导致潜在的数据丢失之前被接通，所以防止了数据丢失。

应当理解，由于目标是增大工艺角处的Vvdd和Vgnd之间的差，因此在某些应用中既不需要虚拟电源电压发生电路70，也不需要虚拟接地电压发生电路75，并且可以使用其中仅存在虚拟电源电压发生电路70和虚拟接地电压发生电路75中的一个的设计。因此，图3B示出了一种设计，其中图3A的虚拟电源电压发生电路70的设计不存在并且可以假设存储器阵列71直接绑定到VDD或从已知的虚拟电源电压发生电路接收虚拟电源电压。同样，在图3C中示出了一种设计，其中图3A的虚拟接地发生电路75的设计不存在，并且可以假设存储器阵列71或者直接绑定到GND，或者从已知的虚拟接地发生电路接收虚拟接地电压。

现在参考图4A进行描述，图4A是包含跟踪电路60的存储器设备50a的示意性框图，跟踪电路60为虚拟电源电压Vvdd和虚拟接地Vgnd发生电路70和75生成控制信号，虚拟电源电压Vvdd和虚拟接地Vgnd发生电路70和75为存储器阵列(例如，SRAM核)71供电。

跟踪电路60包括耦合在节点N1和N2之间的伪列61，伪列61包含存储器阵列71中的一些存储器的复制晶体管和复制存储器单元，使得影响存储器阵列71的相同PVT变化类似地影响伪列61。跟踪电路60还包括耦合在节点N1和VDD之间的收缩电路62以及耦合在节点N2和GND之间的收缩电路63。

收缩电路62包括串联连接在节点N1和VDD之间的二极管耦合的p沟道晶体管T1-T4，而收缩电路63包括串联连接在节点N2和GND之间的二极管耦合的n沟道晶体管M1-M4。在节点N1处产生控制信号Ctrl1，并且在节点N2处产生控制信号Ctrl2。

虚拟电源电压Vvdd发生电路70包括：第一分支72a和第二分支72b，其被耦合在VDD和节点N3之间并共同用于在节点N3处生成虚拟电源电压Vvdd；以及使能晶体管ET1，其选择性地旁路第一和第二分支72a和72b以将Vvdd直接绑定到VDD。

特别地，第一分支72a包括：连接到节点N3的二极管耦合的p沟道晶体管T5、以及连接在p沟道晶体管T5和VDD之间的p沟道晶体管T6。P沟道晶体管T6的漏极连接到二极管耦合的P沟道晶体管T5的源极，P沟道晶体管T6的源极连接到VDD，并且P沟道晶体管T6的栅极连接到节点N1，以被控制信号Ctrl1偏置。第二分支72b包括在节点N3和VDD之间串联连接的二极管耦合的p沟道晶体管T7和T8。使能晶体管ET1是p沟道晶体管，其漏极连接至节点N3，其源极连接至VDD并且其栅极由使能信号En1控制。

虚拟接地电压Vgnd发生电路75包括：第一分支73a和第二分支73b，其被耦合在GND和节点N4之间并共同用于在节点N4处生成虚拟接地电压Vgnd；以及使能晶体管ET2，其选择性地旁路第一和第二分支73a和73b以将Vgnd直接绑定到GND。

特别地，第一分支73a包括：连接到节点N5的二极管耦合的n沟道晶体管M5；以及连接在n沟道晶体管M5和GND之间的n沟道晶体管M6。N沟道晶体管M6的漏极连接到二极管耦合的n沟道晶体管M5的源极，其源极连接到GND，并且其栅极连接到节点N2，以被控制信号Ctrl2偏置。第二分支72b包括在节点N4和GND之间串联连接的二极管耦合的n沟道晶体管M7和M8。使能晶体管ET2是n沟道晶体管，其漏极连接到节点N4，其源极连接到GND，并且其栅极由使能信号En2控制。

在存储器设备50a的操作中，虚拟电源Vvdd和虚拟接地Vgnd之间的差可能在不同的工艺角处下降，并且如所解释的，如果该差充分下降，则存储器阵列71内针对该工艺角的状况越差的晶体管可能切换，从而导致包含其的存储器单元丢失数据。因此，收缩电路62和63中的二极管耦合的晶体管的数目被设置为使得控制信号Ctrl1随着Vvdd的下降而下降，并且下降的速率足以在Vvdd和Vgnd之间的差减小到足以由于低RNM而导致潜在的数据丢失之前导通p沟道晶体管T6，并且使得控制信号Ctrl2随着Vgnd的上升而上升，并且上升的速率足以在Vvdd和Vgnd之间的差减小到足以导致潜在的数据丢失之前导通n沟道晶体管M6。p沟道晶体管T6的导通使得第一分支72a与第二分支72b并联，其结果是VDD与Vvdd之间的电压降下降，因此Vvdd上升；同样，n沟道晶体管M6的导通将第一分支73a与第二分支73b并联连接，其结果是GND与Vgnd之间的电压降下降，因此Vgnd下降；总体上，这增加了Vvdd和Vgnd之间的差，从而将RNM上升到安全电平，并且由于如前所述，p沟道晶体管T6和n沟道晶体管M6在RNM降低到足以导致潜在的数据丢失之前导通，因此防止了数据丢失。

应当理解，分支72a、72b和73a、73b可以各自包含任意数目的二极管耦合的晶体管来实现Vvdd的上升或Vgnd的降低的期望电平。

应理解，不必存在收缩电路62和虚拟电源电压发生电路70，节点N1(并且因此的跟踪伪列61)可以直接耦合到VDD，并且节点N3(并且因此的SRAM核71)可以直接耦合到VDD。这在图4B中示出。

在存储器设备50b的操作中，电源电压VDD和虚拟接地Vgnd之间的差可以在不同的工艺角处下降，并且如所解释的，如果该差充分下降，则存储器阵列71内针对该工艺角的状况越差的晶体管可能切换，从而导致将其包含的存储器单元丢失数据。因此，收缩电路63中的二极管耦合的晶体管的数目被设置为使得控制信号Ctrl2随着Vgnd的上升而上升，并且上升的速率足以使得在VDD和Vgnd之间的差减小至足以导致潜在的数据丢失之前导通n沟道晶体管M6。n沟道晶体管M6的导通使得第一分支73a与第二分支73b并联连接，其结果是GND与Vgnd之间的电压降下降，因此Vgnd下降。这增加了VDD和Vgnd之间的差，从而将RNM上升到安全电平，并且由于如所解释的，n沟道晶体管M6在RNM降低到足以导致潜在的数据丢失之前导通，所以防止了数据丢失。

图5A中示出了具有较少二极管耦合的晶体管的实施例。现在参考图5A进行描述，图5A是包含跟踪电路60的存储器设备50a’的示意性框图，跟踪电路60为虚拟电源电压Vvdd和虚拟接地Vgnd发生电路70’和75’生成控制信号，虚拟电源电压Vvdd和虚拟接地Vgnd发生电路70’和75’为存储器阵列(例如，SRAM核)71供电。

跟踪电路60包括耦合在节点N1和N2之间的伪列61，伪列61包含存储器阵列71中的一些存储器的复制晶体管和复制存储器单元，使得影响存储器阵列71的相同PVT变化类似地影响伪列61。跟踪电路60还包括耦合在节点N1和VDD之间的收缩电路62以及耦合在节点N2和GND之间的收缩电路63。

收缩电路62包括在节点N1和VDD之间串联连接的二极管耦合的p沟道晶体管T1-T4，而收缩电路63包括在节点N2和GND之间串联连接的二极管耦合的n沟道晶体管M1-M4。控制信号Ctrl1在节点N1处产生，并且控制信号Ctrl2在节点N2处产生。

虚拟电源电压Vvdd发生电路70’包括：第一分支72a’和第二分支72b’，其被耦合在VDD和节点N3之间并共同用于在节点N3处生成虚拟电源电压Vvdd；以及使能晶体管ET1，其选择性地旁路第一和第二分支72a’和72b’，以将Vvdd直接绑定到VDD。

特别地，第一分支72a’包括连接在节点N3和VDD之间的p沟道晶体管T6，并且p沟道晶体管T6的栅极连接到节点N1，以被控制信号Ctrl1偏置。第二分支72b’包括连接在节点N3和VDD之间的二极管耦合的p沟道晶体管T7。使能晶体管ET1是p沟道晶体管，其漏极连接至节点N3，其源极连接至VDD，并且其栅极由使能信号En1控制。

虚拟接地电压Vgnd发生电路75’包括：第一分支73a’和第二分支73b’，其被耦合在GND和节点N4之间并共同用于在节点N4处生成虚拟接地电压Vgnd；以及使能晶体管ET2，其选择性地旁路第一和第二分支73a’和73b’，以将Vgnd直接绑定到GND。

特别地，第一分支73a’包括n沟道晶体管M6，该n沟道晶体管M6被连接在节点N4和GND之间，并且其栅极连接到节点N2以被控制信号Ctrl2偏置。第二分支72b’包括连接在节点N4和GND之间的二极管耦合的n沟道晶体管M7。使能晶体管ET2是其漏极连接到节点N4、其源极连接到GND并且其栅极由使能信号En2控制的n沟道晶体管。

在存储器设备50a’的操作中，虚拟电源Vvdd和虚拟接地Vgnd之间的差可能在不同的工艺角处下降，并且如所解释的，如果该差充分下降，则存储器阵列71内针对该工艺角的状况较差的晶体管可能切换，从而导致包含其的存储器单元丢失数据。因此，收缩电路62和63中的二极管耦合的晶体管的数目被设置为使得控制信号Ctrl1随着Vvdd的下降而下降，并且下降的速率足以在Vvdd和Vgnd之间的差减小到足以由于低RNM而导致潜在的数据丢失之前导通p沟道晶体管T6；并且使得控制信号Ctrl2随着Vgnd的上升而上升，并且上升的速率足以在Vvdd和Vgnd之间的差减小到足以导致潜在的数据丢失之前导通n沟道晶体管M6。p沟道晶体管T6的导通使得第一分支72a’与第二分支72b’并联连接，其结果是由于p沟道晶体管T7被有效地短路，意味着节点N3短接到VDD，所以VDD与Vvdd之间的电压降下降，因此Vvdd上升；同样，n沟道晶体管M6的导通将第一分支73a’与第二分支73b’并联连接，结果是因为n沟道晶体管M7被有效地短路，意味着节点N4被短接至GND，所以GND和Vgnd之间的电压降下降，因此Vgnd下降；总体上，这增加了Vvdd和Vgnd之间的差(通过将Vvdd绑定到VDD并将Vgnd绑定到GND)，从而将RNM上升到安全电平，并且由于如上所述，p沟道晶体管T6和n沟道晶体管M6在RNM降低得足以导致潜在的数据丢失之前导通，所以防止了数据丢失。

应当理解，虚拟电源电压发生器70和虚拟接地发生器75可以具有带有附加控制的附加分支，以提供虚拟电源Vvdd上升和虚拟接地Vgnd降低的多个不同可选电平。

应理解，不必存在收缩电路62，节点N1(并且因此的跟踪伪列61)可以直接耦合到VDD。还应理解，虚拟电源电压发生电路70可以包括单个二极管耦合的晶体管T7和使能晶体管ET1，并且不需要包含根据Ctrl1来控制的任何晶体管。这在图5B中示出。

在存储器设备50b’的操作中，虚拟电源Vvdd和虚拟接地Vgnd之间的差可能在不同的工艺角处下降，并且如所解释的，如果该差充分下降，则存储器阵列71内针对该工艺角的状况较差的晶体管可能切换，从而导致包含其的存储器单元丢失数据。因此，收缩电路63中的二极管耦合的晶体管的数目被设置为使得控制信号Ctrl2随着Vgnd的上升而上升，并且上升的速率足以在Vvdd与Vgnd之间的差减小到足以导致潜在的数据丢失之前将n沟道晶体管M6导通。n沟道晶体管M6的导通将第一分支73a’与第二分支73b’并联连接，结果是由于n沟道晶体管M7被有效地短路，意味着节点N4被短接到GND，因此GND与Vgnd之间的电压降下降，因此Vgnd下降。这增加了Vvdd和Vgnd之间的差(通过将Vgnd绑定到GND)，从而将RNM上升到安全电平，并且由于如上所述，n沟道晶体管M6在RNM降低到足以导致潜在的数据丢失之前导通，因此防止了数据丢失。

在图6A中示出了在虚拟电源电压发生器70和虚拟接地发生器75中具有附加分支72c和73c的实施例。现在参考图6A进行描述，图6A是存储器设备50a”的示意性框图，存储器设备50”包含跟踪电路60，跟踪电路60为虚拟电源电压Vvdd和虚拟接地Vgnd发生电路70”和75”生成控制信号，虚拟电源电压Vvdd和虚拟接地Vgnd发生电路70”和75”为存储器阵列(例如，SRAM核)71供电。

跟踪电路60包括耦合在节点N1和N2之间的伪列61，伪列61包含存储器阵列71中的一些存储器的复制晶体管和复制存储器单元，使得影响存储器阵列71的相同PVT变化类似地影响伪列61。跟踪电路60还包括：耦合在节点N1和VDD之间的收缩电路62；以及耦合在节点N2和GND之间的收缩电路63。

收缩电路62包括在节点N1和VDD之间串联连接的二极管耦合的p沟道晶体管T1-T4，而收缩电路63包括在节点N2和GND之间串联连接的二极管耦合的n沟道晶体管M1-M4。控制信号Ctrl1在节点N1处产生，并且控制信号Ctrl2在节点N2处产生。

虚拟电源电压Vvdd发生电路70”包括：第一分支72a”、第二分支72b”和第三分支72c”，其被耦合在VDD和节点N3之间并共同用于在节点N3处生成虚拟电源电压Vvdd；以及使能晶体管ET1，其选择性地旁路第一、第二和第三分支72a”、72b”和72c”以将Vvdd直接绑定到VDD。

特别地，第一分支72a”包括：连接至节点N3的二极管耦合的p沟道晶体管T5；以及p沟道晶体管T6，p沟道晶体管T6的漏极连接至p沟道晶体管T5的源极，其源极连接至p沟道晶体管T9的漏极，并且其栅极连接到节点N1，以被控制信号Ctrl1偏置。p沟道晶体管T9的源极连接到VDD，并且其栅极被LVB信号(其是LV信号的补码)偏置。

第二分支72b”包括串联连接的二极管耦合的p沟道晶体管T7和T8，其中二极管耦合的p沟道晶体管T7连接到节点N3。第二分支72b”还包括p沟道晶体管T10，p沟道晶体管T10的漏极连接到p沟道晶体管T8的源极，其源极连接到VDD，并且其栅极被LVB信号偏置。

第三分支72c”包括串联连接的二极管耦合的p沟道晶体管T11-T13，其中二极管耦合的p沟道晶体管T11连接到节点N3。第三分支72c”还包括p沟道晶体管T14，p沟道晶体管T14的漏极连接到p沟道晶体管T13的源极，其源极连接到VDD，并且其栅极被LV信号偏置。

虚拟接地电压发生电路75”包括：第一分支73a”、第二分支73b”和第三分支73c”，其被耦合在GND与节点N4之间并共同用于在节点N4处生成虚拟接地电压Vgnd；以及使能晶体管ET2，其选择性地旁路第一、第二和第三分支73a”、73b”和73c”以将Vgnd直接绑定到GND。

特别地，第一分支73a”包括：连接到节点N4的二极管耦合的n沟道晶体管M5；以及n沟道晶体管M6，n沟道晶体管M6的漏极连接到n沟道晶体管M5的源极，其源极连接到n沟道晶体管M9的漏极，并且其栅极连接到节点N2，以被控制信号Ctrl2偏置。n沟道晶体管M9的源极连接到GND，并且其栅极被LV信号偏置。

第二分支73b”包括串联连接的二极管耦合的n沟道晶体管M7和M8，其中二极管耦合的n沟道晶体管M7连接到节点N4。第二分支73b”还包括n沟道晶体管M10，n沟道晶体管M10的漏极连接到n沟道晶体管M8的源极，其源极连接到GND，并且其栅极被LV信号偏置。

第三分支73c”包括串联连接的二极管耦合的n沟道晶体管M11-M13，其中二极管耦合的n沟道晶体管M11连接到节点N4。第三分支73c”还包括n沟道晶体管M14，n沟道晶体管M14的漏极连接到n沟道晶体管M13的源极，其源极连接到GND，并且其栅极被LVB信号偏置。

在存储器设备50a”的操作中，虚拟电源Vvdd和虚拟接地Vgnd之间的差可能在不同的工艺角处下降，并且如所解释的，如果该差充分下降，则存储器阵列71内针对该工艺角的状况较差的晶体管可能切换，从而导致包含其的存储器单元丢失数据。因此，收缩电路62和63中的二极管耦合的晶体管的数目被设置为使得控制信号Ctrl1随着Vvdd的下降而下降，并且下降的速率足以在Vvdd和Vgnd之间的差减小到足以由于低RNM而导致潜在的数据丢失之前导通p沟道晶体管T6，并且使得控制信号Ctrl2随着Vgnd的上升而上升，并且上升的速率足以在Vvdd和Vgnd之间的差减小到足以导致潜在的数据丢失之前导通n沟道晶体管M6。p沟道晶体管T6的导通将第一分支72a”与第二分支72b”并联连接，结果是如果LVB信号为导通p沟道晶体管T9的低电平，则VDD和Vvdd之间的电压降下降，因此Vvdd上升；同样地，n沟道晶体管M6的导通将第一分支73a”与第二分支73b”并联连接，其结果是如果LV沟道为导通n沟道晶体管M9的高电平，则GND与Vgnd之间的电压降下降，因此Vgnd下降；总体上，这增加了Vvdd和Vgnd之间的差，从而将RNM上升到安全电平，并且由于如前所述，p沟道晶体管T6和n沟道晶体管M6在RNM降低到足以导致潜在的数据丢失之前导通，因此防止了数据丢失。

这里注意，当LV为低时，第三分支72c”被启用，从而允许对Vvdd的进一步控制。当LV为低且LVB为高时，第一和第二分支72a”、72b”被禁用，而第三分支72c”被启用。同样，当LV为低时，第一和第二分支73a”和73b”被禁用，而第三分支73c”被启用。因此，当LV为低时，Vvdd电压固定为低于VDD的三个二极管阈值，而Vgnd电压固定为高于GND的三个二极管阈值。当LV为高而LVB为低时，第一和第二分支72a”、72b”被启用，而第三分支72c”被禁用。同样，当LV为高时，第一和第二分支73a”、73b”被启用，而第三分支73c”被禁用。因此，当LV高时，Vvdd电压固定在低于VDD的两个二极管阈值处，但是可以通过Ctrl1启用晶体管T6，以将Vvdd降低到低于VDD的一个二极管阈值。同样，当LV为高时，Vgnd电压固定在高于GND的两个二极管阈值处，但是可以通过Ctrl2启用晶体管M6，以将Vgnd减小到高于Gnd的一个二极管阈值。

应理解，不必存在收缩电路62和虚拟电源电压发生电路70，节点N1(并且因此的跟踪伪列61)可以直接耦合到VDD，并且节点N3(并且因此的SRAM核71)可以直接耦合到VDD。这在图6B中示出。

在存储器设备50b”的操作中，电源电压VDD和虚拟接地Vgnd之间的差可能在不同的工艺角处下降，并且如所解释的，如果该差充分下降，则存储器阵列71内针对该工艺角的状况较差的晶体管可能切换，从而导致包含其的存储器单元丢失数据。因此，收缩电路63中的二极管耦合的晶体管的数目被设置为使得控制信号Ctrl2随着Vgnd的上升而上升，并且上升的速率足以在VDD和Vgnd之间的差减小至足以导致潜在的数据丢失之前将n沟道晶体管M6导通。n沟道晶体管M6的导通将第一分支73a”与第二分支73b”并联连接，结果是，如果LV电压为将n沟道晶体管M9导通的高电平，则GND与Vgnd之间的电压降下降，因此Vgnd下降；总体上，这增加了VDD和Vgnd之间的差，从而将RNM上升到安全电平，并且由于如所解释的，在RNM降低到足以导致潜在的数据丢失之前，n沟道晶体管M6被导通，因此防止了数据丢失。

注意，这里第三分支73c”在LV为低时被启用，从而允许对Vgnd进行进一步控制。当LV为低时，LVB为高，第一和第二分支73a”和73b”被禁用，而第三分支73c”被启用，从而允许仅使用第三分支73c”的晶体管来设置Vgnd。同样，当LV为高时，LVB为低，第一和第二分支73a”和73b”被启用，而第三分支73c”被禁用，从而允许仅使用第一和第二分支73a”和73b”的晶体管来设置Vgnd。更详细地，当LV为低时，Vgnd固定在高于GND的三个二极管阈值处；当LV为高时，Vgnd固定在高于GND的两个二极管阈值处，但是可以通过Ctrl2来启用n沟道晶体管M6，以将Vgnd减小到高于GND的一个二极管阈值。

注意，尽管上面的收缩电路62被示出为p沟道晶体管的堆叠，并且收缩电路63被示出为n沟道晶体管的堆叠，但是这些收缩电路中的每一个可以替代地是p沟道晶体管和n沟道晶体管的组合。

附加地，应当注意，由存储器设备50a-50b、50a’-50b’和50a”-50b”提供的优点是当SRAM 71与逻辑设备之间的处理中心失配时(最终比SRAM慢)。由控制信号Ctrl2跟踪提供的增加的RNM降低了虚拟接地，有助于在这种失配情况下恢复稳定性。

由存储器设备50a-50b、50a’-50b’和50a”-50b”提供的鲁棒性能可以在图7A至图7B的曲线图中看到。在此，针对不同工艺角处的不同操作温度，可以看到轨到轨电压(Vvdd和Vgnd或VDD和GND之间的差)和由虚拟接地发生电路75产生的Vgnd。

在慢快工艺角中，待机中的存储器阵列30的单元的稳定性处于最低。因此，在图7A中，注意对于在125℃的操作温度下的慢快工艺角，现有技术的设计将具有稍微超过0.4V的轨到轨电压，而对于存储器设备50a-50b、50a’-50b’和50a”-50b”，轨到轨电压最终接近0.6V。同样，对于在125℃下的慢快工艺角，现有技术设计产生的Vgnd将为1.1V，而对于存储器设备50a-50b、50a’-50b’和50a”-50b”，所产生的Vgnd将为0.9V。类似地，在图7B中，注意对于在125℃的操作温度下的慢快工艺角，现有技术的设计将具有大约0.225V的Vgnd，但是对于存储器设备50a-50b、50a’-50b’和50a”-50b”，第二控制电压Ctrl2增大至高于0.4V，导致Vgnd下降至低于0.2V，从而增强RNM。

由于在低温下的泄漏电流很低，因此降低Vgnd的缺点很小，因此，例如，在操作温度为-40℃的慢快工艺角处，与现有技术的略高于0.5V相比，图7A中的轨到轨电压上升至超过0.6V。同样，请注意，这里现有技术的设计的Vgnd将略高于0.2V，但是如图7B所示，用于存储器设备50a-50b、50a’-50a’和50a”-50a”的设计的Vgnd下降至低于0.2V。

从图7B可以注意到，对于较少关注的低RNM的工艺角，实际上将存储器设备50a-50b、50a’-50a’和50a”-50a”的设计的Vgnd上升到高于现有技术来减少泄漏电流，从而降低功耗。

如图7C所示的是示出来自现有技术设计的控制信号Ctrl2、虚拟接地Vgnd和Vgnd之间的比较针对不同温度和不同工艺角的图表。例如，对于-40℃的操作温度，在慢快工艺角处，现有技术设计的虚拟接地将约为0.21V，而对于本文所述的设计，虚拟接地则约为0.19V。

在图8中包含示出了由存储器设备50a-50b、50a’-50b’和50a”-50b”随时间针对不同的工艺角产生的虚拟接地电压Vgnd的另一曲线图。这里，请注意，顶部图示出了在125℃时，不同工艺角的Vgnd，而顶部图示出了-40℃时不同工艺角的Vgnd。首先参考顶部的图，可以看出：对于慢快角，Vgnd稳定在196.68mV左右。对于快-慢角，Vgnd稳定在约185.02mV；对于快-快角，Vgnd稳定在约228.60mV；对于慢-慢角，Vgnd稳定在约222.72mV；并且对于典型-典型角，Vgnd稳定在约185.02mV。对于底部的图，可以看到：对于慢快角，Vgnd稳定在约185.65mV；对于快-慢角，Vgnd稳定在约183.13V；对于快-快角，Vgnd稳定在约158.02mV；并且对于典型-典型角，Vgnd稳定在约161.51mV。

图9中包含示出了由存储器设备50a-50b、50a’-50b’和50a”-50b”随时间针对不同工艺角产生的控制信号Ctrl2的另一曲线图。这里，注意，顶部的图示出了在125℃时不同工艺角的Ctrl2，而顶部图示出了-40℃时不同工艺角的Ctrl2。首先参考顶部的图，可以看到：对于慢快角，Ctrl2稳定在约412.58mV；对于快-慢角，Ctrl2稳定在约180.57mV；对于快-快角，Ctrl2稳定在约199.47mV；对于慢-慢角，Ctrl2稳定在约180.57mV；对于典型-典型角，Ctrl2稳定在约190.07mV。对于底部图，可以看到：对于慢快角，Ctrl2稳定在约364.15mV；对于快-慢角，Ctrl2稳定在约183.41mV；对于快-快角，Ctrl2稳定在约254.17mV；并且对于典型-典型角，Ctrl2稳定在约267.27mV。

尽管已关于有限数目的实施例描述了本公开，但是受益于本公开的本领域技术人员将理解，可以设想不脱离如本文所公开的本公开的范围的其他实施例。因此，本公开的范围应仅由所附权利要求书限制。