阅读说明：本技术 金属栅的制造方法 (Method for manufacturing metal grid ) 是由 陈小强 李镇全 于 2019-09-30 设计创作，主要内容包括：本发明公开了一种金属栅的制造方法,包括步骤：步骤一、采用伪多晶硅栅的工艺方法完成金属栅之前的工艺；步骤二、去除伪多晶硅栅并形成沟槽；步骤三、形成PMOS的第一功函数层；步骤四、形成第一有机覆盖物层；步骤五、对第一有机覆盖物层进行全面刻蚀使第一有机覆盖物层的顶部表面低于沟槽的顶部表面；步骤六、进行刻蚀去除位于第一有机覆盖物层顶部的沟槽侧面和沟槽外的第一功函数层；步骤七、将NMOS形成区域的第一功函数层都去除；步骤八、形成NMOS的第二功函数层；步骤九、形成铝层；步骤十、进行化学机械研磨。本发明能降低金属栅填充的缺陷,提高器件的可靠性。(The invention discloses a manufacturing method of a metal gate, which comprises the following steps: step one, adopting a process method of a pseudo polysilicon gate to finish the process before a metal gate; removing the pseudo polysilicon gate and forming a groove; step three, forming a first work function layer of the PMOS; step four, forming a first organic covering layer; fifthly, comprehensively etching the first organic covering layer to enable the top surface of the first organic covering layer to be lower than the top surface of the groove; sixthly, etching to remove the side face of the groove positioned on the top of the first organic covering layer and the first work function layer outside the groove; removing the first work function layer of the NMOS forming area; step eight, forming a second work function layer of the NMOS; step nine, forming an aluminum layer; and step ten, carrying out chemical mechanical polishing. The invention can reduce the defect of metal gate filling and improve the reliability of the device.)

金属栅的制造方法

技术领域

本发明涉及一种半导体集成电路制造方法，特别涉及一种金属栅(MG)的制造方法。

背景技术

HKMG工艺中需要同时形成高介电常数(HK)的栅介质层以及形成金属栅，在现有HKMG先进逻辑芯片工艺中，随着技术节点的不断缩小，栅极宽度也不断减小。在HKMG工艺，通常会采用伪多晶硅栅(dummy poly gate)，首先去除(remove)伪多晶硅栅，然后沉积不同种类的功函数薄膜和金属栅。由于栅极宽度小，在dummy poly gate remove后的栅极内宽度窄，功函数薄膜沉积后栅极内宽度更加窄小。窄小的栅极内部宽度，将会影响金属栅极的沉积，造成金属栅极材料不能完全填充，出现孔洞。金属栅的孔洞将影响器件的电学性能和可靠性，从而严重芯片的实际应用。现结合附图说明如下：如图1A至图1H所示，是现有金属栅的制造方法各步骤中的器件结构图；现有金属栅的制造方法包括如下步骤：

步骤一、如图1A所示，采用伪多晶硅栅的工艺方法在半导体衬底1上完成金属栅之前的工艺，所述半导体衬底1上形成有NMOS和PMOS。

通常，所述NMOS和所述PMOS的工艺的技术节点为28nm以下。

所述半导体衬底1为硅衬底。所述伪多晶硅栅的底部形成有高介电常数层4。在所述高介电常数层4和所述半导体衬底1之间还具有界面层；由包括了所述高介电常数层4的所述栅介质层和后续形成的金属栅叠加形成HKMG，HKMG表示栅极结构包括了HK和MG的叠加结构，在28nm以下的工艺节点中常采用到HKMG技术。

通常，所述半导体衬底1中形成有场氧化层2，由所述场氧化层2隔离出有源区。所述有源区包括核心(core)区域对应的有源区和核心区域外的输出输出(IO)区域的有源区。

所述IO区域的所述有源区中的所述伪多晶硅栅的尺寸大于所述core区域中的所述有源区中的所述伪多晶硅栅的尺寸。

各所述伪多晶硅栅对应的组件包括核心组件和核心区域外组件，所述核心区域外组件为输入输出组件。

所述组件为场效应晶体管。所述组件包括n型场效应晶体管(nFET)即NMOS和p型场效应晶体管(pFET)即PMOS。

图1A中的显示了核心nFET101、核心pFET102，输入输出nFET103，输入输出pFET104。

在后金属栅极工艺中，通常利用先形成的所述伪多晶硅栅来形成各所述组件的结构，包括：

在各所述伪多晶硅栅的侧面形成侧墙5，所述侧墙5的材料包括氮化层。

所述侧墙5形成之后还包括进行组件增强工艺；完成所述组件增强工艺之后还包括在所述栅极两侧的所述半导体衬底1表面形成组件的源区和漏区的步骤。

对于PMOS，所述组件增强工艺为锗硅工艺。所述组件增强工艺在所述PMOS的源区或漏区形成锗硅层3。

之后，形成由氮化层组成的接触孔刻蚀停止层(CESL)6，所述接触孔刻蚀停止层6覆盖在所述伪多晶硅栅的顶部表面、所述侧墙5的侧面以及所述伪多晶硅栅之间的所述半导体衬底1表面。

之后，形成由氧化层组成的层间膜7，所述层间膜7将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部。图1A中的所述层间膜7为第零层层间膜；之后还包括采用平坦化工艺将所述伪多晶硅栅顶部的所述接触孔刻蚀停止层6和所述层间膜7去除以及使所述伪多晶硅栅外的所述接触孔刻蚀停止层6和所述层间膜7的表面和所述伪多晶硅栅的表面相平。

步骤二、如图1A所示，去除所述伪多晶硅栅并在去除了所述伪多晶硅栅的区域形成沟槽，所述沟槽为金属栅的填充区域。

步骤三、如图1A所示，在所述半导体衬底1的正面形成PMOS的第一功函数层8，所述第一功函数层8覆盖在各所述沟槽的侧面和底部表面并延伸到所述沟槽外。

通常，在形成所述第一功函数层8之前还包括在所述半导体衬底1的正面形成底部阻障层(BBM)11的步骤，所述第一功函数层8形成于所述底部阻障层11的表面。

所述第一功函数层8的材料为TiN。

所述底部阻障层11的材料为TaN。

步骤四、如图1E所示，采用光刻定义加刻蚀工艺将所述NMOS形成区域的所述沟槽中剩余的所述第一功函数层8都去除。

步骤四包括如下分步骤：

步骤41、如图1B所示，在所述半导体衬底1的正面形成有机覆盖物层201，所述有机覆盖物层201将各所述沟槽完全填充并延伸到各所述沟槽外。

所述有机覆盖物层201的材料包括DUO。

步骤42、如图1B所示，采用光刻工艺形成光刻胶图形202将所述NMOS的形成区域打开；如图1C所示，将打开区域的所述有机覆盖物层201都去除，所述PMOS的形成区域中保留有所述有机覆盖物层201。之后，去除光刻胶图形202。

步骤43、如图1D所示，采用刻蚀工艺将所述NMOS的形成区域中的所述第一功函数层8都去除。

步骤44、如图1E所示，去除所述有机覆盖物层201。

步骤五、如图1F所示，在所述半导体衬底1的正面形成所述NMOS的第二功函数层9，所述第二功函数层9覆盖在各所述沟槽的侧面和底部表面并延伸到所述沟槽外。

所述第二功函数层9的材料为TiAl。

在形成所述第二功函数层9之后以及后续步骤六形成铝层10之前，还包括在所述半导体衬底1的正面形成顶部阻障层的步骤，所述顶部阻障层形成于所述第二功函数层9的表面，所述铝层10形成于所述顶部阻障层的表面。

所述顶部阻障层为TiN或者为TiN和Ti的叠加层。

步骤六、如图1G所示，在所述半导体衬底1的正面形成铝层10，所述铝层10将各所述沟槽完全填充并延伸到所述沟槽外。由图1G可知，由于核心pFET102的所述伪多晶硅栅的宽度本来就较窄，去除所述伪多晶硅栅后形成的沟槽的宽度较窄，在所述沟槽中叠加所述第一功函数层8和所述第二功函数层9之后，所述沟槽的宽度更加窄，这使得所述核心pFET102的所述沟槽的所述铝层10填充困难，容易产生如标记203所示的空洞。

步骤七、采用化学机械研磨工艺将所述沟槽外的所述铝层10、所述第二功函数层9和所述第一功函数层8都去除。由填充于所述沟槽总的所述铝层10组成所述金属栅。

发明内容

本发明所要解决的技术问题是提供一种金属栅的制造方法，能实现金属栅材料更好的填充，避免金属栅孔洞的形成，提高器件的电学性能。

为解决上述技术问题，本发明提供的金属栅的制造方法包括如下步骤：

步骤一、采用伪多晶硅栅的工艺方法在半导体衬底上完成金属栅之前的工艺，所述半导体衬底上形成有NMOS和PMOS。

步骤二、去除所述伪多晶硅栅并在去除了所述伪多晶硅栅的区域形成沟槽，所述沟槽为金属栅的填充区域。

步骤三、在所述半导体衬底的正面形成PMOS的第一功函数层，所述第一功函数层覆盖在各所述沟槽的侧面和底部表面并延伸到所述沟槽外。

步骤四、在所述半导体衬底的正面形成第一有机覆盖物层，所述第一有机覆盖物层将各所述沟槽完全填充并延伸到各所述沟槽外。

步骤五、对所述第一有机覆盖物层进行全面刻蚀，全面刻蚀后，所述沟槽外的所述第一有机覆盖物层全部去除，所述沟槽区域的所述第一有机覆盖物层的顶部表面低于所述沟槽的顶部表面。

步骤六、以所述第一有机覆盖物层为掩膜对所述第一功函数层进行刻蚀，刻蚀后，位于所述第一有机覆盖物层顶部的所述沟槽侧面以及所述沟槽外的所述第一功函数层都被去除。

步骤七、采用光刻定义加刻蚀工艺将所述NMOS形成区域的所述沟槽中剩余的所述第一功函数层都去除。

步骤八、在所述半导体衬底的正面形成所述NMOS的第二功函数层，所述第二功函数层覆盖在各所述沟槽的侧面和底部表面并延伸到所述沟槽外。

步骤九、在所述半导体衬底的正面形成铝层，所述铝层将各所述沟槽完全填充并延伸到所述沟槽外，所述PMOS形成区域中的所述沟槽具有有利于所述铝层填充的顶部宽底部窄结构，从而能提高所述PMOS的形成区域的所述沟槽中的所述铝层的填充质量。

步骤十、采用化学机械研磨工艺将所述沟槽外的所述铝层、所述第二功函数层和所述第一功函数层都去除。

进一步的改进是，步骤三中在形成所述第一功函数层之前还包括在所述半导体衬底的正面形成底部阻障层的步骤，所述第一功函数层形成于所述底部阻障层的表面。

进一步的改进是，在步骤八形成所述第二功函数层之后以及步骤九形成所述铝层之前，还包括在所述半导体衬底的正面形成顶部阻障层的步骤，所述顶部阻障层形成于所述第二功函数层的表面，所述铝层形成于所述顶部阻障层的表面。

进一步的改进是，步骤三中所述第一功函数层的材料为TiN。

进一步的改进是，步骤八中所述第二功函数层的材料为TiAl。

进一步的改进是，所述底部阻障层的材料为TaN。

进一步的改进是，所述顶部阻障层为TiN或者为TiN和Ti的叠加层。

进一步的改进是，步骤七包括如下分步骤：

步骤71、在所述半导体衬底的正面形成第二有机覆盖物层，所述第二有机覆盖物层将各所述沟槽完全填充并延伸到各所述沟槽外。

在形成所述第二有机覆盖物层之前去除所述第一有机覆盖物层；或者，在形成所述第二有机覆盖物层之前保留所述第一有机覆盖物层，在所述沟槽中所述第二有机覆盖物层叠加在所述第一有机覆盖物层之上并将所述第一有机覆盖物层作为所述第二有机覆盖物层的一部分。

步骤72、采用光刻工艺将所述NMOS的形成区域打开，并将打开区域的所述第二有机覆盖物层都去除，所述PMOS的形成区域中保留有所述第二有机覆盖物层。

步骤73、采用刻蚀工艺将所述NMOS的形成区域中剩余的所述第一功函数层都去除。

步骤74、去除所述第二有机覆盖物层。

进一步的改进是，所述第一有机覆盖物层的材料包括DUO。

进一步的改进是，所述第二有机覆盖物层的材料包括DUO。

进一步的改进是，步骤五采用干法刻蚀工艺进行全面回刻。

进一步的改进是，步骤六中采用湿法刻蚀工艺对所述第一功函数层进行刻蚀。

进一步的改进是，步骤七中采用干法刻蚀加湿法刻蚀工艺对所述第一功函数层进行刻蚀实现对所述第一功函数层的去除。

进一步的改进是，所述NMOS和所述PMOS的工艺的技术节点为28nm以下。

进一步的改进是，所述伪多晶硅栅的底部形成有高介电常数层。

本发明在伪多晶硅栅去除形成沟槽以及PMOS的第一功函数层形成之后，并不是直接采用光刻刻蚀工艺将NMOS的形成区域的第一功函数层全部去除，而是利用形成第一有机覆盖物层并对第一有机覆盖物层进行全面回刻从而将沟槽的顶部侧面和沟槽外的表面露出，从而能将PMOS的沟槽顶部侧面的第一功函数层去除，这样在后续形成NMOS的第二功函数层之后，PMOS的沟槽具有顶部宽度大于底部宽度的结构，这种PMOS的沟槽的结构有利于金属栅的金属材材料的填充，所以本发明能实现金属栅材料更好的填充，避免金属栅孔洞的形成，提高器件的电学性能。

附图说明

下面结合附图和

具体实施方式

对本发明作进一步详细的说明：

图1A-图1H是现有金属栅的制造方法各步骤中的器件结构图

图2是本发明实施例金属栅的制造方法的流程图；

图3A-图3G是本发明实施例金属栅的制造方法各步骤中的器件结构图。

具体实施方式

如图2所示，是本发明实施例金属栅的制造方法的流程图；如图3A至图3G所示，是本发明实施例金属栅的制造方法各步骤中的器件结构图；本发明实施例金属栅的制造方法包括如下步骤：

步骤一、如图3A所示，采用伪多晶硅栅的工艺方法在半导体衬底1上完成金属栅之前的工艺，所述半导体衬底1上形成有NMOS和PMOS。

本发明实施例方法中，所述NMOS和所述PMOS的工艺的技术节点为28nm以下。

所述半导体衬底1为硅衬底。所述伪多晶硅栅的底部形成有高介电常数层4。在所述高介电常数层4和所述半导体衬底1之间还具有界面层；由包括了所述高介电常数层4的所述栅介质层和后续形成的金属栅叠加形成HKMG，HKMG表示栅极结构包括了HK和MG的叠加结构，在28nm以下的工艺节点中常采用到HKMG技术。

通常，所述半导体衬底1中形成有场氧化层2，由所述场氧化层2隔离出有源区。所述有源区包括核心(core)区域对应的有源区和核心区域外的输出输出(IO)区域的有源区。

所述IO区域的所述有源区中的所述伪多晶硅栅的尺寸大于所述core区域中的所述有源区中的所述伪多晶硅栅的尺寸。

各所述伪多晶硅栅对应的组件包括核心组件和核心区域外组件，所述核心区域外组件为输入输出组件。

所述组件为场效应晶体管。所述组件包括n型场效应晶体管(nFET)即NMOS和p型场效应晶体管(pFET)即PMOS。

图3A中的显示了核心nFET101、核心pFET102，输入输出nFET103，输入输出pFET104。

在后金属栅极工艺中，通常利用先形成的所述伪多晶硅栅来形成各所述组件的结构，包括：

在各所述伪多晶硅栅的侧面形成侧墙5，所述侧墙5的材料包括氮化层。

所述侧墙5形成之后还包括进行组件增强工艺；完成所述组件增强工艺之后还包括在所述栅极两侧的所述半导体衬底1表面形成组件的源区和漏区的步骤。

对于PMOS，所述组件增强工艺为锗硅工艺。所述组件增强工艺在所述PMOS的源区或漏区形成锗硅层3。

之后，形成由氮化层组成的接触孔刻蚀停止层6，所述接触孔刻蚀停止层6覆盖在所述伪多晶硅栅的顶部表面、所述侧墙5的侧面以及所述伪多晶硅栅之间的所述半导体衬底1表面。

之后，形成由氧化层组成的层间膜7，所述层间膜7将所述栅极之间的间隙完全填充并延伸到所述栅极的顶部。图3A中的所述层间膜7为第零层层间膜；之后还包括采用平坦化工艺将所述伪多晶硅栅顶部的所述接触孔刻蚀停止层6和所述层间膜7去除以及使所述伪多晶硅栅外的所述接触孔刻蚀停止层6和所述层间膜7的表面和所述伪多晶硅栅的表面相平。

步骤二、如图3A所示，去除所述伪多晶硅栅并在去除了所述伪多晶硅栅的区域形成沟槽，所述沟槽为金属栅的填充区域。

步骤三、如图3A所示，在所述半导体衬底1的正面形成PMOS的第一功函数层8，所述第一功函数层8覆盖在各所述沟槽的侧面和底部表面并延伸到所述沟槽外。

通常，在形成所述第一功函数层8之前还包括在所述半导体衬底1的正面形成底部阻障层11的步骤，所述第一功函数层8形成于所述底部阻障层11的表面。

所述第一功函数层8的材料为TiN。

所述底部阻障层11的材料为TaN。

步骤四、如图3A所示，在所述半导体衬底1的正面形成第一有机覆盖物层301，所述第一有机覆盖物层301将各所述沟槽完全填充并延伸到各所述沟槽外。

步骤五、如图3A所示，对所述第一有机覆盖物层301进行全面刻蚀，全面刻蚀后，所述沟槽外的所述第一有机覆盖物层301全部去除，所述沟槽区域的所述第一有机覆盖物层301的顶部表面低于所述沟槽的顶部表面。

所述第一有机覆盖物层301的材料包括DUO。

较佳选择为，步骤五采用干法刻蚀工艺进行全面回刻。

步骤六、如图3B所示，以所述第一有机覆盖物层301为掩膜对所述第一功函数层8进行刻蚀，刻蚀后，位于所述第一有机覆盖物层301顶部的所述沟槽侧面以及所述沟槽外的所述第一功函数层8都被去除。较佳为，采用湿法刻蚀工艺对所述第一功函数层8进行刻蚀。

步骤七、如图3F所示，采用光刻定义加刻蚀工艺将所述NMOS形成区域的所述沟槽中剩余的所述第一功函数层8都去除。

步骤七包括如下分步骤：

步骤71、如图3C所示，在所述半导体衬底1的正面形成第二有机覆盖物层302，所述第二有机覆盖物层302将各所述沟槽完全填充并延伸到各所述沟槽外。

所述第二有机覆盖物层302的材料包括DUO。

本发明实施例方法中，在形成所述第二有机覆盖物层302之前保留所述第一有机覆盖物层301，在所述沟槽中所述第二有机覆盖物层302叠加在所述第一有机覆盖物层301之上并将所述第一有机覆盖物层301作为所述第二有机覆盖物层302的一部分。本发明实施例中，所述第一有机覆盖物层301和所述第二有机覆盖物层302的材料相同，二者作为一个整体结构，图3C中只采用标记302表示所述第一有机覆盖物层301和所述第二有机覆盖物层302的叠加结构。在其他实施例方法中也能为：在形成所述第二有机覆盖物层302之前去除所述第一有机覆盖物层301

步骤72、如图3C所示，采用光刻工艺形成光刻胶图形303将所述NMOS的形成区域打开；如图3D所示，将打开区域的所述第二有机覆盖物层302都去除，所述PMOS的形成区域中保留有所述第二有机覆盖物层302。之后，去除光刻胶图形303。

步骤73、如图3E所示，采用刻蚀工艺将所述NMOS的形成区域中剩余的所述第一功函数层8都去除。

较佳选择为，采用干法刻蚀加湿法刻蚀工艺对所述第一功函数层8进行刻蚀实现对所述第一功函数层8的去除。

步骤74、如图3F所示，去除所述第二有机覆盖物层302。

步骤八、如图3G所示，在所述半导体衬底1的正面形成所述NMOS的第二功函数层9，所述第二功函数层9覆盖在各所述沟槽的侧面和底部表面并延伸到所述沟槽外。

所述第二功函数层9的材料为TiAl。

在步骤八形成所述第二功函数层9之后以及后续步骤九形成铝层10之前，还包括在所述半导体衬底1的正面形成顶部阻障层的步骤，所述顶部阻障层形成于所述第二功函数层9的表面，所述铝层10形成于所述顶部阻障层的表面。

所述顶部阻障层为TiN或者为TiN和Ti的叠加层。

步骤九、如图3G所示，在所述半导体衬底1的正面形成铝层10，所述铝层10将各所述沟槽完全填充并延伸到所述沟槽外，所述PMOS形成区域中的所述沟槽具有有利于所述铝层10填充的顶部宽底部窄结构，从而能提高所述PMOS的形成区域的所述沟槽中的所述铝层10的填充质量。

步骤十、采用化学机械研磨工艺将所述沟槽外的所述铝层10、所述第二功函数层9和所述第一功函数层8都去除。由填充于所述沟槽总的所述铝层10组成所述金属栅。

本发明实施例在伪多晶硅栅去除形成沟槽以及PMOS的第一功函数层8形成之后，并不是直接采用光刻刻蚀工艺将NMOS的形成区域的第一功函数层8全部去除，而是利用形成第一有机覆盖物层301并对第一有机覆盖物层301进行全面回刻从而将沟槽的顶部侧面和沟槽外的表面露出，从而能将PMOS的沟槽顶部侧面的第一功函数层8去除，这样在后续形成NMOS的第二功函数层9之后，PMOS的沟槽具有顶部宽度大于底部宽度的结构，这种PMOS的沟槽的结构有利于金属栅的金属材材料的填充，所以本发明实施例能实现金属栅材料更好的填充，避免金属栅孔洞的形成，提高器件的电学性能。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。