阅读说明：本技术 半导体装置 (Semiconductor device with a plurality of semiconductor chips ) 是由 曾思惟 蔡国强 于 2019-06-26 设计创作，主要内容包括：本发明实施例提供一种半导体装置,包含：第一栅极结构和第二栅极结构,各自设置于基板之上；第一导电接触件和第二导电接触件,各自设置于基板之上；第一导孔,设置于所述第一导电接触件之上；第二导孔,设置于所述第二导电接触件之上；第一栅极接触件,设置于所述第一栅极结构之上；以及介电结构,设置于所述第一栅极结构之上和第二栅极结构之上。其中,介电结构的第一部分设置于第一导孔和第二导孔之间且电性隔离第一导孔和第二导孔；介电结构的第二部分设置于第一导孔和第一栅极接触件之间且电性隔离第一导孔和第一栅极接触件；介电结构的第一部分和第二部分各自包含单一类型的介电材料；第一导电接触件和第一导孔之间的第一界面在剖面图中构成所述第一导电接触件的上表面区域的第一百分比；第一栅极结构和第一栅极接触件之间的第二界面在剖面图中构成所述第一栅极结构的上表面区域的第二百分比。所述第一百分比大于所述第二百分比。(An embodiment of the present invention provides a semiconductor device, including: the first grid structure and the second grid structure are respectively arranged on the substrate; a first conductive contact and a second conductive contact each disposed on the substrate; a first via disposed over the first conductive contact; a second via disposed over the second conductive contact; a first gate contact disposed over the first gate structure; and a dielectric structure disposed over the first gate structure and over the second gate structure. Wherein the first portion of the dielectric structure is disposed between and electrically isolates the first via and the second via; a second portion of the dielectric structure disposed between and electrically isolating the first via and the first gate contact; the first and second portions of the dielectric structure each comprise a single type of dielectric material; a first interface between a first conductive contact and a first via constitutes a first percentage of an upper surface area of the first conductive contact in a cross-sectional view; a second interface between the first gate structure and the first gate contact constitutes a second percentage of an upper surface area of the first gate structure in the cross-sectional view. The first percentage is greater than the second percentage.)

半导体装置

技术领域

本发明实施例涉及半导体装置及其制造方法，且特别涉及半导体装置中的导孔和栅极接触件及其制造方法。

背景技术

半导体集成电路(integrated circuit；IC)产业已历经快速成长。集成电路的材料和设计上的技术进展已经产生了数个世代的集成电路，每一世代皆较前一世代具有更小且更复杂的电路。在集成电路演进的历程中，当几何尺寸(亦即制程中所能创造出最小的元件或线路)缩减时，功能密度(亦即单位芯片面积的内连接装置数量)通常也增加。

随着半导体装置持续微缩化，也提高了制造上的挑战。举例来说，各种半导体元间之间缩小的距离可能导致桥接(bridging)或电气短路(electrical shorting)的问题，其可降低半导体装置的性能或甚至造成装置失效。

因此，虽然现有的半导体制造方法一般满足其预期目的，但这些方法并非在各个面向都完全令人满意。

发明内容

根据本发明的一实施例，提供一种半导体装置，包含：第一栅极结构和第二栅极结构，各自设置于基板之上；第一导电接触件和第二导电接触件，各自设置于基板之上；第一导孔，设置于所述第一导电接触件之上；第二导孔，设置于所述第二导电接触件之上；第一栅极接触件，设置于所述第一栅极结构之上；以及介电结构，设置于所述第一栅极结构之上和第二栅极结构之上。其中，介电结构的第一部分设置于第一导孔和第二导孔之间且电性隔离第一导孔和第二导孔；介电结构的第二部分设置于第一导孔和第一栅极接触件之间且电性隔离第一导孔和第一栅极接触件；介电结构的第一部分和第二部分各自包含单一类型的介电材料；第一导电接触件和第一导孔之间的第一界面在剖面图中构成所述第一导电接触件的上表面区域的第一百分比；第一栅极结构和第一栅极接触件之间的第二界面在剖面图中构成所述第一栅极结构的上表面区域的第二百分比。所述第一百分比大于所述第二百分比。

根据本发明的另一实施例，提供一种半导体装置，包含：多个栅极结构，设置于基板之上；多个导电接触件，设置于基板之上；多个栅极接触件，设置于所述栅极结构的第一子集之上；第一介电材料，设置于所述栅极结构的第二子集之上；多个导孔，设置于所述导电接触件的第一子集之上；第二介电材料，设置于所述导电接触件的第二子集之上；以及第三介电材料，设置于所述第二介电材料之上，其中所述第一介电材料、第二介电材料和第三介电材料与彼此具有不同的材料组成。其中，在一剖面图中：每一个导孔占据设置于其下方的导电接触件的上表面区域的第一百分比；每一个栅极接触件占据设置于其下方的栅极结构的上表面区域的第二百分比。所述第一百分比大于所述第二百分比。

又根据本发明的另一实施例，提供一种半导体装置的制造方法，包含：提供多个栅极结构和多个导电接触件，各自形成于基板之上，其中多个栅极罩分别形成于所述栅极结构之上；回蚀刻所述导电接触件，借此形成多个开口；形成第一介电层于所述栅极罩之上和所述导电接触件之上，其中第一介电层填充所述开口；将所述第一介电层回蚀刻为多个第一介电区段，其中每一个第一介电区段设置于相应的其中一个导电接触件上且部分地填充相应的其中一个开口；形成第二介电层于所述栅极罩之上和所述第一介电区段之上，其中第二介电层填充所述开口；蚀刻所述第二介电层以形成多个第一通孔于所述导电接触件的至少一个子集之上；形成导电材料以填充所述第一通孔；以及进行平坦化制程以移除所述导电材料的一部分和所述第二介电层的一部分，借此形成多个第一导孔于所述第一通孔中。

附图说明

通过以下的详细描述配合附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。还要强调的是，附图仅示出本发明实施例的典型实施例，因此不应视为是对范围的限制，因为本发明实施例同样可以应用于其他实施例。

图1～图14根据本发明实施例示出各制造阶段的半导体装置的剖面侧视图。

图15根据本发明实施例示出制造半导体装置的方法流程图。

其中，附图标记说明如下：

200～半导体装置

210～基板

220、221、222、223、224、225～源极/漏极区域

230、231、232、233、234、235、236～栅极结构

240～栅极间隔物

245～层间介电质

260、261、262、263、264、265～导电接触件

280、281、282、283、284、285、286～栅极罩

300、370～回蚀刻制程

310、311、312、313、430、520、521、530～开口

330、400、620～沉积制程

350、410～介电层

380、381、382、383、384、385～区段

390、440、540～厚度

420、500、600～蚀刻制程

430A、430B、430C、530A、530B、530C～部分

450、550～距离

640～导电材料

680～平坦化制程

700、701、702、703～导孔/接触件

704、705～栅极接触件

720、740～上表面区域

730、750～界面

780～高度

900～方法

910、920、930、940、950、960、970、980～步骤

具体实施方式

以下内容提供了许多不同的实施例或范例，用于实施所提供的标的的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件上或上方，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。此外，本发明实施例在不同范例中可重复使用参考数字及/或字母，此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。

此外，其中可能用到与空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”及类似的用语，这些空间相对用语是为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语包含使用中或步骤中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。

更进一步，当以“约(about)”、“大约(approximate)”及类似的用语描述一个数字或一个数字范围时，所述用语是用以涵盖在合理范围内的数字，包含所述数字，例如在所述数字的+/-10％以内或本发明所属技术领域中技术人员可理解的其他数值。举例来说，用语“约5nm”包含从4.5nm至5.5nm的尺寸范围。

随着半导体技术节点持续缩小，产生了制造上的挑战。举例来说，随着装置尺寸变小，可能发生桥接的问题，其中应该保持彼此电性隔离的元件不想要地短接(shorted)在一起。防止桥接的技术，例如迭对(overlay)控制，可能对于微影会有严格的要求，但是它们还不能充分防止桥接的问题。相较之下，如以下更详细讨论的，本发明实施例利用新颖的制造流程来“自对准”元件并自动防止桥接的问题。

图1～图14根据一些实施例示出各制造阶段的半导体装置200的示意性局部剖面侧视图。现在参照图1，半导体装置200包含基板210。在一些实施例中，基板210包含硅。替代地或额外地，基板210可以包含其他元素半导体，例如锗。基板210也可以包含化合物半导体，例如碳化硅、砷化镓、砷化铟和磷化铟。基板210也可以包含合金半导体，例如硅锗(silicon germanium)、碳化硅锗(silicon germanium carbide)、磷化镓砷(galliumarsenic phosphide)和磷化镓铟(gallium indium phosphide)。在一实施例中，基板210包含外延层。举例来说，基板210可以具有覆盖块状半导体的外延层。此外，基板210可以包含绝缘体上覆半导体(semiconductor-on-insulator；SOI)结构。举例来说，基板210可以包含埋藏氧化物(buried oxide；BOX)层，所述埋藏氧化物层是通过例如以氧殖入隔离(separation by implantation of oxygen；SIMOX)的制程或者例如晶圆接合和研磨的其他合适技术形成。

基板210也可以包含通过例如离子植入及/或扩散的制程所实现的各种p型掺杂区域及/或n型掺杂区域。这些掺杂区域包含n阱、p阱、轻掺杂区域(light doped region；LDD)和各种通道掺杂轮廓(channel doping profiles)，其被配置以形成各种集成电路装置，例如互补式金属氧化物半导体场效晶体管(complimentary metal-oxide-semiconductorfield-effect transistor；CMOSFET)、成像感测器(imaging sensor)及/或发光二极管(light emitting diode；LED)。做为范例，图1示出形成于基板210中的多个源极/漏极区域220～223。

基板210也可以包含各种电性隔离区域。电性隔离区域在基板210中的各种装置区域(例如掺杂区域)之间提供电性隔离。电性隔离区域可以包含通过使用不同制程技术所形成的不同结构。举例来说，电性隔离区域可以包含浅沟槽隔离(shallow trenchisolation；STI)结构。浅沟槽隔离结构的形成可以包含在基板210中蚀刻出沟槽并以例如氧化硅、氮化硅、氮氧化硅或前述的组合的一或多种绝缘材料填充所述沟槽。经填充的沟槽可以具有多层结构，例如热氧化物衬层(liner layer)，其中氮化硅填充所述沟槽。可以进行例如化学机械研磨(chemical mechanical polishing；CMP)的研磨或平坦化制程以研磨掉(polish back)过量的绝缘材料并平坦化隔离部件的顶表面。

半导体装置200包含多个栅极结构，例如图1中所示的栅极结构230～233。在一些实施例中，栅极结构230～233是高介电常数(high-k)金属栅极结构，亦即，每一个栅极结构230～233包含高介电常数栅极介电质和金属栅极电极。高介电常数介电材料是介电常数大于SiO₂的介电常数(大约为4)的材料。在一实施例中，高介电常数栅极介电质包含介电常数在约18至约40的范围内的氧化铪(HfO₂)。在替代实施例中，高介电常数栅极介电质可以包含ZrO₂、Y₂O₃、La₂O₅、Gd₂O₅、TiO₂、Ta₂O₅、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO或SrTiO。金属栅极电极形成于高介电常数栅极介电质之上。在一些实施例中，金属栅极电极可以包含功函数金属元件和填充金属元件。功函数金属元件被配置以调整其相应晶体管的功函数以达到期望的阈值电压Vt。在各个实施例中，功函数金属元件可以包含TiAl、TiAlN、TaCN、TiN、WN、W或前述的组合。填充金属元件被配置以做为栅极电极的主要导电部分。在各个实施例中，填充金属元件可以包含铝、钨、铜或前述的组合。

可以使用栅极替代制程(gate replacement process)来形成栅极结构230～233。在这方面，首先形成虚设栅极电极(例如多晶硅栅极电极)于高介电常数栅极介电质之上。晶体管的源极/漏极区域(例如源极/漏极区域220～223)形成于基板中和虚设栅极电极的相对两侧上。此后，层间介电质(interlayer dielectric；ILD)245形成于基板之上且围绕位于其中的虚设栅极电极。可以进行例如化学机械研磨的研磨制程以平坦化层间介电质245的上表面。接着，移除虚设栅极电极，在层间介电质中留下开口，取代经移除的虚设栅极电极。接着，形成金属栅极电极于开口中。上述过程也可以称为栅极后制(gate last)制程。在一些其它实施例中，高介电常数金属栅极结构的形成也可以涉及高介电常数后制(high-k last)制程，其先形成虚设栅极介电质(例如氧化硅)，并形成虚设栅极电极于虚设栅极介电质之上。在形成源极/漏极区域和层间介电质之后，可以移除虚设栅极介电质和虚设栅极电极两者，以在层间介电质245中形成开口。然后，在开口中形成高介电常数栅极介电质和金属栅极电极。

继续参照图1，栅极间隔物240形成于栅极结构230～233的侧壁上。在一些实施例中，每一个栅极间隔物240可以包含多个层，例如包含氧化硅的一层和包含氮化硅的另一层。为达简化的目的，此处并未具体示出栅极间隔物的详细结构或形状。

在源极/漏极区域220～223上分别形成多个导电接触件260～263(也称为“MD”接触件)，以提供与源极/漏极区域220～223的电性连接。可以通过在层间介电质245中蚀刻沟槽，然后进行一或多个例如化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)或前述的组合的合适的沉积制程以填充沟槽，接着通过研磨制程以平坦化导电接触件260～263的表面。在一些实施例中，导电接触件260～263包含金属材料，例如包含钨、铝、铜等的金属材料。

多个“栅极罩(gate helmets)”280～283分别位于栅极结构230～233之上。栅极罩280～283包含介电材料。在一些实施例中，所述介电材料是氮化硅(SiN)。使用氮化硅做为栅极罩材料的选择与传统制程不同，通常会选择其他类型的介电材料用于栅极罩(如果形成有栅极罩)。在其他实施例中，栅极罩280～283可以包含介电材料，例如YSiO_x、SiOC、Al₂O₃、HfO₂、TiO₂、ZrSiO₄、HfSiO₄、Si₃N₄、Ta₂O₅、SrO、Y₂O₃、La₂O₃、LaLuO₂、CaO、MgO、Gd₂O₃、PrO₂、CeO₂、ZrHfO₂、AlON或前述的组合。栅极罩280～283也位于栅极间隔物240之上。举例来说，栅极间隔物240的上表面与栅极罩280～283的一部分直接物理接触。由于栅极间隔物的存在，每一个栅极罩280～283都具有T形剖面轮廓。

现在参照图2，进行回蚀刻制程300以移除每一个导电接触件260～263的一部分，借此分别形成开口310～313(也称为“槽(tanks)”)，代替经部分移除的导电接触件。如以下更详细讨论的，这些开口310～313被保留用以在导电接触件260～263上方形成导电孔(也称为“VD”导孔)。

现在参照图3，进行沉积制程330以形成层(又称为介电层)350。层350形成于栅极罩280～283和导电接触件260～263之上。层350的一部分也填充于开口310～313中。层350可以包含与栅极罩280～283的介电材料不同的介电材料。在一些实施例中，层350包含氧化锆(ZrO₂)。在其他实施例中，层350可以包含介电材料，例如YSiO_x、SiOC、Al₂O₃、HfO₂、TiO₂、ZrSiO₄、HfSiO₄、Si₃N₄、Ta₂O₅、SrO、Y₂O₃、La₂O₃、LaLuO₂、CaO、MgO、Gd₂O₃、PrO₂、CeO₂、ZrHfO₂、AlON或前述的组合，只要层350与栅极罩280～283具有蚀刻选择性即可。如以下更详细讨论的，层350的一部分将在后续的蚀刻制程中做为蚀刻停止层，例如用于导孔的蚀刻。

现在参照图4，可以进行回蚀刻制程370以部分地移除层350。举例来说，移除层350位于栅极罩280～283之上的部分以及层350填充每一个开口310～313的一部分。其结果，层350的区段(segments)380～383保留在开口310～313中。需注意的是，回蚀刻制程370的进行使得区段380～383的上表面现在位于栅极罩280～283的上表面下方。如图4所示，每一个区段380～383具有厚度390。在一些实施例中，厚度390在大约8埃至大约12埃的范围内。区段380～383的至少一些可以做为蚀刻停止层，在后续的制程中用于导孔(例如导电接触件260～261之上的VD导孔)的蚀刻。厚度390的范围被配置成使得区段380～383可以充分地发挥其做为蚀刻停止层的作用，例如足够厚以承受蚀刻，但是不能太厚而使其在后续变得难以移除。

现在参照图5，进行沉积制程400以形成介电层410。介电层410形成于栅极罩280～283和区段380～383之上。介电层410的一部分也填充于开口310～313中。介电层410可以包含介电材料，所述介电材料不同于栅极罩280～283的介电材料且不同于区段380～383的材料，这使得这些材料之间在一或多个后续蚀刻中存在蚀刻选择性。在一些实施例中，介电层410包含氧化硅(SiO₂)。介电层410用以做为将要形成导孔的蚀刻层(例如蚀刻出导孔开口的膜层)。

现在参照图6，进行蚀刻制程420以在半导体装置200中蚀刻出开口430。应理解的是，蚀刻制程420可涉及形成图案化光刻胶层于层(又称为介电层)410之上。使用图案化光刻胶层做为蚀刻罩幕，通过蚀刻制程420蚀刻半导体装置200被光刻胶层露出的部分。开口430垂直地延伸穿过介电层410的一部分并露出栅极罩281和一部分的栅极罩280和282以及区段380和381。后续将以导电材料填充开口430以在导电接触件260～261上方形成VD导孔。

基于后续的讨论，将更明显的是，开口430的形成允许形成自对准的导孔(self-aligned vias)于导电接触件260～261之上。这是因为形成足够宽的开口430而得以横向覆盖导电接触件260～261，且因此任何形成于开口430内的导孔将自动与它们相应的导电接触件自对准。这相较于传统定义通孔(via holes)的方法是有优势的，个别的(individual)导孔被定义为与彼此分离以与其之下(underneath)相应的导电接触件对准。要做到这样，传统方法需严格要求迭对控制(以确保通孔和导电接触件垂直地对准)以及微影能力(以确保通孔不与彼此桥接)。

依然参照图6，因为区段380～381的材料被调整为与介电层410具有蚀刻选择性(例如大于10：1的蚀刻选择性)，这里的区段380～381在蚀刻制程420期间做为蚀刻停止层。换句话说，介电层410在蚀刻制程420期间具有显著(substantially)较高的蚀刻速率，而区段380～381在蚀刻制程420期间具有显著较低的蚀刻速率。举例来说，在一些实施例中，蚀刻速率的差异可以大于或等于10：1。如此一来，蚀刻制程420可以蚀刻介电层410露出的部分，但是可以通过区段380～381“停止”。

然而，由于蚀刻选择性不能无限高，因此通过蚀刻制程420也可以略微降低区段380和381的厚度。举例来说，在进行蚀刻制程420之后，每一个区段380～381具有厚度440，其小于进行蚀刻制程420的前的厚度390(参照图4)。在一些实施例中，厚度440在约3nm至约7nm的范围内。从图6可以看出，在蚀刻制程420之后，区段380～381大致上比区段382～383(未经蚀刻)薄。应理解的是，区段380～381保护位于其下方的导电接触件260～261免于被蚀刻制程420损坏。

如图6所示，开口430包含分别直接位于导电接触件260和261上方的部分430A和部分430B。用于提供与导电接触件260～261的电性连接的VD导孔将形成于这些部分430A和430B中。部分430A和430B以距离450隔开，距离450是相邻的导电接触件之间的距离。所述距离450可以非常小(例如在一些实施例中小于约33nm)。由于微影受限于距离450变小时，故可能难以个别地定义部分430A和430B，因此部分430A～430B也会通过位于部分430A～430B上方的开口430的部分430C连接在一起。换句话说，如果距离450足够大，则部分430A和430B可以被定义为分离的(separate)导孔开口，并且层410的一部分可以保留在开口430的部分430A和430B之间，这将会在VD导孔之间提供电性隔离。然而，随着距离450缩小，开口430的两个部分430A和430B可能合并在一起，即使它们被设计成定义为分离的导孔开口。应理解的是，本发明实施例可定义大开口430以在一些实施例中有目的地合并部分430A～430B，或者部分430A～430B的合并可不必通过设计，而是归因于微影限制(lithographyconstraints)。

无论如何，部分430A～430B的合并可能另外在VD导孔之间产生桥接问题，因为填充部分430C的导电材料可能将VD导孔桥接在一起。与此类似的桥接问题可能会对传统制造制程造成困扰，传统制造制程不使用上述参照图1～图6所讨论的制造流程，因此将具有看起来不同的结构。换句话说，根据传统制程流程所制造的相邻VD导孔在隔开它们的距离变得太小时可能具有显著的桥接风险，应理解它们的结构与图6所示的结构不同。举例来说，传统制程可能不会故意试图形成类似于开口430的开口，这将导致两个部分430A～430B之间的桥接。相反地，传统制程可能会尝试将导孔开口定义为与彼此分离，但是由于微影限制，两个导孔开口最终可能合并在一起，类似于开口430的情况。

相较之下，即使隔开部分430A和430B的距离450可能很小，相邻VD导孔的桥接在本发明实施例中也不会是问题。举例来说，随后的研磨制程将研磨掉填充部分430C的导电材料，这将有效地将形成于部分430A和430B中的VD导孔之间的连接“切断”。同样应理解的是，本发明实施例将开口430定义为在一些实施例中横向跨越导电接触件260～261的“大”开口，但是也个别定义两个导孔开口(例如类似于部分430A～430B)，如果这两个导孔开口产生合并，那么结果依然类似于先前定义的“大”开口430，而且最终结果应该是相同的，即在相邻的导孔之间没有桥接。

如上述所讨论的，本发明实施例的制程流程的另一个好处是所形成的VD导孔将与导电接触件260～261“自对准”。举例来说，在一些实施例中，可以定义足够宽的开口(例如开口430)以横向覆盖导电接触件260～261两者。如此一来，一旦在后续制程中移除了区段380～381，就可形成VD导孔于导电接触件260～261的整个上表面上。导电接触件260～261和VD导孔之间的这种界面远大于传统制程中导电接触件和VD导孔之间的界面。举例来说，传统制程需要复杂的迭对控制以个别地定义出VD导孔开口以与下方的导电接触件对准，且因此只有导电接触件上表面的一部分可以与形成于其上的VD导孔直接接触。本发明实施例提供的更大的导孔-接触件(via-to-contact)界面改善了装置性能，例如更小的电阻率。

现在参照图7，对半导体装置200进行蚀刻制程500。蚀刻制程500被配置以蚀刻出开口520～521，每一个开口520～521垂直地延伸穿过层410与栅极罩280和282。举例来说，可以形成图案化光刻胶层于半导体装置200之上，其中图案化光刻胶层定义开口520～521。当进行蚀刻制程500时，图案化光刻胶层做为蚀刻罩幕，借此蚀刻开口露出的材料。

如上所述，由于区段380～383、层410和栅极罩280～283之间的不同材料组成，蚀刻制程500可以蚀刻穿过层410与栅极罩280和282(当栅极罩281被图案化光刻胶层保护)而不完全蚀刻穿过区段382。然而，在进行蚀刻制程500之后，区段382具有减少的厚度540。在一些实施例中，厚度540与厚度440的数值相似，例如在约3nm至约7nm的范围内。应理解的是，区段382保护其下方的导电接触件262免于被蚀刻制程500损坏。

开口520～521为将形成于栅极结构230和232之上的栅极接触件(或导孔)而保留，故因此开口520～521也可称为栅极接触件开口。开口520对准栅极结构230的一部分并露出栅极结构230的一部分，开口520为“常规的(regular)”栅极接触件(或导孔)VG的形成而保留，且可称为VG开口。相较之下，开口521对准栅极结构232和导电接触件262，开口521为“开槽(slot)”接触件(也被称为体接触件(body contact)或连接接触件(linking contact))的形成而保留。开槽接触件可实现于特定的集成电路应用中，例如静态随机存取存储器(Static Random Access Memory；SRAM)装置。换句话说，将形成于开口521中的开槽接触件意味着将栅极结构232和导电接触件262电性连接在一起，因此栅极结构232和导电接触件262之间的“桥接”是经由设计的，而不是一个缺陷。

应理解的是，尽管为简洁而仅于图7中示出一个VG开口520，但是蚀刻制程500实际上可以形成多个其他VG开口，其中一些VG开口可以与彼此相邻。类似于上述讨论的VD导孔开口，当这些VG开口之间的距离太小时，可能会在传统装置中产生桥接的风险(例如相邻VG接触件之间的桥接)。举例来说，参照图8，其示出半导体装置200不同部分的剖面图。类似于源极/漏极区域220～223的源极/漏极区域224～225形成于基板210中。类似于栅极结构230～233的栅极结构234～236(侧壁上形成有栅极间隔物240)形成于基板210之上。类似于导电接触件260～263的导电接触件264～265分别形成于源极/漏极区域224～225之上。类似于栅极罩280～283的栅极罩284～286(或其残余物)形成于栅极结构234～236之上。类似于区段380～383的(介电层350的)区段384～385分别形成于导电接触件264～265之上。层410形成于栅极罩284～286之上和区段384～385之上。

应理解的是，图8中所示的半导体装置200部分已经历了与上述讨论的相同的制造制程，例如图2的回蚀刻制程300、图3的沉积制程330、图4的回蚀刻制程370、图5的沉积制程400、图6的蚀刻制程420(尽管实际上没有形成VD开口，因为图8中的半导体装置200部分可受到图案化光刻胶层的保护)以及图7的蚀刻制程500。除了如图7所示的蚀刻开口520～521之外，如图8所示，蚀刻制程500蚀刻出开口530。开口530包含部分530A、部分530B和部分530C。部分530A和530B分别露出栅极结构235的一部分和栅极结构236的一部分。部分530A和530B定义出用于栅极结构235～236的栅极接触件的开口。部分530C将部分530A～530B连接在一起。类似于上述讨论的VD开口430A～430B的情况，当相邻的栅极结构235～236之间的距离550变得太小时，在传统制程中将在相邻的栅极接触件之间产生桥接风险。在此，基于与上述有关导孔开口的讨论类似的原因，通过独特的制造流程大致上消除了栅极接触件桥接风险。

现在参照图9～图10，对半导体装置200进行蚀刻制程600。蚀刻制程600蚀刻露出的区段380～382和385，借此“突破(break through)”开口430和521。由于区段380～385与栅极罩280～286和层410之间的蚀刻选择性，栅极罩280～286和层410大致上不受蚀刻制程600的影响。在进行蚀刻制程600之后，露出导电接触件260～262和栅极结构230、232、235和236的一部分。

现在参照图11～图12，对半导体装置200进行沉积制程620以在其之上形成导电材料640。导电材料填充于开口520～521、430和530中。导电材料640可以包含具有良好导电性和良好间隙(gap)填充特性的金属材料。在一些实施例中，导电材料640包含钨。

现在参照图13～图14，对半导体装置200进行平坦化制程680。在一些实施例中，平坦化制程680包含研磨(polishing)制程，例如化学机械研磨制程。平坦化制程680研磨及/或蚀刻掉导电材料640的一部分和层410的一部分，直到到达栅极罩280～286为止。换句话说，栅极罩280～286被配置以在平坦化制程680中做为研磨停止层。

平坦化制程680的结果是，导电材料640的剩余部分形成导孔或接触件700～705。举例来说，如图13所示，栅极接触件702(也称为VG接触件)形成于栅极结构230之上。导孔701(也称为VD导孔)和导孔702分别形成于导电接触件260和261之上。导孔703(也称为开槽接触件)形成于栅极结构232和导电接触件262之上，借此使栅极结构232和导电接触件262电性互连。如上述所讨论的，由导孔或开槽接触件703所提供的栅极结构232和导电接触件262的“桥接”是经由设计的。开槽接触件703位于导电接触件262之上的部分可以在特定的集成集成电路应用中做为VD轨(VD rail)，例如在静态随机存取存储存储器装置中。同样如图14所示，栅极接触件704和栅极接触件705分别形成于栅极结构235和236之上。

由于上述所讨论的独特制造流程，平坦化制程680消除了桥接风险。举例来说，在图13中，通过平坦化制程680移除了导电材料640设置在导孔701～702上方的部分，这消除了导孔701～702桥接在一起的风险。因此，可以说本发明实施例防止了VD导孔的桥接。同时，开槽接触件703与栅极结构232和导电接触件262两者应该电性连接，且平坦化制程680不会切断而是保留此预期的(intended)内连线。如图14所示，导电材料640设置于栅极接触件704～705上方的部分也经由平坦化制程680而移除，这消除了栅极接触件704～705桥接在一起的风险。因此，除了防止VD导孔的桥接之外，本发明实施例也防止了VG接触件的桥接。

由于独特的制造流程，与传统的装置相比，半导体装置200可具有许多不同的物理特性。此处半导体装置200的不同物理特性之一是，除了栅极间隔物240之外，栅极接触件和导孔之间的电性隔离是由包含单一类型的介电材料的介电结构所提供。举例来说，栅极罩280～286可视为是这样的介电结构，其包含氮化硅。相较之下，通过传统制造制程形成的半导体装置可能需要许多形成于彼此之上的不同介电层(每一个介电层具有与其他介电材料不同的介电材料组成)以提供栅极接触件和导孔之间的电性隔离。相较于传统装置，这种方式简化了半导体装置200的装置结构。

这些物理特性中的另一个是栅极结构和形成于其上方的VG接触件之间以及导电接触件和形成于其上方的VD导孔之间的界面区域差异。举例来说，参照图13，导电接触件260(做为导电接触件中的一个范例)在此处的剖面图中具有上表面区域720，且导电接触件260和导孔701具有界面730。界面730在剖面图中占据或构成上表面区域720的M百分比。在一些实施例中，M接近或大致上等于100％。界面730和上表面区域720之间的这种高百分比重叠至少部分地归因于独特的制造流程，如上述所讨论的，VD导孔(例如导孔701)“自对准”于它们对应的接触件(例如导电接触件260)。

同时，栅极结构230(做为栅极结构中的一个范例)在图13的剖面图中具有上表面区域740，且栅极接触件700和栅极结构230形成界面750。界面750在剖面图中占据或构成上表面区域740的N百分比。N大致上小于100％，因为栅极罩280的底表面也占据栅极结构230之上表面区域740的一部分。因此，M大致上大于N。在一些实施例中，M：N的比例在约1.8：1至约1.4：1的范围。

半导体装置200的另一个独特的物理特性是在栅极结构之上和在其上没有形成导孔的导电接触件之上形成了不同类型的介电材料。举例来说，形成于栅极结构230～236之上的栅极罩280～286可以是氮化硅。但是，形成于导电接触件263之上的介电区段383和层410分别包含氧化锆和氧化硅。对于导电接触件264～265和形成于其上的介电材料也是如此。相较之下，传统的半导体装置在栅极结构之上和导电接触件之上通常形成有相同的介电材料(或至少一些相同的材料)。

半导体装置200的另一个独特的物理特性是导孔的高度降低。举例来说，如图13所示，导孔702具有导孔高度780，其是从导孔702的上表面测量到导孔702的底表面。由于上述所讨论的独特制造流程，相较于传统制程，较少的介电层保留在最终结构中。如此一来，在进行平坦化制程680之后，高度780通常会显著地小于在传统制程下制造的导孔的高度。在一些实施例中，高度780在约15nm至约23nm的范围内，而传统半导体装置的类似导孔的高度通常可超过30nm。应理解的是，出于类似的原因，本发明实施例也降低了开槽接触件703和栅极接触件(例如栅极接触件700)的高度。较短的导孔高度(和较宽的导孔宽度)对应于更好的间隙填充性能(而且气泡或空隙在导孔内被捕获的机会较少)以及降低的电阻率。

本发明实施例的各个面向可以应用于各式各样的半导体集成电路应用，包含但不限于静态随机存取存储器单元及/或标准逻辑单元。举例来说，开槽接触件703可以于静态随机存取存储器单元中实现为体接触件(body contact；BCT)或连接接触件。导孔(例如导孔701～702)也可用于标准逻辑电路单元阵列中以实现VD轨。关于静态随机存取存储器单元或标准逻辑单元的其他细节可以在美国专利申请号15/492,777中找到，标题为“具有不连续P型金属氧化物半导体鳍线的鳍式场效晶体管静态随机存取存储器(FinFET SRAMHaving Discontinuous PMOS Fin Lines)”，其公开的完整内容引入于此做为参照。还应理解的是，本发明实施例的各个面向可以应用于传统的平面晶体管以及最近开发的三维鳍式场效晶体管(FinFET)。例示性的鳍式场效晶体管装置及其制造在美国专利号9,711,533中有更详细的描述，标题为“具有邻近输入/输出装置和非-输入/输出装置的不同源极/漏极的鳍式场效晶体管装置及其制造方法(FINFET DEVICES HAVING DIFFERENT SOURCE/DRAINPROXIMITIES FOR INPUT/OUTPUT DEVICES AND NON-INPUT/OUTPUT DEVICES AND THEMETHOD OF FABRICATION THEREOF)”，于2015年10月16日申请并于2017年7月18日核准，其公开的完整内容引入于此做为参照。为了简洁的目的，此处并未具体地讨论静态随机存取存储器单元、标准逻辑单元或鳍式场效晶体管的细节。

图15根据本发明实施例示出方法900的流程图。方法900包含提供多个栅极结构和多个导电接触件的步骤910，栅极结构和导电接触件各自形成于一基板之上。多个栅极罩分别形成于所述栅极结构之上。

方法900包含回蚀刻所述导电接触件的步骤920，借此形成多个开口。

方法900包含形成第一介电层于所述栅极罩之上和导电接触件之上的步骤930。第一介电层填充所述开口。

方法900包含将第一介电层回蚀刻为多个第一介电区段的步骤940。每一个介电区段设置于相应的其中一个导电接触件上且部分地填充相应的其中一个开口。

方法900包含形成第二介电质层于所述栅极罩之上和所述第一介电区段之上的步骤950。第二介电层填充所述开口。

方法900包含蚀刻所述第二介电层以形成多个第一通孔于所述导电接触件的至少一个子集之上的步骤960。

方法900包含形成导电材料以填充所述第一通孔的步骤970。

方法900包含进行平坦化制程以移除所述导电材料的一部分和所述第二介电层的一部分，借此形成多个第一导孔于所述第一通孔中的步骤980。

在一些实施例中，在蚀刻第二介电层之后，至少一些第一通孔与彼此桥接(图6，部分430C)。

在一些实施例中，所述第一介电区段与第二介电质层具有蚀刻选择性，且防止位于其之下的导电接触件在回蚀刻所述第一介电层期间或蚀刻所述第二介电层期间被蚀刻。

在一些实施例中，进行平坦化制程直到到达所述栅极罩为止。

在一些实施例中，所述栅极罩包含氮化硅，所述第一介电质层包含氧化锆，且所述第二介电层包含氧化硅。

应理解的是，可以在方法900的步骤910～980之前、期间或之后进行额外的制程。举例来说，在蚀刻第二介电层之后但在形成导电材料之前，方法900进一步包含蚀刻第二介电层和栅极罩以多个第二导孔于在所述栅极结构的至少一个子集之上的步骤。所述导电材料的形成填充了第二通孔，且所述平坦化制程的进行形成多个第二导孔于所述第二通孔中。在一些实施例中，所述栅极结构包含第一栅极结构，所述导电接触件包含第一导电接触件，蚀刻所述第二通孔中的至少一个以横向跨越第一栅极结构和第一导电接触件，以及形成开槽接触件于至少一个第二通孔中，所述开槽接触件将第一栅极结构与第一导电接触件电性连接。方法900可以进一步包含例如形成额外的金属层、测试、封装等的步骤。为了简洁的目的，此处不详细讨论其他额外的步骤。

综上所述，本发明实施例涉及形成半导体装置中用于导电接触件的导孔以及用于栅极结构的栅极接触件的独特制造流程。所述独特的制造流程切断了导电材料的一部分，所述部分可能导致两个相邻的导孔或栅极接触件之间的电性桥接。因此，本发明实施例提供了比传统装置有利的优点。然而，应理解的是，其他实施例可以提供额外的优点，并非所有优点都必须在此公开，且并非所有实施例都需要有特定的优点。本发明实施例的一个优点是防止或降低桥接风险。随着半导体装置的部件尺寸持续缩小，微影可能难以精确地分辨与彼此过于靠近的导孔开口(或栅极接触件开口)。在传统的制造方法中，这些导孔开口会与彼此桥接，进而导致最终装置具有电性短路的缺陷。本发明实施例的独特制造流程通过使导孔与源极/漏极接触件自对准并且使用研磨制程切断会桥接两个相邻导孔(或栅极接触件)的导电材料部分来防止这种桥接问题。另一个好处是，在防止导孔或栅极接触件之间无意桥接的同时，本发明实施例依然可以保持开槽接触件的形成，开槽接触件被设计成用以将栅极结构与源极/漏极接触件“桥接”在一起。开槽接触件可用于特定的集成电路应用中，例如静态随机存取存储器单元。另一个优点是，相较于传统装置，本发明实施例所形成的自对准导孔具有更好的电性能，例如在电阻率方面。其他优点包含与现有的半导体装置设计和制造具有相容性，所以本发明实施例不需要额外的处理，因此实现起来容易且便宜。

本发明实施例的一面向涉及一半导体装置。第一栅极结构和第二栅极结构各自设置于基板之上。第一导电接触件和第二导电接触件各自设置于所述基板之上。第一导孔设置于所述第一导电接触件之上。第二导孔设置于所述第二导电接触件之上。第一栅极接触件设置于所述第一栅极结构之上。介电结构设置于所述第一栅极结构之上和第二栅极结构之上。介电结构的第一部分设置于第一导孔和第二导孔之间且电性隔离第一导孔和第二导孔。介电结构的第二部分设置于第一导孔和第一栅极接触件之间且电性隔离第一导孔和第一栅极接触件。介电结构的第一部分和第二部分各自包含单一类型的介电材料。第一导电接触件和第一导孔之间的第一界面在剖面图中构成所述第一导电接触件的上表面区域的第一百分比。第一栅极结构和第一栅极接触件之间的第二界面在剖面图中构成所述第一栅极结构的上表面区域的第二百分比。所述第一百分比大于所述第二百分比。

在一些实施例中，所述第一百分比和所述第二百分比的比例范围介于约1.8：1至约1.4：1。在一些实施例中，所述第一百分比在剖面图中大致上等于100％。在一些实施例中，所述半导体装置还包含多个栅极间隔物，设置于所述第一栅极结构和所述第二栅极结构的侧壁上，其中所述栅极间隔物的上表面设置于介电结构的一部分下方且与介电结构的一部分直接接触。在一些实施例中，所述基板包含第一源极/漏极区域和第二源极/漏极区域，所述第一导电接触件设置于第一源极/漏极区域之上；以及所述第二导电接触件设置于第二源极/漏极区域之上。在一些实施例中，所述基板还包含第三源极/漏极区域，且其中所述半导体装置还包含：设置于所述基板之上的第三栅极结构；设置于所述第三源极/漏极区域之上的第三导电接触件；以及设置于所述第三栅极结构和第三导电接触件之上，且与所述第三栅极结构和第三导电接触件电性连接的开槽接触件。在一些实施例中，所述半导体装置还包含：设置于基板之上的第四导电接触件；设置于所述第四导电接触件之上的第一介电层；以及设置于所述第一介电层之上的第二介电层。在一些实施例中，所述半导体装置还包含：分别设置于所述基板之上的第四栅极结构和第五栅极结构，其中第四导电接触件设置于所述第四栅极结构和第五栅极结构之间；设置于所述第四栅极结构之上的第二栅极接触件；以及设置于所述第五栅极结构之上的第三栅极接触件，其中所述第一介电层和第二介电层设置于第二栅极接触件和第三栅极接触件之间。在一些实施例中，所述第一介电层具有第一材料组成；所述第二介电层具有与第一材料组成不同的第二材料组成；以及所述介电结构具有与第一材料组成和第二材料组成不同的第三材料组成。在一些实施例中，所述第一材料组成包含氧化锆；所述第二材料组成包含氧化硅；以及所述第三材料组成包含氮化硅。

本发明实施例的另一面向涉及一半导体装置。多个栅极结构设置于一基板之上。多个导电接触件设置于所述基板之上。多个栅极接触件设置于所述栅极结构的第一子集之上。第一介电材料设置于所述栅极结构的第二子集之上。多个导孔设置于所述导电接触件的第一子集之上。第二介电材料设置于所述导电接触件的第二子集之上。第三介电材料设置于所述第二介电材料之上。所述第一介电材料、第二介电材料和第三介电材料与彼此具有不同的材料组成。在剖面图中：每一个导孔占据设置于其下方的导电接触件的上表面区域的第一百分比；每一个栅极接触件占据设置于其下方的栅极结构的上表面区域的第二百分比；且所述第一百分比大于所述第二百分比。

在一些实施例中，所述第一百分比和所述第二百分比的比例范围介于约1.8：1至约1.4：1。在一些实施例中，第一介电材料包含氮化硅；第二介电材料包含氧化锆；以及第三介电材料包含氧化硅。

本发明实施例的另一面向涉及一半导体装置的制造方法。多个栅极结构和多个导电接触件各自形成于一基板之上，其中多个栅极罩分别形成于所述栅极结构之上。回蚀刻所述导电接触件，借此形成多个开口。形成第一介电层于所述栅极罩之上和所述导电接触件之上，其中第一介电层填充所述开口。将所述第一介电层回蚀刻为多个第一介电区段，其中每一个第一介电区段设置于相应的其中一个导电接触件上且部分地填充相应的其中一个开口。形成第二介电层于所述栅极罩之上和所述第一介电区段之上，其中第二介电层填充所述开口。蚀刻所述第二介电层以形成多个第一通孔于所述导电接触件的至少一个子集之上。形成一导电材料以填充所述第一通孔。进行平坦化制程以移除所述导电材料的一部分和所述第二介电层的一部分，借此形成多个第一导孔于所述第一通孔中。

在一些实施例中，在蚀刻所述第二介电层之后，至少一些第一通孔与彼此桥接。在一些实施例中，所述第一介电区段与所述第二介电层具有一蚀刻选择性且防止位于其之下的导电接触件在回蚀刻所述第一介电层期间或蚀刻所述第二介电层期间被蚀刻。在一些实施例中，进行所述平坦化制程直到到达所述栅极罩。在一些实施例中，在蚀刻所述第二介电层的后但在形成所述导电材料之前，还包含：蚀刻所述第二介电层和栅极罩以形成多个第二通孔于所述栅极结构的至少一个子集之上。在一些实施例中，导电材料的形成填充了所述第二通孔，且平坦化制程的进行形成多个第二导孔于所述第二通孔中。在一些实施例中，所述栅极结构包含第一栅极结构；所述导电接触件包含第一导电接触件；蚀刻至少一个第二通孔以横向跨越所述第一栅极结构和第一导电接触件；以及形成开槽接触件于至少一个第二通孔中，所述开槽接触件将所述第一栅极结构与第一导电接触件电性连接。在一些实施例中，所述提供包含形成多个栅极罩，所述栅极罩包含氮化硅；形成所述第一介电层包含形成氧化锆；以及形成所述第二介电层包含形成氧化硅。

以上概述数个实施例的部件，使得在本发明所属技术领域中技术人员可以更加理解本发明实施例的面向。在本发明所属技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。本发明所属技术领域中技术人员也应该理解到，此类等效的结构并未悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。举例来说，通过使位元线(bit line)导体和字线(word line)导体具有不同的厚度，可使这些导体具有不同电阻。然而，也可以使用其他改变金属导体电阻的技术。