集成电路
阅读说明：本技术 集成电路 (Integrated circuit with a plurality of transistors ) 是由 叶凌彦 萧孟轩 孙元成 于 2019-06-26 设计创作，主要内容包括：本揭示是关于一种集成电路。所揭示的技术在沟槽内局部地形成磊晶层,此沟槽具有在沟槽的侧壁中堆叠的角形凹陷。控制凹陷大小以控制在沟槽内形成的磊晶层的厚度。凹陷由覆盖层覆盖并且从最底部凹陷开始相继地逐个暴露出。磊晶层在沟槽内逐个形成,磊晶层的晶面边缘部分对准到相应凹陷中,此凹陷是为了磊晶层而相继地暴露的凹陷。(The present disclosure relates to an integrated circuit. The disclosed technique forms an epitaxial layer locally within a trench having a stacked angular recess in a sidewall of the trench. The recess size is controlled to control the thickness of the epitaxial layer formed in the trench. The recesses are covered by a cover layer and successively exposed one after the other starting from the bottommost recess. The epitaxial layers are formed one by one within the trenches with edge portions of the crystal planes of the epitaxial layers aligned in respective recesses that are successively exposed for the epitaxial layers.)
技术领域
本揭示是关于一种集成电路。
背景技术
互补金属氧化物半导体(CMOS)晶体管是用于集成电路的构建区块。较快的CMOS切换速度需要较高的驱动电流，这驱使CMOS晶体管的栅极长度持续缩小。较短的栅极长度导致不期望的“短通道效应”，其中栅极的电流控制功能受到危害。FinFET晶体管已经发展到克服短通道效应。作为进一步改进通道的静电控制的一步，已经开发了具有环绕式栅极的晶体管，其中栅极部分可自上表面、下表面及侧壁围绕半导体通道或通道条带。
发明内容
在一实施例中，一种集成电路包含一基板、一第一装置、一第二装置及一第一绝缘结构。第一装置包括在基板上方的一第一半导体材料的分离纳米线结构的一第一堆叠、以及围绕分离纳米线结构的第一堆叠的一第一栅极结构。第二装置包括在基板上方的一第二半导体材料的分离纳米线结构的一第二堆叠、以及围绕分离纳米线结构的第二堆叠的一第二栅极结构。第一绝缘结构是在横向上位于第一装置与第二装置之间，或在纵向上位于基板与第一装置之间中的一者或多者。
附图说明
当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。在附图中，除非上下文另外指出，相同元件符号标识类似元件或动作。在附图中元件的大小及相对位置不必按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1是示例集成电路(IC)的横截面图；
图1-1是图1的一部分的放大视图；
图2是示例制程的流程图；以及
图3A至图3M是在制造纳米线堆叠的示例制程的各个阶段中晶圆的横截面图。
【符号说明】
100 集成电路结构(IC)
102 基板
104 N型掺杂区域(N井)
106 P型掺杂区域(P井)
110 第一装置
112 绝缘主体
113 绝缘层
114 倾斜侧壁
115 空间
116 凹陷
116a 凹陷
116b 凹陷
118 上表面
120 分离纳米线条带
130 栅极
132 外部间隙壁
134 内部间隙壁
140 源极/漏极区域
150 第二装置
152 绝缘主体
153 绝缘层
154 倾斜侧壁
156 凹陷
156a 凹陷
156b 凹陷
158 上表面
160 分离纳米线条带
170 栅极
172 外部间隙壁
174 内部间隙壁
180 源极/漏极区域
200 制程
205 操作
210 操作
215 操作
220 操作
225 操作
230 操作
235 操作
240 操作
250 操作
255 操作
300 晶圆
308 上表面
308C 上表面部分
310 牺牲基板区域
312 沟槽
312(1) 第一沟槽介电部分
312(2) 交替部分
312(3) 沟槽介电部分
312(4) 交替部分
312C 上部
314 堤状结构
314C 拐角部分
316 侧壁
316(1) 第一侧壁部分
316C 侧壁部分
320 覆盖层
330(1) 凹陷
330(2) 凹陷
330(3) 凹陷
330(4) 凹陷
332 结晶平面
332(4) 上边缘
334 晶面
336 脊部界面
340(1) 第一覆盖层
340(2) 覆盖层
340(3) 覆盖层
340(4) 覆盖层
350 磊晶层
350(1) 磊晶层
350(2) 磊晶层
350(3) 磊晶层
350(4) 磊晶层
350R 晶面边缘部分
352(1) 晶面边缘
352(2) 晶面边缘部分
352(3) 晶面边缘部分
352,352(1) 晶面边缘部分
352,352(2) 晶面边缘部分
352,352(3) 晶面边缘部分
352,352(4) 晶面边缘部分
354(1) 上表面
358 硬遮罩层
360 介电层
362 上表面
370 纳米线堆叠
370(1) 硅纳米线条带
370(2) 硅锗纳米线条带
370(3) 硅纳米线条带
370(4) 硅锗纳米线条带
410 牺牲基板区域
412 沟槽
414 堤状结构
416 倾斜侧壁
460 绝缘层
470 纳米线堆叠
470(1) 硅锗纳米线条带
470(2) 硅纳米线条带
470(3) 硅锗纳米线条带
470(4) 硅纳米线条带
θ1 角度
θ2 角度
θ3 角度
θ4 角度
具体实施方式
本揭示描述了用于由局部形成的纳米线半导体条带的堆叠形成栅极全环(gate-all-around)装置的技术。发明者已经观察到，在所定义空间(如沟槽)内的磊晶层的局部生长期间，磊晶层的晶面边缘部分可使磊晶层的总体品质变差。例如，下部磊晶层的晶面边缘部分使上部磊晶层在下部磊晶层的角形晶面边缘部分之后形成，该角形晶面边缘部分与上部磊晶层的晶面边缘部分结合而致使进一步的磊晶生长缺陷。所揭示的技术在沟槽内形成磊晶层，此沟槽具有在沟槽的侧壁中堆叠的角形凹陷。选择凹陷大小以控制在沟槽内形成的磊晶层的厚度。凹陷由覆盖层覆盖并且从最底部凹陷开始相继地逐个暴露出。磊晶层在沟槽内逐个形成，其中其晶面边缘部分对准到相应凹陷中，此凹陷是针对磊晶层相继地暴露的凹陷。磊晶制程包括用于限制磊晶层垂直地超出所暴露凹陷的形成的蚀刻部件。因此，在覆盖层附近不形成磊晶层。磊晶形成亦包括对厚度的动态反馈控制以增强磊晶层厚度的准确性。所得磊晶层各包括对准到相应凹陷中且在整个沟槽中实质上平坦地延伸以及具有期望厚度的晶面边缘部分。局部形成的磊晶层经图案化以形成纳米线堆叠。栅极全环(GAA)晶体管由局部形成的纳米线堆叠形成。随着局部形成磊晶层，针对每种类型的晶体管局部且独立地最佳化堆叠的纳米线条带的厚度。
以下揭示内容提供许多不同实施例或实例，以便实施所描述标的的不同特征。下文描述部件及布置的具体实例以简化本描述。当然，此等仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便及清晰的目的且本身并不指定所论述的各个实施例及/或配置之间的关系。
此外，为了便于描述，本文可使用空间相对性术语(诸如“在……之下”、“在……下方”、“下部”、“在……之上”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了附图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且可相应地类似解读本文所使用的空间相对性描述词。
在以下描述中，阐述某些具体细节以便提供对本揭示的各个实施例的透彻理解。然而，熟悉此项技术者将理解，本揭示可在没有此等具体细节的情况下实践。在其他实例中，与电子部件及制造技术相关联的熟知结构尚未详细描述，以避免不必要地混淆本揭示的实施例的描述。
除非上下文另有要求，否则在整个说明书及以下申请专利范围中，词语“包含(comprise)”及其变型，诸如“包含(comprises)”及“包含(comprising)”，将被解释为开放的包含性意义，亦即，解释为“包括，但不限于”。
使用序数(诸如第一、第二及第三)不必暗指次序的排名意义，而是可仅在动作或结构的多个实例之间进行区分。
在整个此说明书中提及“一个实施例”或“一实施例”意指结合实施例描述的特定特征、结构或特性包括在至少一个实施例中。因此，在整个此说明书的各个位置中出现片语“在一个实施例中”或“在一实施例中”不必皆指相同实施例。此外，特定特征、结构或特性可以任何适宜方式结合在一或多个实施例中。
如在此说明书及随附申请专利范围中使用，除非文中内容另外明确地指出，否则单数形式“一(a)”、“一(an)”及“该(the)”包括复数指示物。亦应当注意到，除非文中内容另外明确地指出，否则术语“或(or)”通常以其包括“及/或”的意义采用。
栅极全环(GAA)晶体管结构可通过任何适宜方法来图案化。例如，结构可使用一或多个光微影制程(包括双图案化或多图案化制程)来图案化。通常，双图案化或多图案化制程结合光微影及自对准制程，从而允许产生具有例如与可另外使用单个、直接光微影制程获得的间距相比较小的间距的图案。例如，在一个实施例中，牺牲层在基板上方形成并且使用光微影制程图案化。间隙壁使用自对准制程与图案化的牺牲层一起形成。随后移除牺牲层，并且可随后使用剩余间隙壁来图案化GAA结构。
图1是包括CMOS部件的示例集成电路结构(IC)100的横截面图。参见图1，IC 100包括基板102，基板102包括N型掺杂区域(N井)104及P型掺杂区域(P井)106。第一装置110(例如，PMOS)在N井104内及上方形成。第二装置150(例如，NMOS)在P井106内及上方形成。第一装置110及第二装置150中的一者或两者是在相应N井104、P井106中的相应绝缘主体112、152附近。图1图示了绝缘主体112、152彼此分离；然而，本揭示的实施例不限于彼此分离的绝缘主体112、152。例如，在其他实施例中，绝缘主体112、152可能彼此接触。在其他实施例中，绝缘主体112、152中的一或多者可为各种半导体材料的半导体主体。层113、153分别在绝缘主体112、152附近，并且包括与绝缘主体112、152相同的介电材料(亦即，层113、153可为相应绝缘主体112、152的集成部件)，或层113、153可为与绝缘主体112、152不同的层。
此外，绝缘主体112、152可为相同的介电材料层，例如，绝缘主体112、152可通过相同介电材料的相同沉积制程形成。绝缘主体112、152用不同数字标记以指示此等绝缘主体分别与第一装置110或第二装置150相关联。在其他实施例中，绝缘主体112、152经由不同制程形成。N井104及P井106是可选的。在一些实施例中，由于绝缘层112、152、113、153阻挡电荷载流子移动，装置110、150中的一或多者不在掺杂区域104、106内形成，而是在半导体基板102中直接形成。
第一装置110及第二装置150各包括多个(为了说明图示为两个)分离纳米线条带120、160的垂直堆叠以及围绕在相应的分离纳米线条带120、160周围的栅极130、170。分离纳米线条带120、160经配置为装置110、150的通道区域并且与相应的源极/漏极区域140、180形成接面。源极/漏极区域140、180由内部间隙壁134、174及/或外部间隙壁132、172与相应栅极130、170分离。
在一实施例中，纳米线条带120是硅锗或其他适宜半导体材料。源极/漏极区域140是掺杂的硅锗或其他适宜半导体材料。掺杂剂是第Ⅲ族中的元素，诸如硼、镓、铟及类似者。纳米线条带160是硅或其他适宜半导体材料。源极/漏极区域180是掺杂的硅或其他适宜半导体材料。掺杂剂为第V族中的元素，诸如砷、磷及类似者。
图1图示了源极/漏极结构140、180的两个实施例。在关于源极/漏极结构140图示的实施例中，源极/漏极结构140通过纳米线条带120的边缘表面接触纳米线条带120。此外，源极/漏极结构140经图案化以在源极/漏极结构140与绝缘主体112的倾斜侧壁114之间具有空间115。在关于源极/漏极结构180图示的实施例中，源极/漏极结构180一直延伸到绝缘主体152，或特定地延伸到倾斜侧壁154上的凹陷156中。源极/漏极结构140/180及半导体条带120/160的其他结构配置亦是可能的并且包括在本揭示中。例如，源极/漏极结构140/180可围绕在至少一些纳米线条带120/160周围。纳米线条带120、160可缩回(如120所示)或在绝缘主体152的凹陷156(及/或绝缘主体112的凹陷116)之间一直延伸。
图1图示了不限制本揭示的范畴的源极/漏极结构140、180的说明性实例。源极/漏极结构140、180的其他实施例亦是可能的并且包括在本揭示中。
基板102可包括呈晶体结构的硅基板及/或其他元素半导体，如锗。替代或另外地，基板102可包括化合物半导体，诸如碳化硅、砷化镓、砷化铟、及/或磷化铟。此外，基板102亦可包括绝缘体上硅(SOI)结构。基板102可包括磊晶层及/或可为了效能增强目的而应变。
栅极结构130、170各者作为替代金属栅极形成。以下描述列出用于栅极结构130、170的材料的实例。栅极130、170的闸电极各包括导电材料，例如，金属或金属化合物。用于栅极结构130、170的闸电极的适宜金属材料包括钌、钯、铂、钨、钴、镍、及/或导电金属氧化物，以及其他适宜的P型金属材料，并且包括铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、铝化物及/或导电金属碳化物(例如，碳化铪、碳化锆、碳化钛、及碳化铝)，以及用于N型金属材料的其他适宜材料。在一些实例中，栅极结构130、170的闸电极各包括经调整以具有适当工作函数的工作函数层，用于场效晶体管装置的增强效能。例如，适宜的N型工作函数金属包括Ta、TiAl、TiAlN、TaCN、其他N型工作函数金属、或其组合，并且适宜的P型工作函数金属材料包括TiN、TaN、其他P型工作函数金属、或其组合。在一些实例中，导电层(诸如铝层、铜层、钴层或钨层)在工作函数层上方形成，使得栅极结构130、170的闸电极各包括在栅极介电质上方设置的工作函数层以及在工作函数层上方并且在栅极覆盖(为了简便而未图示)下方设置的导电层。在一实例中，取决于设计需求，栅极结构130、170的闸电极各具有范围约5nm至约40nm的厚度。
在示例实施例中，栅极介电层包括界面氧化硅层(为了简便而未分开图示)，例如，具有范围约5至约10埃
在一实施例中，外部间隙壁132、172由低介电常数介电材料形成，诸如氮氧化硅(SiON)、一氧化硅(SiO)、碳氮氧化硅(SiONC)、碳氧化硅(SiOC)、真空、及其他介电质或其他适宜材料。外部间隙壁132、172可经由化学气相沉积(CVD)、高密度电浆CVD、旋涂、溅镀或其他适宜方法形成。
在一实施例中，内部间隙壁134、174由低介电常数介电材料(例如，介电常数值小于6)形成。内部间隙壁134、174的低介电常数介电材料可具有与相应的外部间隙壁132、172的介电常数不同的介电常数。内部间隙壁134、174的低介电常数材料包括下列中的一或多个：一氧化硅(SiO)、碳氮氧化硅(SiONC)、碳氧化硅(SiOC)、碳化硅(SiC)、或其他适宜的低介电常数介电材料。在一实施例中，内部间隙壁134、174材料的介电常数值与外部间隙壁132、172材料的介电常数值相同。在一实例中，内部间隙壁134、174亦包括在相应栅极结构130、170或相应源极/漏极结构140、180中的一或多个附近的一或多个气隙。
绝缘或半导体主体112、152各包括通常倾斜的侧壁114、154(以虚线图示)。在一实施例中，在倾斜侧壁114、154与绝缘或半导体主体112、152的上表面118、158之间的角度θ1、θ2是在约65度至约89度之间或如本文描述的其他角度。角度θ1、θ2可实质上相同或可具有不同值。多个凹陷116、156沿着绝缘或半导体主体112、152的侧壁114、154垂直堆叠形成。绝缘或半导体主体112上的凹陷116的大小可与绝缘或半导体主体152上的凹陷156不同。此外，在倾斜侧壁114上的两个紧密相邻的凹陷116a、116b或在倾斜侧壁154上的凹陷156a、156b可具有不同大小。如图1-1(凹陷116、156的放大视图)所示，凹陷116、156的大小包括厚度T及深度D。两个凹陷116、156的厚度、深度或二者可为不同的。
绝缘主体152可包括与绝缘主体112相同或不同的介电材料。半导体主体112/152可包括与基板102相同或不同的半导体材料。
在其他实施例中，绝缘主体112及绝缘主体152可均为相同或不同介电材料的绝缘主体或均为相同或不同半导体材料的半导体主体。
在另一实施例中，绝缘主体112、152可用与纳米线条带120、160的半导体材料相同或不同的半导体材料替代。
纳米线条带120及纳米线条带160由磊晶层的堆叠形成，此等磊晶层通过局部磊晶生长各自形成。纳米线条带120及纳米线条带160可包括不同厚度。此外，因为在制造装置110、150中的一个时使用的牺牲条带以及第一装置110及第二装置150中的另一个的纳米线条带120、160不由相同的磊晶层制造，所以第一装置110及第二装置150中的一个的内部间隙壁134、174可能不与第一装置110及第二装置150中的另一个的纳米线条带160、120横向对准。再次注意到，下文将更详细描述：纳米线条带120及纳米线条带160由磊晶层的堆叠形成，此等磊晶层在局部磊晶生长中各自形成。
图1图示了绝缘主体112、152将第一装置110及第二装置150与基板102完全分离，这不是限制性的。在其他实施例中，第一装置110及第二装置150中的一或多个可穿过绝缘主体112、152朝向基板102延伸。
图1图示了第一装置110及第二装置150均部分嵌入基板102的相应N井104或P井106中，这不是限制性的。
此外，本揭示包括第一装置110及第二装置150中的一个可使用其他技术形成。例如，第一装置110或第二装置150中的一个在绝缘主体的侧壁中可能不包括相应的凹陷116、156。
图1图示了使用双槽制程(dual-tub process)，亦即，在基板102中形成P井106及N井104二者。其他制程(如在N型基板中的P井制程或在P型基板中的N井制程)亦是可能的并且包括在本揭示中。亦即，绝缘主体112、152中的一个可能嵌入分离掺杂的基板区域(P井或N井)中，并且绝缘主体112、152中的另一个嵌入原始基板102(N型或P型)中。
在一实施例中，在第一装置110、第二装置150与相应的绝缘/半导体主体112、152之间的空间113、153可为孔隙、气隙，可由介电材料完全或部分填充，或可由半导体材料完全或部分填充。在空间113、153中的介电材料可为与相应绝缘主体112相同的介电材料或可为不同的介电材料。此外，空间113、153可由半导体材料至少部分填充。在空间113、153中的半导体材料可为与相应的源极/漏极结构140、180相同的半导体材料或可为不同的半导体材料。此外，凹陷116、156中的一些可由与纳米线条带120、160的半导体材料类似的半导体材料至少部分填充。
在其他实施例中，如图1分别关于第一装置110及第二装置150图示，空间113、153不存在并且凹陷116、156各者在半导体纳米线条带120、160，相应的源极/漏极结构140、180或其他纳米线条带附近。
图2图示了制造IC装置(例如，图1的示例IC 100)的示例制程。图3A至图3M以横截面图图示了在根据图2的示例制程制造示例IC 100的制程中的晶圆300的不同阶段。
在示例操作205中，接收晶圆300。图3A图示了晶圆300包括基板102，基板102包括在晶圆300的上表面308处彼此共面的N井104及P井106。作为说明性实例，基板102是硅基板。图3A图示了作为非限制说明性实例，其中N井104及P井106彼此对接。N井104可以各种方法由第V族元素(如砷、磷等)的掺杂剂/杂质、或其各种组合掺杂。P井106可以各种方法由第Ⅲ族元素(如硼、镓等)的掺杂剂/杂质、或其各种组合掺杂。
返回参见图2，亦参考图3B，在示例操作210中，使用减压化学气相沉积(ReducedPressure Chemical Vapor Deposition；RP-CVD)或任何其他适宜方法在N井104及P井106中的一或多者内形成牺牲基板区域310、410。牺牲基板区域310、410各包括与基板102不同的材料。例如，在说明性实例中，在基板102为硅的情形中，牺牲基板区域310、410是锗。
在另一实施例中，不形成牺牲基板区域，并且后续制程用N井104或P井106中的一或多个替代地执行。
在另一实施例中，浅沟槽隔离(Shallow Trench Isolation；STI)区域在N井104或P井106之间及/或之内形成，并且牺牲基板区域310、410(或原始N井104、P井106)随后形成，作为围绕N井104或P井106中的STI区域的环型区域。
返回参见图2，亦参考图3C，在示例操作215中，形成嵌入牺牲基板310、410的每一者中并且由与牺牲基板310、410不同的材料填充的沟槽312、412。例如，沟槽312、412由介电材料(如氧化硅)填充。在本文的描述中，元件符号312、412亦指在沟槽312、412中填充的介电材料。在形成沟槽312、412的情况下，围绕相应沟槽312、412的牺牲基板310、410的剩余部分分别被称为堤状结构(bank structure)314、414。
堤状结构314、414各包括倾斜侧壁316、416。在堤状结构314、414的倾斜侧壁316、416与上表面308之间的角度θ3、θ4是在约65度至约89度之间。此外，角度θ3、θ4由在沟槽312、412内形成的磊晶层的预定的晶面角度来决定。具体地，沟槽θ3、θ4用以下方式选择：相应的倾斜侧壁316、416适于形成配合磊晶层的晶面角度的凹陷。在本文中进一步描述此角度范围的重要性。
图3C图示了沟槽312、412不向下延伸穿过牺牲基板区域310、410并且不到达基板102，或更具体地，不到达N井104或P井106。在其他实施例中，沟槽312、412各自穿过相应的牺牲基板区域310、410延伸并且到达基板102，或更具体地，到达N井104或P井106。
如本文所描述，沟槽312、412可在牺牲基板区域310、410之前形成，这不改变本揭示的范畴。此外，沟槽312、412可在N井104、P井106内直接形成，而在其之前或之后不形成牺牲基板区域310、410。在本文的描述中，作为说明性实例，使用牺牲区域310、410以说明示例制程。类似制程亦可以用N井104、P井106材料所围绕的沟槽312、412直接执行。
返回参见图2，亦参考图3D，在示例操作220中，在具有牺牲基板区域中的一个(例如，此处为牺牲基板区域410)由例如碳化硅的硬遮罩层358覆盖的情况下，形成在其他牺牲基板310中覆盖堤状结构314的拐角部分314C的覆盖层320。如图3D所示，拐角部分314C包括侧壁316的部分316C以及上表面308的部分308C。覆盖层320覆盖侧壁部分316C及拐角部分314C的上表面部分308C。在一实施例中，垫氧化层322在覆盖层320与拐角部分314C的上表面部分308C之间形成。垫氧化物322可在移除覆盖层320的制程中保护拐角部分314C。覆盖层320是氮化硅或其他适宜介电材料。
在形成覆盖层320时，移除沟槽材料312的上部312C(以虚线图示)。
在后文描述的一些附图中，出于简便目的，仅图示晶圆300的N井104部分。将了解，类似描述亦应用到晶圆300的P井106部分并且可以在单独的制程中执行。
返回参见图2，亦参考图3E，在示例操作225中，第一侧壁部分316(1)通过移除沟槽312介电材料的第一沟槽介电部分312(1)来暴露出。在一实施例中，将移除的第一沟槽介电部分312(1)的厚度t1控制为实质上等于期望在移除的第一沟槽介电部分312(1)的空间中形成的磊晶层的厚度。
返回参见图2，亦参考图3F，在示例操作230中，第一凹陷330(1)穿过暴露的第一侧壁部分316(1)形成。在一实施例中，第一凹陷330(1)具有角形轮廓，并且利用在牺牲基板310材料(作为说明性实例，此处为锗)的不同结晶平面/平面之中具有不同蚀刻速率的蚀刻剂来形成。角形轮廓指在脊部界面处相接的两个平面。如第3F-1图的放大视图中图示，角形轮廓包括在脊部界面336处相接的两个平面334。若蚀刻剂沿着暴露的侧壁部分316(1)的不同结晶平面具有非等向性的蚀刻速率，则可采用湿式蚀刻制程或反应性离子蚀刻制程作为结晶非等向性蚀刻。更具体地，如第3F-1图的放大视图中图示，与结晶平面332(以虚线图示)相比，结晶平面334具有较低蚀刻速率。由于在约65至约89度之间的角度θ3(图3C)相当接近90度，侧壁316与结晶平面332相对成直线，并且适当的角形凹陷330(1)基于蚀刻速率差异而形成。进一步更小的θ3角度(例如，小于65度)可妨碍角形凹陷330(1)的形成。
角度凹陷330(1)的轮廓被控制为符合在沟槽312内且在第一凹陷330(1)之间形成的磊晶层的角形晶面边缘部分或与其成直线。
亦可形成具有其他轮廓(如半椭圆形)的第一凹陷330(1)，这均包括在本揭示中。此外，取决于蚀刻时序，蚀刻亦可能在高蚀刻速率结晶平面332减小至到达脊部界面336之前终止。亦即，如第3F-2图所示，第一凹陷330(1)可包括梯形轮廓。
返回参见图2，亦参考图3G，在示例操作235中，形成覆盖第一凹陷330(1)的第一覆盖层340(1)。在一实施例中，第一覆盖层340(1)包括与沟槽312介电材料不同的介电材料，使得第一覆盖层340(1)及沟槽312介电材料包括彼此不同的蚀刻选择性。在一实施例中，覆盖层340(1)包括与覆盖层320相同的介电材料，例如，此处为SiN。如图3G所示，第一覆盖层340(1)亦覆盖拐角部分314C的侧壁部分316C，从而累积在覆盖层320上方。
参考图3H，操作225、230、235的序列重复预定的次数，使得多个凹陷330(图示为四个凹陷330(1)、330(2)、330(3)及330(4))的垂直堆叠沿着堤状结构314的侧壁316形成。在一实施例中，两个紧密相邻的移除的沟槽介电部分312(例如，312(2)及312(3))以及相应的暴露的侧壁部分包括不同厚度。移除的沟槽介电部分312的交替部分(例如，312(2)及312(4))以及相应的暴露的侧壁部分包括实质上相同的厚度。因此，两个紧密相邻的凹陷330(例如，330(2)及330(3))包括不同大小的深度D、厚度T、或不同大小的深度D及厚度T(图1-1)。两个交替凹陷330(例如，330(2)及330(4))包括实质上相同大小的深度D及厚度T。
每个凹陷330(1)、330(2)、330(3)、330(4)是由至少一个覆盖层340(此处为340(1)、340(2)、340(3)及340(4))覆盖。与沿着倾斜侧壁316堆叠较低的凹陷330相比，沿着倾斜侧壁316堆叠较高的凹陷330由更多层的覆盖层340覆盖，这是因为用于较低凹陷330的覆盖层340亦覆盖较高凹陷330。换言之，覆盖层340在较高凹陷330上方累积。此覆盖层340的累积通过倾斜侧壁316的适当倾斜来实现，亦即，适当地形成的角度θ3。例如，在一实施例中，角度θ3是在约65度至约89度之间。例如，形成以覆盖最低凹陷330(4)的覆盖层340(4)亦覆盖高于凹陷330(4)的凹陷330(3)、330(2)及330(1)。因此，与较低凹陷330相比，较高凹陷330由较厚累积的介电材料(亦即，更多层的覆盖层340)来覆盖。
若角度θ3高于约89度，覆盖层340可能无法在较高凹陷330上有效地累积。
在一实施例中，移除的沟槽312介电部分(例如，312(2))的厚度以及相应凹陷330(2)的大小是由在移除的沟槽312介电部分312(2)的空间中形成的磊晶层控制。磊晶层的不同材料及/或结晶定向可包括不同角状晶面边缘部分。磊晶制程的条件(例如，温度)亦可影响所形成磊晶层的角形晶面边缘部分。在决定凹陷330的大小及或轮廓时独立地或整体考虑到所有此等因素。
返回参见图2，亦参考图3I，在示例操作240中，最低凹陷330(此处为330(4))是通过蚀刻暴露出。控制蚀刻条件，移除覆盖最低凹陷330(4)的覆盖层340(4)，而覆盖相邻更高凹陷330(3)的覆盖层340(3)仍保留，并且相邻较高凹陷330(3)保持被覆盖。归因于覆盖层340的累积，甚至更高凹陷330(2)及330(1)亦保持被覆盖。
在示例操作245中，磊晶层350(1)在沟槽310中形成，其中磊晶层350(1)的晶面边缘352(1)对准到角形凹陷330(4)中。磊晶层350(1)包括第一半导体材料，例如，硅。在一实施例中，磊晶制程包括防止经由覆盖层340的界面生长硅的蚀刻部件。因此，磊晶层350(1)不延伸超出凹陷330(4)的上边缘332(4)。此外，在磊晶制程期间，例如，经由振荡的石英谐振器原位监控磊晶层350(1)的厚度。此监控提供对磊晶制程的薄膜沉积部件的厚度控制的实质上实时反馈。由此，通过在沉积制程期间，经由实时监控及反馈方法来动态最佳化磊晶参数以提升精确控制磊晶层350(1)的厚度。
由于磊晶层350(1)的晶面边缘352(1)对准到角形凹陷330(4)中，磊晶层350(1)的上表面354(1)是实质上平坦的。磊晶层因此实质上在由凹陷330(4)的上边缘332(4)定义的整个空间中一直延伸。通过对准到角形凹陷330(4)中，磊晶层350(1)的晶面边缘352(1)不需要完美地配合到凹陷330(4)中。在一实施例中，即使磊晶层350(1)的晶面边缘352(1)不完美地配合到凹陷330(4)中，表面354(1)的平坦度可被改善。在另一实施例中，如图3I-1所示，控制凹陷330(4)的轮廓，使得磊晶层350(1)的晶面边缘部分352(1)被完全包含在凹陷330(4)内。例如，可控制/选择在凹陷330的晶面332与晶面334之间的蚀刻速率差异以实现凹陷330的期望轮廓(图3F-1)。
参见图3J，重复操作240及245以形成磊晶层350(2)、350(3)、350(4)，作为在沟槽310内的磊晶层的堆叠。磊晶层350(2)、350(3)、350(4)中的每一个的晶面边缘部分352(2)、352(3)、352(4)分别对准到相应凹陷330(3)、330(2)、330(1)中。
紧密相邻的磊晶层350(例如，350(2)及350(3))包括不同的半导体材料。交替的磊晶层350(例如，350(2)及350(4))包括相同的半导体材料。在一实施例中，磊晶层350(1)及350(3)为硅或其他适宜半导体材料。磊晶层350(2)及350(4)为硅锗或其他适宜半导体材料。硅的磊晶层350(1)、350(3)包括相同厚度t2。硅锗的磊晶层350(2)、350(4)包括相同厚度t3。取决于装置及/或电路设计，t2可能等于或可能不等于t3。如由制造制程提供，t3实质上等于t1(图3E)。因此，基本上，磊晶层350的堆叠包括以交替序列堆叠的硅层350(1)、350(3)以及硅锗层350(2)、350(4)。硅磊晶层350(1)、350(3)的厚度t2以及硅锗磊晶层350(2)、350(4)的厚度t1基于具体装置设计来决定。在GAA制程中，一种类型的磊晶层(硅磊晶层350(1)、350(3)或硅锗磊晶层350(2)、350(4))将用于形成晶体管装置的通道层，并且其他类型将用作牺牲层。
因为磊晶层350中的每一个的边缘部分对准到相应凹陷330中，每个磊晶层350是实质上平坦的并且一直在沟槽312内横向延伸。
返回参见图2，亦参考图3K，在示例操作250中，至少部分移除牺牲基板区域310。牺牲基板310的堤状结构314可自沟槽312下方定位的牺牲基板310的部分分离地移除。在一实施例中，介电材料可在沟槽312中形成。在另一实施例中，可保持在沟槽312下方的牺牲基板310材料。具体地，相继移除覆盖层320及垫氧化层322以暴露牺牲基板310。选择性蚀刻牺牲基板310(例如，锗)，而保留磊晶层350。介电层360随后在通过移除牺牲基板310而空出的空间内沉积。因此，介电层360亦包括与磊晶层350的晶面边缘部分352对接的凹陷。
在其他实施例中，不移除“牺牲”基板区域310。此外，如本文所描述，在其他实施例中，不形成牺牲基板区域310，并且使用本文描述的制程直接在N井104内形成磊晶层350。
图3K图示了进行平坦化制程(例如，CMP)以使得介电层360的上表面362与最顶部磊晶层350(此处为硅锗的350(4))共面(例如，实质上与其处于相同水平)，这不限制本揭示的范畴。
返回参见图2，亦参考图3L，在示例操作255中，磊晶层350的堆叠经图案化以形成包括硅纳米线条带370(1)、370(3)及硅锗纳米线条带370(2)、370(4)的纳米线条带370的堆叠。磊晶层350的晶面边缘部分350R可保持在介电层360的凹陷内或可被移除。
类似制程亦在P井106中进行以产生纳米线堆叠470。如图3M所示，纳米线堆叠470包括以交替序列堆叠的硅锗纳米线条带470(1)、470(3)以及硅纳米线条带470(2)、470(4)，其中将硅纳米线条带470(4)堆叠为最顶部的条带。由于纳米线堆叠470与纳米线堆叠370分开地制造，纳米线条带470的相继次序可以与纳米线条带370的相继次序不同。例如，如图3M说明性图示，在纳米线堆叠370中的最顶部纳米线条带为硅锗纳米线条带370(4)，并且在纳米线堆叠470中的最顶部纳米线条带为硅纳米线条带470(4)。此外，硅纳米线条带470(4)、470(2)的厚度可与硅纳米线条带370(3)、370(1)的厚度不同。类似地，硅锗纳米线条带470(3)、470(1)的厚度可与硅锗纳米线条带370(4)、370(2)的厚度不同。在每个纳米线堆叠370、470内，硅纳米线条带可包括与硅锗纳米线条带不同的厚度。此外，在一实施例中，硅锗纳米线条带370(4)、370(2)不与硅锗纳米线470(3)、470(1)对准，并且不与硅纳米线条带470(4)及470(2)对准。例如，此等纳米线条带的中心线可彼此偏移。硅纳米线条带370(3)、370(1)不与硅纳米线条带470(4)、470(2)对准，并且不与硅锗纳米线条带470(3)及470(1)对准。纳米线条带的所有厚度可针对纳米线堆叠370及纳米线堆叠470分别地最佳化，这取决于待由其制造的装置。
在一实例中，纳米线堆叠370用于制造具有通道区域的PMOS装置，此等通道区域由硅锗纳米线条带370(2)、370(4)制造。硅纳米线条带370(1)、370(3)作为牺牲条带移除，并且用栅极结构替代。因此，在所得的PMOS晶体管中，栅极结构围绕硅锗纳米线条带的表面。
纳米线堆叠470用于制造具有通道区域的NMOS装置，此等通道区域由硅纳米线条带470(2)、470(4)制造。硅锗纳米线条带470(1)、470(3)作为牺牲条带移除并且用栅极结构替代。因此，在所得的NMOS晶体管中，栅极结构围绕硅纳米线条带的表面。
图1图示了由晶圆300制造的集成电路的示例CMOS部件。图2的示例制程200可用于制造图1的示例结构100及/或其他结构/装置，上述各者皆包括在本揭示中。注意到，在图1中，纳米线条带160的序列与图3M所示的纳米线堆叠470的相继次序不同。如本文所描述，可以针对每个牺牲基板区域310、410并且基于设计需求来定制及最佳化在局部形成的纳米线堆叠370、470中的纳米线条带的相继次序、材料、及厚度或其他参数。此弹性有利于分别且独立地改进PMOS及NMOS装置的装置效能。此外，绝缘层360、460在形成纳米线堆叠370、470时整合，这简化了将CMOS制程整合到高压类比制程(如双极-CMOS-DMOS(BCD)制程)中。
此外，所揭示的形成磊晶层的技术解决了由磊晶层的角形晶面边缘部分产生的问题。所得的磊晶层是实质上平坦的，并且在局部磊晶生长区域(亦即，牺牲基板区域)的整个沟槽中延伸。由此，产品品质可被改善，并且可以进一步减小在装置之间的间距大小。
本揭示可用对以下实施例的描述来进一步了解：
在一实施例中，集成电路包括基板、第一装置、第二装置及位在第一装置与第二装置之间第一绝缘结构。第一装置包括在基板上方的第一半导体材料的分离纳米线结构的第一堆叠、以及围绕分离纳米线结构的第一堆叠的第一栅极结构。第二装置包括在基板上方的第二半导体材料的分离纳米线结构的第二堆叠、以及围绕分离纳米线结构的第二堆叠的第二栅极结构。
在一实施例中，集成电路进一步包含一第二绝缘结构，其是在横向上位于第一装置与第二装置之间，或在纵向上位于基板与第二装置之间中的一者或多者。
在一实施例中，分离纳米线结构的第一堆叠包括一第一分离纳米线结构及垂直地在第一分离纳米线结构附近的一第二分离纳米线结构，第二分离纳米线结构由第一栅极结构的一部分与第一分离纳米线结构垂直地分离，并且第一栅极结构的部分的一厚度在一垂直方向上与分离纳米线结构的第二堆叠的一第三分离纳米线结构的一厚度不同。
在一实施例中，第一半导体材料为硅并且第二半导体材料为硅锗。
在一实施例中，第一绝缘结构嵌入基板的一第一掺杂区域内。
在一实施例中，第二绝缘结构嵌入基板的一第二掺杂区域内。
在另一实施例中，一种方法包括在第一基板区域内形成第二基板区域。沟槽在第二基板区域内形成，并且第二基板区域的堤状结构围绕沟槽形成。堤状结构包括倾斜侧壁部分及上拐角。沟槽由与第二基板区域不同的材料填充。暴露出倾斜侧壁的第一侧壁部分。第一凹陷在暴露的第一侧壁部分上形成。形成覆盖第一凹陷的第一介电覆盖层。暴露出倾斜侧壁的第二侧壁部分。第二侧壁部分在第一侧壁部分下方。第二凹陷在第一角形凹陷下方的暴露的第二侧壁部分上形成。形成覆盖第二凹陷并且在第一介电覆盖层上方延伸的第二介电覆盖层。暴露出第二凹陷，而第一凹陷保持被覆盖。第一半导体磊晶层在沟槽中形成，其中第一半导体磊晶层的晶面边缘部分对准到第二凹陷中。暴露出第一角形凹陷。第二半导体磊晶层在第一半导体磊晶层上方的沟槽中形成，其中第二半导体磊晶层的晶面边缘部分对准到第一凹陷中。
在一实施例中，方法进一步包含形成覆盖沟槽的上拐角的一介电覆盖层。
在一实施例中，方法进一步包含在介电覆盖层与堤部的一上表面之间形成一氧化层。
在一实施例中，第一侧壁部分及第二侧壁部分包括在一垂直方向上的一不同厚度。
在一实施例中，倾斜侧壁定义一空间，空间在一横截面图中实质上为一凸起的等腰梯形。
在一实施例中，方法进一步包含：通过移除堤状结构的一剩余部分形成一孔隙；以及通过用一介电材料填充孔隙形成一绝缘主体。
在一实施例中，用一介电材料填充孔隙包括：进行一平坦化制程以使得绝缘主体与第二半导体磊晶层实质上处于一相同水平。
在一实施例中，方法进一步包含：通过图案化第一半导体磊晶层及第二半导体磊晶层形成一第一半导体条带及一第二半导体条带的一垂直堆叠；移除第一半导体条带或第二半导体条带中的一者；以及形成一栅极结构围绕第一半导体条带或该第二半导体条带中的另一者的至少三个表面。
在一实施例中，方法进一步包含：移除在沟槽下方的第二基板区域的一部分；以及在沟槽下方形成一绝缘主体。
在一实施例中，形成穿过第二基板区域向下延伸并且到达第一基板区域的沟槽。
在一实施例中，第一基板区域为一掺杂的基板区域。
在进一步的实施例中，一种方法包括接收晶圆，此晶圆包括具有P井及N井的基板。第一基板主体在P井中形成，并且第二基板主体在N井中形成。第一沟槽在第一基板主体中形成，并且第二沟槽在第二基板主体中形成。第一沟槽及第二沟槽均具有倾斜侧壁。第一凹陷在第一沟槽的倾斜侧壁上形成。第二凹陷在第二沟槽的倾斜侧壁上形成。第二凹陷具有与第一凹陷不同的厚度。第一半导体材料的第一磊晶层在第一沟槽中形成，其中第一半导体磊晶层的晶面边缘部分延伸到第一凹陷中。第一半导体材料的第二磊晶层在第二沟槽中形成，其中第二半导体磊晶层的晶面边缘部分延伸到第二凹陷中。第二磊晶层具有与第一磊晶层不同的厚度。
在一实施例中，第一磊晶层及第二磊晶层在一横向方向上彼此不对准。
在一实施例中，方法进一步包含：通过移除第一基板主体或第二基板主体中的至少一者来形成一孔隙；以及通过将一介电材料填充到孔隙中来形成一绝缘主体。
前述内容概述了若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下进行本文的各种变化、替代及更改。
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