阅读说明：本技术 可编程可抹除的非易失性存储器 (Programmable erasable non-volatile memory ) 是由 许家荣 孙文堂 于 2019-03-22 设计创作，主要内容包括：本发明公开一种可编程可抹除的非易失性存储器,包括：第一选择晶体管、第一浮动栅晶体管、第二选择晶体管与第二浮动栅晶体管。第一选择晶体管的选择栅极与第一源/漏端接收分别接收第一选择栅极电压与第一源极线电压。第一浮动栅晶体管的第一源/漏端与连接至第一选择晶体管的第二源/漏端,第一浮动栅晶体管的第二源/漏端接收第一位线电压。第二选择晶体管的选择栅极与第一源/漏端分别接收第二选择栅极电压与第二源极线电压。第二浮动栅晶体管的第一源/漏端连接至第二选择晶体管的第二源/漏端,第二浮动栅晶体管的第二源/漏端接收一第二位线电压。(The invention discloses a programmable erasable nonvolatile memory, comprising: a first selection transistor, a first floating gate transistor, a second selection transistor and a second floating gate transistor. The selection gate and the first source/drain terminal of the first selection transistor receive a first selection gate voltage and a first source line voltage, respectively. The first floating gate transistor has a first source/drain terminal and a second source/drain terminal connected to the first select transistor, the second source/drain terminal of the first floating gate transistor receiving the first bit line voltage. The selection grid electrode and the first source/drain terminal of the second selection transistor respectively receive a second selection grid electrode voltage and a second source electrode line voltage. The first source/drain terminal of the second floating gate transistor is connected to the second source/drain terminal of the second select transistor, and the second source/drain terminal of the second floating gate transistor receives a second bit line voltage.)

可编程可抹除的非易失性存储器

技术领域

本发明涉及一种非易失性存储器(nonvolatile memory)，且特别涉及一种可编程可抹除的非易失性存储器。

背景技术

请参照图1A至图1D，其所绘示为已知可编程可抹除的非易失性存储器，其公开于美国专利US8941167。其中，图1A为非易失性存储器的俯视图；图1B为非易失性存储器的第一方向(a1a2方向)剖面图；图1C为非易失性存储器的第二方向(b1b2方向)剖面图；以及，图1D为非易失性存储器的等效电路图。

由图1A与图1B可知，已知非易失性存储器中包括二个串接的p型晶体管制作在一N型井区(NW)。在N型井区NW中包括三个p型掺杂区域31、32、33，在三个p型掺杂区域31、32、33之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极34、36。

第一p型晶体管作为选择晶体管，其选择栅极34连接至一选择栅极电压(V_SG)，p型掺杂区域31连接至源极线电压(V_SL)。再者，p型掺杂区域32可视为第一p型晶体管的p型掺杂区域与第二p型晶体管的p型掺杂区域相互连接。第二p型晶体管作为浮动栅晶体管，其上方包括一浮动栅极36，其p型掺杂区域33连接至位线电压(V_BL)。而N型井区(NW)连接至一N型井区电压(V_NW)。

由图1A与图1C可知，已知非易失性存储器中还包括一个n型晶体管，或者可说包括一浮动栅极36以及一个抹除栅区域(erase gate region)35所组合而成的元件。n型晶体管制作在一P型井区(PW)。在P型井区(PW)中包括一个n型掺杂区域38。换句话说，抹除栅区域35包括P型井区(PW)以及n型掺杂区域38。

如图1A所示，浮动栅极36向外延伸并相邻于抹除栅区域35。因此，浮动栅极36可视为n型晶体管的栅极，而n型掺杂区域38可视为n型源极掺杂区域与n型漏极掺杂区域相互连接。再者，n型掺杂区域38连接至抹除线电压(erase line voltage，V_EL)。而P型井区(PW)连接至一P型井区电压(V_PW)。再者，由图1C可知，抹除栅区域35与N型井区(NW)之间可以被隔离结构(isolating structure)39所区隔，此隔离结构39例如为浅沟槽隔离(shallow trenchisolation，STI)。

由图1D的等效电路可知，非易失性存储器包括一选择晶体管、一浮动栅晶体管与一n型晶体管。其中，选择晶体管与浮动栅晶体管皆为p型晶体管并制作在N型井区(NW)，且N型井区(NW)接收N型井区电压(V_NW)。另外，n型晶体管制作在一P型井区(PW)，且P型井区(PW)接收P型井区电压(V_PW)。

选择晶体管的选择栅极端接收选择栅极电压(V_SG)，选择晶体管的第一源/漏端接收源极线电压(V_SL)。浮动栅晶体管的第一源/漏端连接至选择晶体管的第二源/漏端，浮动栅晶体管的第二源/漏端接收位线电压(V_BL)。n型晶体管的栅极端与浮动栅晶体管的浮动栅极相互连接，n型晶体管的第一源/漏端与n型晶体管的第二源/漏端相互连接并接收抹除线电压(erase line voltage，V_EL)。

发明内容

本发明的目的提出一种全新结构的可编程可抹除的非易失性存储器。

本发明涉及一种可编程可抹除的非易失性存储器，包括：一第一选择晶体管，包括一选择栅极接收一第一选择栅极电压，一第一源/漏端接收一第一源极线电压以及一第二源/漏端；一第一浮动栅晶体管，包括一浮动栅极，一第一源/漏端连接至该第一选择晶体管的该第二源/漏端，以及一第二源/漏端接收一第一位线电压；一第二选择晶体管，包括一选择栅极接收一第二选择栅极电压，一第一源/漏端接收一第二源极线电压以及一第二源/漏端；一第二浮动栅晶体管，包括一浮动栅极，一第一源/漏端连接至该第二选择晶体管的该第二源/漏端，以及一第二源/漏端接收一第二位线电压；其中，该第一浮动栅晶体管的该浮动栅极与该第二浮动栅晶体管的该浮动栅极相互连接。

本发明涉及一种可编程可抹除的非易失性存储器，包括：一第一型井区；一第一掺杂区域、一第二掺杂区域与一第三掺杂区域形成在该第一型井区的表面，其中该第一掺杂区域接收一第一源极线电压，该第三掺杂区域接收一第一位线电压；一第一选择栅极形成在该第一掺杂区域与该第二掺杂区域之间的表面上方，且该第一选择栅极接收一第一选择栅极电压；一第一浮动栅极形成在该第二掺杂区域与该第三掺杂区域之间的表面上方；一第二型井区；一第四掺杂区域、一第五掺杂区域与一第六掺杂区域形成在该第二型井区的表面，其中该第四掺杂区域接收一第二源极线电压，该第六掺杂区域接收一第二位线电压；一第二选择栅极形成在该第四掺杂区域与该第五掺杂区域之间的表面上方，且该第二选择栅极接收一第二选择栅极电压；一第二浮动栅极形成在该第五掺杂区域与该第六掺杂区域之间的表面上方，且该第二浮动栅极与第一浮动栅极相互接触。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：

附图说明

图1A至图1D为已知可编程可抹除的非易失性存储器。

图2A与图2B为本发明第一实施例的可编程可抹除的非易失性存储器。

图3A至图3D为第一实施例非易失性存储器在负操作的偏压与运作示意图。

图4为第一实施例非易失性存储器在正操作的偏压示意图。

图5为本发明第二实施例的可编程可抹除的非易失性存储器。

图6A与图6B为本发明第三实施例的可编程可抹除的非易失性存储器。

图7A至第7D图为第三实施例非易失性存储器在负操作的偏压与运作示意图。

图8为第三实施例非易失性存储器在正操作的偏压示意图。

图9A与图9B为本发明第四实施例的可编程可抹除的非易失性存储器。

图10A至第10D图为第四实施例非易失性存储器在正操作的偏压与运作示意图。

【符号说明】

20、50、60、90：非易失性存储器

21、22、23、31、32、33：p型掺杂区域

25、26、27、38：n型掺杂区域

29、39：隔离结构

34、36：栅极

35：抹除栅区域

51：耦合层

具体实施方式

请参照图2A与图2B，其所绘示为本发明第一实施例的可编程可抹除的非易失性存储器。其中，图2A为非易失性存储器的俯视图。第2B为第一实施例非易失性存储器的等效电路图。

由图2A可知，非易失性存储器20中包括二个串接的p型晶体管制作在一N型井区(NW)以及二个串接的n型晶体管制作在一P型井区(PW)。其中，N型井区(NW)与P型井区(PW)之间由一隔离结构29所区隔，此隔离结构29可为例如为p型基板、n型基板或者深N型井区(DNW)。

在N型井区NW中包括三个p型掺杂区域21、22、23。再者，在p型掺杂区域21、22之间的表面上方形成由多晶硅(polysilicon)所组成的栅极SG1；在p型掺杂区域22、23之间的表面上方形成由多晶硅所组成的栅极FG1。其中，第一p型晶体管作为第一选择晶体管，其选择栅极SG1连接至第一选择栅极电压(V_SG1)，p型掺杂区域21连接至第一源极线电压(V_SL1)。再者，p型掺杂区域22可视为第一p型晶体管的p型掺杂区域与第二p型晶体管的p型掺杂区域相互连接。第二p型晶体管作为第一浮动栅晶体管，其上方包括一浮动栅极FG1，其p型第二掺杂区域23连接至第一位线电压(V_BL1)。而N型井区(NW)连接至一N型井区电压(V_NW)。

在P型井区PW中包括三个n型掺杂区域25、26、27，在三个n型掺杂区域25、26、27之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极SG2、FG2。其中，第一n型晶体管作为第二选择晶体管，其选择栅极SG2连接至第二选择栅极电压(V_SG2)，n型掺杂区域25连接至第二源极线电压(V_SL2)。再者，n掺杂区域26可视为第一n型晶体管的n型掺杂区域与第二n型晶体管的n型掺杂区域相互连接。第二n型晶体管作为第二浮动栅晶体管，其上方包括一浮动栅极FG2，其n型第二掺杂区域27连接至第二位线电压(V_BL2)。而P型井区(PW)连接至一P型井区电压(V_PW)。

根据本发明的实施例，第一浮动栅晶体管的浮动栅极FG1与第二浮动栅晶体管的浮动栅极FG2是由相同的多晶硅所组成，亦即第一浮动栅晶体管的浮动栅极FG1与第二浮动栅晶体管的浮动栅极FG2是相互连接。再者，第一浮动栅晶体管的沟道长度(channellength)L1小于第二浮动栅晶体管的沟道长度L2。另外，第一浮动栅晶体管的沟道宽度(channel width)w1小于第二浮动栅晶体管的沟道宽度w2。

由图2B的等效电路可知，非易失性存储器20包括一第一选择晶体管、一第二选择晶体管、一第一浮动栅晶体管与一第二浮动栅晶体管。亦即，由四个晶体管组成非易失性存储器20的一个存储器胞(memory cell)，而存储器胞连接至二条位线(bit line)，二条源极线(source line)，以及二条选择线(select line)。

再者，第一选择晶体管与第一浮动栅晶体管皆为p型晶体管并制作在N型井区(NW)，且N型井区(NW)接收N型井区电压(V_NW)。另外，第二选择晶体管与第二浮动栅晶体管皆为n型晶体管并制作在一P型井区(PW)，且P型井区(PW)接收P型井区电压(V_PW)。

第一选择晶体管的选择栅极端SG1接收第一选择栅极电压(V_SG1)，第一选择晶体管的第一源/漏端接收第一源极线电压(V_SL1)。第一浮动栅晶体管的第一源/漏端连接至第一选择晶体管的第二源/漏端，第一浮动栅晶体管的第二源/漏端接收第一位线电压(V_BL1)。

第二选择晶体管的选择栅极端SG2接收第二选择栅极电压(V_SG2)，第二选择晶体管的第一源/漏端接收第二源极线电压(V_SL2)。第二浮动栅晶体管的第一源/漏端连接至第二选择晶体管的第二源/漏端，第二浮动栅晶体管的第二源/漏端接收第二位线电压(V_BL2)。

以下详细介绍本发明非易失性存储器20的运作。

在非易失性存储器20在进行编程动作时，操作第一选择晶体管与第一浮动栅晶体管，使得热载子(hot carrier)，例如电子，由第一浮动栅晶体管的沟道区域(channelregion)注入(inject)浮动栅极FG1。

在非易失性存储器20在进行抹除动作时，第一浮动栅晶体管上浮动栅极FG1与N型井区(NW)之间的电压差很大，进而造成电子由第一浮动栅晶体管的浮动栅极FG1退出(eject)至N型井区(NW)。

非易失性存储器20在进行读取动作时，操作第二选择晶体管与第二浮动栅晶体管，使得第二浮动栅晶体管根据浮动栅极FG2上的电子数量来产生读取电流，并根据读取电流的大小来决定非易失性存储器20的存储状态。

请参照图3A至图3D，其所绘示为第一实施例非易失性存储器在负操作(negativeoperation)的偏压与运作示意图。其中，非易失性存储器20所接收的偏压电压中有负电压值时即称为负操作。

如图3A与图3B所示，编程动作可以分成二个时间区间。举例来说，编程动作需要50μs，初期的第一时间区间为20μs，后期的第二时间区间为30μs。

在编程动作的初期，第二选择栅极电压(V_SG2)、第二源极线电压(V_SL2)、第二位线电压(V_BL2)与P型井区电压(V_PW)皆为0V。再者，第一选择栅极电压(V_SG1)为0V、第一源极线电压(V_SL1)为5V、第一位线电压(V_BL1)为-2V、N型井区电压(V_NW)为5V。在此偏压下，大约0V会耦合(couple)至第一浮动栅晶体管的浮动栅极FG1，进而开启第一浮动栅晶体管。另外，由于第一选择晶体管开启，所以编程电流Ipgm流经第一浮动栅晶体管。因此，电子即由第一浮动栅晶体管的沟道区域注入浮动栅极FG1。

在编程动作的后期，第二选择栅极电压(V_SG2)、第二源极线电压(V_SL2)、第二位线电压(V_BL2)提供一上升电压(ramp voltage)，例如0V直接上升至5V。另外，由于P型井区电压(V_PW)为0V，约5V的电压会耦合至第二浮动栅晶体管的浮动栅极FG2。由于二个浮动栅极FG1、FG2相互连接，使得第一浮动栅晶体管的浮动栅极FG1也偶合约5V的电压，将造成更多电子注入第一浮动栅晶体管的浮动栅极FG1，可提高非易失性存储器20的编程效率。

另外，在其他的偏压实施例中，提供至第二选择栅极电压(V_SG2)、第二源极线电压(V_SL2)、第二位线电压(V_BL2)的上升电压也可以由0V逐渐地(smoothly)上升至5V，或者是提供一个增量并逐次由0V上升至5V。

如图3A与图3C所示，在抹除动作时，第二选择栅极电压(V_SG2)、第二源极线电压(V_SL2)、第二位线电压(V_BL2)与P型井区电压(V_PW)皆为-7.5V。再者，第一选择栅极电压(V_SG1)、第一源极线电压(V_SL1)、第一位线电压(V_BL1)与N型井区电压(V_NW)皆为7.5V。因此，第一选择晶体管与第二选择晶体管关闭。

由于第二浮动栅晶体管的浮动栅极FG2可耦合(couple)出约-7.5V的电压。同时，由于第一位线电压(V_BL1)与N型井区电压(V_NW)皆为7.5V。因此，第一浮动栅晶体管的浮动栅极FG1与N型井区电压(V_NW)之间有约15V的电压差(voltage difference)，将造成电子由第一浮动栅晶体管的浮动栅极FG1退出至N型井区(NW)。

如图3A与图3D所示，在读取动作时，第一选择栅极电压(V_SG1)、第一源极线电压(V_SL1)、第一位线电压(V_BL1)与N型井区电压(V_NW)为2.5V，使得第一选择晶体管关闭。再者，第二选择栅极电压(V_SG2)为2.5V、第二源极线电压(V_SL2)为0V、第二位线电压(V_BL2)为2.5V、P型井区电压(V_PW)为0V，使得第二选择晶体管开启且第二浮动栅晶体管产生读取电流Iread。

基本上，读取电流Iread的大小是由第二浮动栅晶体管的浮动栅极FG2中是否存储电子来决定。举例来说，第二浮动栅晶体管的浮动栅极FG2存储电子，则造成第二浮动栅晶体管为关闭状态，产生的读取电流Iread非常小约为0。反之，第二浮动栅晶体管的浮动栅极FG2未存储电子，则造成第二浮动栅晶体管为开启状态，产生较大的读取电流Iread。因此，在读取动作时，根据读取电流Iread的大小即可以决定非易失性存储器20的存储状态。

根据本发明的实施例，第一浮动栅晶体管的沟道长度(channel length)L1小于第二浮动栅晶体管的沟道长度L2。另外，第一浮动栅晶体管的沟道宽度(channel width)w1小于第二浮动栅晶体管的沟道宽度w2。因此，第一浮动栅晶体管具有较佳的编程效率，第二浮动栅晶体管会有较佳的读取效率。

另外，除了负操作之外，第一实施例非易失性存储器20也可以正操作(positiveoperation)。请参照图4，其所绘示为第一实施例非易失性存储器在正操作的偏压示意图。亦即，进行编程动作、抹除动作与读取动作时，非易失性存储器20所接收的偏压电压皆为大于等于0的电压值。再者，非易失性存储器20进行编程动作、抹除动作与读取动作时的运作类似于图3B至图3D，此处不再赘述。

当然，第一实施例的非易失性存储器20也可以稍微修改，用以提高编程动作、抹除动作以及读取动作的效率。请参照图5，其所绘示为本发明第二实施例的可编程可抹除的非易失性存储器。

相较于第一实施例的非易失性存储器20，第二实施例的非易失性存储器50中增加了一耦合层(couple layer)51以及一延伸部(extension part)sg2。其中，延伸部sg2是属于选择栅极SG2的延伸。另外，耦合层51可接收一耦合电压(coupling voltage，V_CP)，例如耦合电压(V_CP)等于第二选择栅极电压(V_SG2)。

根据本发明的第二实施例，耦合层51形成在浮动栅极FG1与FG2附近。相同地，选择栅极SG2的延伸部sg2也位于浮动栅极FG1与FG2附近。另外，耦合层51并未接触于非易失性存储器50中的四个晶体管。举例来说，耦合层51可为多晶硅层或者金属层。当耦合层51为多晶硅层时，可直接制作在浮动栅极FG1与FG2的旁边；当耦合层51为金属层时，可制作在浮动栅极FG1与FG2的上方。在进行编程动作、抹除动作或者读取动作时，耦合层51的耦合电压V_CP可以耦合至浮动栅极FG1、FG2用以提升效率。

请参照图6A与图6B，其所绘示为本发明第三实施例的可编程可抹除的非易失性存储器。其中，图6A为非易失性存储器的俯视图。图6B为第三实施例非易失性存储器的等效电路图。

相较于第一实施例，其差异在于非易失性存储器60中，第一选择晶体管与第二选择晶体管具有共同的选择栅极SG。亦即，第一选择晶体管的选择栅极与第二选择晶体管的选择栅极相互连接，并接收一选择栅极电压V_SG。

当然，改变第一实施例的非易失性存储器20的连接关系也可以完成第三实施例的非易失性存储器60。举例来说，将第一实施例中，第一选择晶体管的选择栅极SG1与第二选择晶体管的选择栅极SG2相互连接。并且，设定第一选择栅极电压V_SG1等于第二选择栅极电压V_SG2。

请参照图7A至图7D，其所绘示为第三实施例非易失性存储器在负操作(negativeoperation)的偏压与运作示意图。

如图7与图7B所示，在编程动作的初期，选择栅极电压(V_SG)、第二源极线电压(V_SL2)、第二位线电压(V_BL2)与P型井区电压(V_PW)皆为0V，使得第二选择晶体管关闭(turnoff)。再者，第一源极线电压(V_SL1)为5V、第一位线电压(V_BL1)为-2V、N型井区电压(V_NW)为5V。在此偏压下，大约0V会耦合(couple)至第一浮动栅晶体管的浮动栅极FG1，进而开启第一浮动栅晶体管。另外，由于第一选择晶体管开启，编程电流Ipgm流经第一浮动栅晶体管。因此，电子即由第一浮动栅晶体管的沟道区域注入浮动栅极FG1。

在编程动作的后期，第二源极线电压(V_SL2)、第二位线电压(V_BL2)提供上升电压(ramp voltage)，例如由0V直接上升至5V，使得第二浮动栅晶体管的浮动栅极FG2耦合(couple)出约5V的电压。由于二个浮动栅极FG1、FG2相互连接，使得第一浮动栅晶体管的浮动栅极FG1也偶合出约5V的电压，将造成更多电子注入第一浮动栅晶体管的浮动栅极FG1，可提高非易失性存储器60的编程效率。

另外，在其他的偏压实施例中，提供至第二源极线电压(V_SL2)、第二位线电压(V_BL2)的上升电压也可以由0V逐渐地(smoothly)上升至5V，或者是提供一个增量并逐次由0V上升至5V。

如图7A与图7C所示，在抹除动作时，选择栅极电压(V_SG)为0V；第二源极线电压(V_SL2)、第二位线电压(V_BL2)与P型井区电压(V_PW)皆为-7.5V。再者，第一源极线电压(V_SL1)、第一位线电压(V_BL1)与N型井区电压(V_NW)皆为7.5V。因此，第一选择晶体管与第二选择晶体管关闭。

由于第二浮动栅晶体管的浮动栅极FG2可耦合(couple)出约-7.5V的电压。同时，由于第一位线电压(V_BL1)与N型井区电压(V_NW)皆为7.5V。因此，第一浮动栅晶体管的浮动栅极FG1与N型井区电压(V_NW)之间有约15V的电压差，将造成电子由第一浮动栅晶体管的浮动栅极FG1退出至N型井区(NW)。

如图7A与第7D图所示，在读取动作时，选择栅极电压(V_SG)、第一源极线电压(V_SL1)、第一位线电压(V_BL1)与N型井区电压(V_NW)为2.5V，使得第一选择晶体管关闭。再者，第二源极线电压(V_SL2)为0V、第二位线电压(V_BL2)为2.5V、P型井区电压(V_PW)为0V，使得第二选择晶体管开启且第二浮动栅晶体管产生读取电流Iread。

相同地，读取电流Iread的大小是由第二浮动栅晶体管的浮动栅极FG2中是否存储电子来决定。因此，在读取动作时，根据读取电流Iread的大小即可以决定非易失性存储器60的存储状态。

另外，除了负操作之外，第三实施例非易失性存储器60也可以正操作。请参照图8，其所绘示为第三实施例非易失性存储器在正操作的偏压示意图。再者，非易失性存储器60进行编程动作、抹除动作与读取动作时的运作类似于图7B至第7D图，此处不再赘述。

当然，第三实施例的非易失性存储器60也可以稍微修改，用以提高编程动作、抹除动作以及读取动作的效率。例如，在第三实施例可编程可抹除的非易失性存储器中增加一耦合层，并接收一耦合电压。

请参照图9A与图9B，其所绘示为本发明第四实施例的可编程可抹除的非易失性存储器。其中，图9A为非易失性存储器的俯视图。第9B为第四实施例非易失性存储器的等效电路图。

相较于第一实施例，其差异在于非易失性存储器90中的N型井区(NW)中再形成一n型重掺杂区(N+)相邻于浮动栅极FG1。如此，将使得浮动栅极FG1、FG2与n型重掺杂区(N+)之间形成一电容器。基本上，浮动栅极FG1、FG2与n型重掺杂区(N+)之间形成的电容器可以在抹除动作时形成电子的退出路径。如此，使得非易失性存储器90在编程动作、抹除动作以及读取动作时，电子会有各别的移动路径，并使得非易失性存储器90的可靠度有效地提升。

由于n型重掺杂区(N+)连接至N型井区(NW)，因此n型重掺杂区(N+)也接收N型井区电压(V_NW)。如图9B所示，电容器的一端连接至浮动栅极FG1、FG2，电容器的另一端接收N型井区电压(V_NW)。

请参照图10A至第10D图，其所绘示为第四实施例非易失性存储器在正操作的偏压与运作示意图。

如如图10A与图10B所示，在编程动作的初期，第二选择栅极电压(V_SG2)、第二源极线电压(V_SL2)、第二位线电压(V_BL2)皆为3V。再者，第一选择栅极电压(V_SG1)为3.5V、第一源极线电压(V_SL1)为7V、第一位线电压(V_BL1)为0V、N型井区电压(V_NW)为7V与P型井区电压(V_PW)为0V。在此偏压下，使得第一选择晶体管开启并产生一编程电流Ipgm流经第一浮动栅晶体管。因此，电子即由第一浮动栅晶体管的沟道区域注入浮动栅极FG1。

在编程动作的后期，第二选择栅极电压(V_SG2)、第二源极线电压(V_SL2)、第二位线电压(V_BL2)提供一上升电压，例如由0V直接上升至6V，使得第二浮动栅晶体管的浮动栅极FG2耦合(couple)出约6V的电压。由于二个浮动栅极FG1、FG2相互连接，使得第一浮动栅晶体管的浮动栅极FG1也耦合出约6V的电压，将造成更多电子注入第一浮动栅晶体管的浮动栅极FG1，可提高非易失性存储器90的编程效率。

另外，在其他的偏压实施例中，提供至第二选择栅极电压(V_SG2)、第二源极线电压(V_SL2)、第二位线电压(V_BL2)的上升电压也可以由0V逐渐地(smoothly)上升至6V，或者是提供一个增量并逐次由0V上升至6V。

如图10A与图10C所示，在抹除动作时，第二选择栅极电压(V_SG2)、第二源极线电压(V_SL2)、第二位线电压(V_BL2)与P型井区电压(V_PW)皆为0V。再者，第一选择栅极电压(V_SG1)、第一源极线电压(V_SL1)、第一位线电压(V_BL1)皆为7.5V。N型井区电压(V_NW)为15V。

由于第二浮动栅晶体管的浮动栅极FG2可耦合(couple)出约0V的电压。同时，n型重掺杂区(N+)接收15V的N型井区电压(V_NW)。因此，第一浮动栅晶体管的浮动栅极FG1与n型重掺杂区(N+)之间有15V的电压差，将造成电子由第一浮动栅晶体管的浮动栅极FG1经由电容器退出至n型重掺杂区(N+)并进入N型井区(NW)。

如图10A与第10D图所示，在读取动作时，第一选择栅极电压(V_SG1)、第一源极线电压(V_SL1)、第一位线电压(V_BL1)与N型井区电压(V_NW)为2.5V。再者，第二选择栅极电压(V_SG2)为2.5V、第二源极线电压(V_SL2)为0V、第二位线电压(V_BL2)为2.5V、P型井区电压(V_PW)为0V，使得第二选择晶体管开启且第二浮动栅晶体管产生读取电流Iread。

基本上，读取电流Iread的大小是由第二浮动栅晶体管的浮动栅极FG2中是否存储电子来决定。因此，在读取动作时，根据读取电流Iread的大小即可以决定非易失性存储器90的存储状态。

相同地，第四实施例的非易失性存储器90也可以稍微修改，用以提高编程动作、抹除动作以及读取动作的效率。例如，在第四实施例可编程可抹除的非易失性存储器中增加一耦合层，并接收一耦合电压。

再者，在上述实施例中，是利用p型选择晶体管与p型浮动栅晶体管来进行编程动作以及抹除动作；并且利用n型选择晶体管与n型浮动栅晶体管来进行读取动作。当然本发明并不限定于此，在此领域的技术人员也可以利用利用n型选择晶体管与n型浮动栅晶体管来进行编程动作以及抹除动作；并且利用p型选择晶体管与p型浮动栅晶体管来进行读取动作。

由以上的说明可知，本发明提出一种可编程可抹除的非易失性存储器。利用正操作或者负操作可以对非易失性存储器进行编程动作、抹除动作，并且利用读取动作来决定非易失性存储器的存储状态。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。