阅读说明：本技术 一种分栅快闪存储器的版图、掩膜版及版图制作方法 (Layout and mask of split-gate flash memory and layout manufacturing method ) 是由 陈宏� 于 2019-10-25 设计创作，主要内容包括：本发明提供一种分栅快闪存储器的版图、掩膜版及版图制作方法，所述分栅快闪存储器的版图包括一浮栅版图层，所述浮栅版图层的浮栅图形区四周形成有冗余图形区，采用该版图制得掩膜版，从而形成分栅快闪存储器时，形成的分栅快闪存储器的浮栅结构的四围还围绕着没有功能的冗余结构，该冗余结构在后续对存储器的源线进行研磨时，起到负载作用，可在一定程度上保护浮栅结构的边缘不会被过度研磨，从而可以避免字线高度过低。即，本发明提供的分栅快闪存储器的版图、掩膜版及版图制作方法解决了分栅快闪存储器编程串扰失效的问题。(The invention provides a layout of a split-gate flash memory, a mask and a layout manufacturing method, wherein the layout of the split-gate flash memory comprises a floating gate layout layer, a redundant graphic area is formed around the floating gate graphic area of the floating gate layout layer, the mask is manufactured by adopting the layout, so that when the split-gate flash memory is formed, the periphery of a floating gate structure of the formed split-gate flash memory also surrounds a redundant structure without functions, and the redundant structure plays a role in loading when a source line of the memory is ground subsequently, can protect the edge of the floating gate structure from being excessively ground to a certain extent, and can avoid the situation that the height of a word line is too low. Namely, the layout, the mask and the layout manufacturing method of the split-gate flash memory provided by the invention solve the problem of programming crosstalk failure of the split-gate flash memory.)

一种分栅快闪存储器的版图、掩膜版及版图制作方法

技术领域

本发明涉及半导体技术领域，特别涉及一种分栅快快闪存储器的版图、掩膜 版及版图制作方法。

背景技术

一般而言，闪存(flash memory)包括两种基本结构：栅极叠层(stackgate)和 分栅(splitgate)式结构。请参考图1，现有的一种分栅式快闪存储器的存储单元 结构包括：半导体衬底10、漏区(即位线bit line，BL)111、源区112、源线多晶 硅层(即源线sourceline，SL)12、浮栅氧化层13、浮栅多晶硅层(floating gate， FG)14、第一侧墙(FGspacer1，FGSP1)151、第二侧墙152(FG spacer2,FGSP1)、 隧穿氧化层16(Tunnel Oxide)、字线多晶硅层(即字线word line，WL)17以及字 线侧墙18(WLSP)。在该分栅式闪存单元编程(program)时，字线作为控制栅 (control gate，CG)，在源线多晶硅层12上施加高电压、字线多晶硅层17施加 可以打开沟道的电压以及通过漏区111上灌入恒电流，且源线多晶硅层12处于 高电位，在所述高电位的作用下，一方面，沟道中会产生热电子，另一方面所述高电位会被耦合到浮栅多晶硅层14，所述浮栅多晶硅层14产生一个耦合电压， 在所述耦合电压的作用下，电子由所述浮栅多晶硅层14靠近源区被注入到浮栅 多晶硅层14，从而实现编程。

由于分栅快闪存储器的特殊结构，其容易产生编程串扰失效(punch throughdisturb by column，PTC)的问题，PTC常见晶圆边缘，失效位处于闪存阵列边 缘。这种失效常常是因为字线高度过低，导致后续的离子注入穿透字线进入沟道， 使得字线晶体管产生穿通失效。

发明内容

本发明的目的在于提供一种分栅快闪存储器的版图、掩膜版及版图制作方 法，以解决分栅快闪存储器编程串扰失效的问题。

为解决上述技术问题，本发明提供一种分栅快闪存储器的版图，所述分栅 快闪存储器的版图包括一浮栅版图层，所述浮栅版图层包括浮栅图形区和冗余 图形区，所述冗余图形区围绕所述浮栅图形区设置，且与所述浮栅图形区保持 设定距离。

可选的，在所述的分栅快闪存储器的版图，所述设定距离的范围为1.5μ m～2.5μm。

可选的，在所述的分栅快闪存储器的版图，所述冗余图形区包括至少一冗 余图形，所述冗余图形呈矩形框状。

可选的，在所述的分栅快闪存储器的版图，当所述冗余图形的数量大于或 等于2个时，所有所述冗余图形呈同心状分布。

可选的，在所述的分栅快闪存储器的版图，所述分栅式快闪存储器的版图 还包括一字线版图层，所述字线版图层位于所述浮栅版图层上方。

本发明还提供一种分栅快闪存储器的掩膜版，所述分栅快闪存储器的掩膜 版通过利用如上所述的分栅快闪存储器的版图制成。

本发明还提供一种分栅快闪存储器版图的制作方法，包括：

获取原始版图，所述原始版图包括一浮栅版图层，所述浮栅版图层包括一 浮栅图形区；

形成一冗余图形区，所述冗余图形区围绕所述浮栅图形区设置，且与所述 浮栅图形区保持设定距离。

可选的，在所述的分栅快闪存储器版图的制作方法中，所述设定距离的范 围为1.5μm～2.5μm。

可选的，在所述的分栅快闪存储器版图的制作方法中，所述冗余图形区包 括至少一冗余图形，所述冗余图形呈矩形框状。

可选的，在所述的分栅快闪存储器版图的制作方法中，当所述冗余图形的数 量大于或等于2个时，所有所述冗余图形呈同心状分布。

在本发明提供的分栅快闪存储器的版图、掩膜版及版图制作方法中，所述分 栅快闪存储器的版图包括一浮栅版图层，所述浮栅版图层的浮栅图形区四周形 成有冗余图形区，采用该版图制得掩膜版，从而形成分栅快闪存储器时，形成的 分栅快闪存储器的浮栅结构的四围还围绕着没有功能的冗余结构，该冗余结构 在后续对存储器的源线进行研磨时，可在一定程度上保护浮栅结构的边缘不会 被过度研磨，从而可以避免字线高度过低。即，本发明提供的分栅快闪存储器的 版图、掩膜版及版图制作方法解决了分栅快闪存储器编程串扰失效的问题。

附图说明

图1所示为现有的一种分栅式快闪存储器的存储单元结构示意图；

图2所示为本实施例提供的一种示例性的分栅快闪存储器的版图；

图3所示为本实施例提供的另一种示例性的分栅快闪存储器的版图；

图4所示为本实施例提供的分栅快闪存储器版图的制作方法的流程图；

其中，各附图标记说明如下：

10-半导体衬底；111-漏区；112-源区；12-源线多晶硅层；13-浮栅氧化层； 14-浮栅多晶硅层；151-第一侧墙；151-第二侧墙；16-隧穿氧化层；17-字线多晶 硅层；18-字线侧墙。

20-浮栅版图层；21-浮栅图形区；22-冗余图形区；201-浮栅图形；202-冗余 图形；30-字线版图层。

具体实施方式

以下结合附图和具体实施例对本发明提出的分栅快闪存储器的版图、掩膜 版及版图制作方法作进一步详细说明。需说明的是，附图均采用非常简化的形式 且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此 外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧 重点不同，有时会采用不同的比例。

现有分栅快闪存储器的形成方法一般包括以下步骤：(1)提供半导体衬底， 在半导体衬底上形成浮栅结构及字线结构；(2)在相邻浮栅结构之间的沟槽及沟 槽的外延部分形成源线多晶硅层；(3)对源线多晶硅层进行研磨处理。其中，所 述浮栅结构和所述字线结构可采用本领域人员所熟知的任何相关工艺形成，在 此不再赘述。

在对源线多晶硅层进行研磨时，很容易因为负载效应，而使得浮栅结构的边 缘被过度研磨，进而使得字线高度过低而导致产生编程串扰失效的问题。

有鉴于此，请参考图2，本实施例提供一种分栅快闪存储器的版图，所述 分栅快闪存储器的版图包括一浮栅版图层20，所述浮栅版图层20包括浮栅图形 区21和冗余图形区22，所述冗余图形区22围绕所述浮栅图形区21设置，且与 所述浮栅图形区21保持设定距离。

在此基础上，本实施例还提供一种分栅快闪存储器的掩膜版，该掩膜版采用 本实施例所提供的分栅快闪存储器的版图制成。

采用本实施例的所述分栅快闪存储器的版图制成掩膜版，从而形成分栅快 闪存储器时，形成的分栅快闪存储器的浮栅结构的四围还围绕着没有功能的冗 余结构，该冗余结构在后续对存储器的源线进行研磨时，可在一定程度上保护浮 栅结构的边缘不会被过度研磨，进而可以避免字线高度过低，改善分栅快闪存储 器编程串扰失效。特别地，由于形成的所述冗余结构围绕形成的浮栅结构的四周， 在面对负载效应时，与浮栅结构只在两侧面形成冗余结构相比，改善效果尤其明 显。

优选的，所述设定距离D的范围为1.5μm～2.5μm，例如可为1.5μm、2μ m、2.5μm等。当采用该范围的距离时，改善效果最佳。

以下对本实施例提供的所述分栅快闪存储器的掩膜版进行进一步描述。

图2中，浮栅图形区21所示为一种示例性的浮栅图形201，但根据工艺需 求，浮栅图形201也可能发生一些变化，例如，所述浮栅图形区21的浮栅图形 201还可如图3所示。本实施例对所述浮栅图形201的具体形状不作具体要求， 但本领域技术人员应当理解，一般的，浮栅图形201大致呈条状，且多个浮栅图 形201依次平行排布。

在此基础上，本实施例中，设置所述冗余图形区22包括至少一冗余图形202， 且所述冗余图形202呈矩形框状，所述冗余图形202的具体长度和宽度与所述 浮栅图形区21相匹配。

一般的，考虑到实际工艺操作的难易，请参考图2，本实施例中所述冗余图 形202的数量可为1，当所述冗余图形202的数量为1时，即可起到比较好的改 善效果。但若工艺条件允许，也可设置所述冗余图形202的数量大于或等于2个 (未图示)，当所述冗余图形202的数量大于或等于2个时，所有所述冗余图形202呈同心状分布。

本实施例提供所述分栅式快闪存储器的版图还可包括其它图层，例如字线 版图层30、源线版图层等。图2及图3中仅示例出所述字线版图层30，所述 字线版图层30位于所述浮栅版图层20上方。

基于同一思想，请参考图4，本实施例还提供一种分栅快闪存储器版图的 制作方法，包括以下步骤：

S11，获取原始版图，所述原始版图包括一浮栅版图层20，所述浮栅版图 层20包括一浮栅图形区21；

S12，形成一冗余图形区22，所述冗余图形区22围绕所述浮栅图形区21 设置，且与所述浮栅图形区21保持设定距离。

以下对本实施例提供的所述分栅快闪存储器版图的制作方法进行进一步描 述。

首先，执行步骤S11，获取原始版图，请参考图3，所述原始版图包括一 浮栅版图层20，还可包括字线版图层30、源线版图层等，图3中仅示例出所 述字线版图层30，所述字线版图层30位于所述浮栅版图层20上方。所述浮栅 版图层20包括多个浮栅图形201，所有所述浮栅图形201依次平行排布。同样 的，这里也对所述浮栅图形201的具体形状不作具体要求。

其次，执行步骤S12，形成一冗余图形区22，所述冗余图形区22围绕所 述浮栅图形区21设置，且与所述浮栅图形区21保持设定距离，优选的，所述 设定距离的范围为1.5μm～2.5μm，例如可为1.5μm、2μm、2.5μm等。当 采用该范围的距离时，改善效果最佳。

同样的，所述冗余图形202的数量可为1，当所述冗余图形202的数量为1 时，即可起到比较好的改善效果。但若工艺条件允许，也可设置所述冗余图形 202的数量大于或等于2个，当所述冗余图形202的数量大于或等于2个时，所 有所述冗余图形202呈同心状分布。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定， 本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利 要求书的保护范围。