半导体器件及其形成方法
阅读说明：本技术 半导体器件及其形成方法 (Semiconductor device and method of forming the same ) 是由 林孟汉 吴伟成 于 2019-08-27 设计创作，主要内容包括：提供一种用于制造集成半导体器件的方法,该集成半导体器件包括形成在半导体衬底的凹进区域中的嵌入式闪存阵列,该方法包括：在形成存储器阵列的浮置和控制栅极堆叠件之前,在栅极材料层上方沉积保护层,并且在保护层上方沉积自流平牺牲层,以产生基本平坦的上表面。然后将牺牲层蚀刻到去除牺牲层并在保护层上留下基本平坦的面的深度。然后在保护层上沉积光掩模,并且从栅极材料层蚀刻栅极堆叠件。本发明的实施例还涉及半导体器件及其形成方法。(There is provided a method for manufacturing an integrated semiconductor device including an embedded flash memory array formed in a recessed region of a semiconductor substrate, the method comprising: prior to forming the floating and control gate stacks of the memory array, a protective layer is deposited over the gate material layer, and a self-leveling sacrificial layer is deposited over the protective layer to create a substantially planar upper surface. The sacrificial layer is then etched to a depth that removes the sacrificial layer and leaves a substantially planar face on the protective layer. A photomask is then deposited on the protective layer and the gate stack is etched from the gate material layer. Embodiments of the invention also relate to semiconductor devices and methods of forming the same.)
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
与其他类型的固态非易失性存储器结构相比，闪存具有一些特定的优点和益处。这些优点和益处中的许多与例如改进的读取、写入和/或擦除速度、功耗、紧凑性、成本等相关。闪存通常用于配置为与相机、手机、录音机、便携式USB数据存储器器件(通常称为拇指驱动器或闪存驱动器等)一起使用的高密度数据存储器器件中。通常，在这样的应用中，在专用微芯片上制造闪存，然后将其与包含适当处理器电路的另一个或多个芯片一起在单个封装件中耦合，或者在配置为电耦合的单独的封装件中耦合。
具有嵌入式闪存的处理器是最近的发展。在这种器件中，闪存阵列与逻辑和控制电路一起在单个芯片上制造。这种布置通常用在微控制器单元(MCU)(即集成在单个芯片上的小型计算机器件)中，MCU通常被设计成重复执行有限数量的特定任务。MCU经常用于智能卡、无线通信设备、汽车控制单元等。存储器与相关处理电路的集成可以提高处理速度，同时减小封装件尺寸、功耗和成本。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：在半导体衬底(102)的非平坦表面上方形成保护层；在所述保护层上方形成牺牲层；在所述牺牲层上形成表面；以及将所述牺牲层的所述表面平坦化到足以去除所述牺牲层并且去除所述保护层的部分的深度。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：在半导体衬底中形成凹进区域；在所述凹进区域上方的层中形成用于存储器阵列的多个浮置栅极和控制栅极的栅极材料；在所述凹进区域中的所述栅极材料上方形成保护层；平坦化所述保护层；在平坦化的保护层上方形成蚀刻掩模层；以及通过蚀刻所述栅极材料而在所述凹进区域中形成多个栅极堆叠件。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：在半导体衬底的凹进区域中的栅极材料层的堆叠件上方形成保护层；在所述保护层上方沉积牺牲层，所述牺牲层的深度足以产生所述半导体衬底上的平坦化表面；以及将所述牺牲层去除到足以产生所述保护层上的平坦表面的深度。
本发明的又一实施例提供了一种半导体器件，包括：半导体衬底，包括凹进区域，所述凹进区域具有中心部分和外周部分；以及闪存阵列，位于所述凹进区域中，所述闪存阵列包括多个栅极堆叠件，并且每个所述栅极堆叠件具有宽度，对于所述凹进区域的所述中心部分中的所述栅极堆叠件和所述凹进区域的所述外周部分中的所述栅极堆叠件，所述栅极堆叠件的宽度是均匀的。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据实施例的在制造期间的具有嵌入式闪存(例如微控制器单元)的半导体器件的一部分的示意性侧视截面图。
图2A至图2D是在制造工艺的相应阶段的图1的半导体器件的示意性侧视截面图，特别地，示出了在嵌入式存储器阵列的控制和浮置栅极的形成期间的凹进区域，并且示出了由各个公开的实施例解决的问题的根源。
图3A至图3F是在制造工艺的各个阶的图1的半导体器件的示意性侧视截面图，并且示出了根据实施例的图1的器件100的控制和浮置栅极的形成。特别地，图3A至图3F的工艺从上面参考图2B描述的阶段继续，并且取代参考图2C至图2D描述的工艺的部分。
图4和图5是概述根据相应实施例的制造方法的流程图，与参考图2A至图2B和图3A至图3F描述的工艺一致。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
在附图中，一些元件用附图标记后跟字母表示，例如“704a、704b”。在这种情况下，字母标记用于在相应的描述中可用于指代或区分许多其他相似或相同元件中的特定元件或特定元件之间的差异。如果说明书省略了来自参考的字母，并且仅通过编号引用这些元件，则可以将其理解为对该参考编号所标识的任何或所有元件的一般参考，除非使用其他区别语言。
除非上下文明确地进一步限制了范围，否则对半导体衬底的提及可以在其范围内包括形成或沉积在衬底上的任何元件。例如，参考平坦化半导体衬底的表面可以指平坦化沉积或以其他方式形成在衬底的实际基底材料上的一层或多层材料，包括例如多晶硅层、金属层、介电层或材料、层和/或元件的组合。
微控制器单元(MCU)通常包括多个分立器件，例如中央处理单元(CPU)核心、静态随机存取存储器(SRAM)阵列(或模块)、闪存模块、系统集成模块、定时器、模数转换器(ADC)、通信和网络模块、电源管理模块等。这些器件中的每个又包括许多无源和有源电子组件，例如，电阻器、电容器、晶体管和二极管。大量这些部件(特别是有源组件)基于各种类型的金属氧化物半导体场效应晶体管(MOSFET)或其变型。在MOSFET中，在源极和漏极端子之间延伸的沟道区中的导电性由沟道区中的电场控制，该电场由控制栅极和器件主体之间的电压差产生。
图1是根据实施例的在半导体材料衬底102上制造期间的器件100(例如MCU)的一部分的示意性侧视截面图。器件100包括具有形成在半导体衬底102上的嵌入式闪存阵列104和其他处理器电路106的处理器。其他处理器电路106包括配置用于各种不同功能的多个晶体管108，但是出于本发明的此目的，将被称为逻辑晶体管，每个逻辑晶体管包括通过栅极电介质114与沟道区112隔离的控制栅极110。源极和漏极区116形成在沟道区112的相对端处。隔离区115电隔离器件100的各种组件，以防止在操作期间不同元件之间的干扰。
闪存阵列104位于凹进区域140内，并且由浅沟槽隔离(STI)区115a隔离。存储器阵列104包括多个闪存单元118，闪存单元118在许多方面类似于逻辑晶体管108，每个闪存单元118具有控制栅极120、沟道区122和栅极电介质124。然而，每个闪存存储器单元118还包括位于控制栅极120和栅极电介质124之间的浮置栅极126。在所示实施例中，擦除栅极电介质128位于每个浮置栅极126和相应的擦除栅极130之间。交替的源极和漏极区132、134在存储器单元118之间交错，使得每个存储器单元与一侧上的相邻存储器单元共享源极132，并且和相对侧上的相邻存储器单元共享漏极134。选择栅极136位于漏极134与每个存储器单元118的控制和浮置栅极120、126之间。各种材料层138以总体轮廓示出，其未被配置为用作器件100中的导体或半导体。这些层可以包括电介质、抗蚀剂覆盖层、钝化层、蚀刻停止层、间隔件等，并且包括位于每个浮置栅极126和存储器单元118的相应控制栅极120之间的介电层138a。
由于逻辑晶体管108和闪存单元118的结构的相似性，除了浮置栅极126和存储器单元的对应介电层138的附加高度之外，它们将具有相似的高度。这可能是一个问题，因为在制造工艺期间的几个点处，进行化学/机械抛光(CMP)工序以产生用于后续工艺步骤的基本上平坦的表面。将逻辑晶体管108的控制栅极110减小到适当高度的CMP工艺可能损坏存储器单元118的较高控制栅极120。
一种解决方案是在凹进区域140中形成存储器阵列102，其中凹进区域内的半导体衬底102的表面142的高度相对于凹进区域外部的衬底的表面144的高度减小，减小的距离约等于浮置栅极126和电介质138a的总厚度。表面142和144之间的这种高度差可以被称为凹进区域140的表面142(其中形成存储器阵列102的存储器单元)和凹进区域周围的外周的表面144(其中形成其他组件)之间的台阶高度或台阶高度差。根据实施例，通过蚀刻工序形成凹进区域140，其中半导体衬底102的表面在预期的凹进区域上均匀地蚀刻到期望的深度，从而产生基本上平坦的表面142，随后在该表面上形成存储器单元118。
根据可选实施例，在预期凹进区域140外部的衬底102的表面上沉积或生长半导体材料层，将表面144升高到凹进表面142之上的期望高度。出于本发明的目的，对凹进区域的形成的参考包括导致限定区域相对于周围衬底具有深度的任何工艺，该深度约等于浮置栅极晶体管和不采用浮置栅极的MOSFET晶体管之间的高度差。
如上所述，逻辑晶体管108通过在相应的沟道区112上方施加电场来操作，从而改变沟道区的电导率。通过在控制栅极110和半导体主体102之间施加电压电势来产生电场。当存在选定极性的电场时，MOSFET可以被配置为增加或减小电导率。通常，逻辑电路中的晶体管被设计成像开关一样起作用，响应于所选强度的电场而导通或关闭，以及控制沟道区中的电流流动。
在存储器单元118中，在写入操作期间，可以迫使电子穿过栅极电介质124隧穿到浮置栅极126，在那里它们可以通过在沟道区施加电压电势时向控制栅极120施加写入电压而无限地保持被捕获。如果在浮置栅极126上捕获足够数量的电子，则电子可以阻挡由控制栅极120产生的电场，从而防止控制栅极起作用以改变沟道中的电导率。因此，可以通过在漏极区和源极区132、134上施加电压电势同时向控制栅极120施加读取电压以产生电场，并测试沟道区122中的电流流动来检测电子的存在。通常，二进制值1是制造时和编程之前的闪存单元的默认设置，而如果沟道电流不受控制栅极120处的读取电压的影响，则表示二进制值为零。闪存单元上的二进制零值可以通过向擦除栅极130施加足够强大的擦除电压来擦除-即，返回到1。这导致捕获在与激励的擦除栅极130相邻的存储器单元118的浮置栅极126上的电子穿过擦除栅极电介质128隧穿到擦除栅极130。实际上，存在与擦除栅极130相邻的更多存储器单元118，沿着垂直于图1的视图的行延伸。在擦除操作期间，每个存储器单元被擦除，因此术语为闪存。
随着技术的进步，部件越来越小，越来越紧凑，降低了功耗和电压要求，同时提高了存储密度和速度。然而，随着尺寸的减小而出现的问题是，栅极尺寸的非常小的变化会对性能产生逐渐增加的影响，因为相对于成比例地较小的标称栅极尺寸，这种变化表示较大的变化。随着技术节点降至65nm、40nm和28nm以下，这成为一个更大的问题。
图2A至图2D是在制造工艺的各个阶段的衬底102的示意性侧视截面图，特别地示出了图1的器件100的存储器阵列108的控制和浮置栅极120、126的形成期间的凹进区域140。图2A至图2D中所示的图和相应的描述仅是制造工艺中的孤立步骤，并不旨在提供关于制造工艺的一般信息。
最初，如图2A所示，保护层150形成在半导体材料衬底102的表面144上，并且可以包括多个层，例如，氧化硅、氮化硅等。隔离区115形成在衬底102中，并且沉积硬掩模层152。然后，在各向异性蚀刻工艺中形成凹进区域140。在凹进区域140内的衬底表面142上形成氧化物层154，并在氧化物层上生长多晶硅层156。氧化物层154和多晶硅层156包括最终将形成存储器阵列104的栅极电介质124和浮置栅极126的材料。
进入图2B所示的阶段，在衬底102上方沉积介电层158，接着是多晶硅层160和保护层162。介电层158和多晶硅层160包括最终将形成存储器阵列104的介电层138a和控制栅极120的材料，同时在介电层和多晶硅层存在的情况下图案化保护层162以在栅极堆叠件上方形成保护帽，以在后续工艺步骤期间保护控制栅极和浮置栅极。根据实施例，保护层162是硬掩模材料-通常是氧化物、氮化物、非晶碳、这些材料的组合等。术语硬掩模材料是指基本上对在形成掩模之后将采用的所选工艺具有抗性的一层(或多层)材料。对在掩模形成之后将采用的所选工艺具有抗性可以是硬掩模材料的组分或硬掩模材料的组分与硬掩模材料的厚度的组合的结果。硬掩模材料的厚度可以变化，并且本发明的实施例不限于下面描述的特定厚度。在各个实施例中，硬掩模材料包括400埃至500埃
在图2C中，在保护层162上方施加底部抗反射涂层(BARC)164，接着是图案化膜层166。图案化膜层166将被图案化以产生蚀刻掩模，其中BARC 164位于衬底和图案化膜层之间，用于防止在膜的图案化期间由衬底102表面的反射引起的对膜层的损坏。BARC通常通过旋涂工艺施加，而取决于图案化膜的类型，图案化膜166可以通过几种工艺中的任何一种施加，包括例如沉积工艺，诸如热沉积或化学气相沉积(CVD)。如图2C所示，BARC 164倾向于在凹进区域140的边缘(164b)周围比在中心(164a)中更厚地沉积。如果通过旋涂施加图案化膜，则在边缘(166b)处的图案化膜也可能比在凹进区域的中间(166a)更厚。
最后转向图2D，在图案化膜层166的图案化之后，执行蚀刻工艺，产生多个栅极堆叠件168，每个栅极堆叠件168具有保护帽170、控制栅极120和介电层138a。氧化物层158、多晶硅层160和保护层162的残余物保留在凹进区域140的外周周围。在执行另外的工艺步骤(包括沉积另外的介电层)之后，栅极电介质124和浮置栅极126将在后续步骤期间从其母层154、156蚀刻。
如图2D所示，凹进区域140的中心附近的栅极堆叠件168a比更靠近区域边缘的栅极堆叠件168b窄。这是由凹进区域140的边缘附近的较厚的BARC和图案化膜层部分164b引起的，如上面参考图2C所述。通常，BARC材料被认为是共形的，并且由衬底的表面特征引起的厚度的小变化的影响可以忽略不计。随着尺度继续下降，由衬底的表面特征引起的厚度的小变化的影响可能成为重要问题，特别是在低于例如65nm、40nm和28nm尺度的技术节点处。这是因为控制栅极120和浮置栅极126的尺寸对器件的关键操作特性具有直接影响，诸如读取和写入速度、编程和擦除状态电压和电流以及功耗等。
为了利用凹进区域140的边缘附近的存储器单元118，可以修改整个存储器阵列108的操作参数，以确保数据不会丢失或损坏，因为靠近凹进区域的边缘的存储器单元未被适当地写入或擦除。以这种方式修改整个存储器单元的操作参数可能导致整个阵列的性能低于最佳。一种可选方案是使离凹进区域140的边缘最近的单元不活动-或使边缘区域留空-但这将导致容量损失。如果器件的所有存储器单元都在单个阵列中，则减小的总容量可以是最小的，但是许多MCU器件设计为将较小的存储器阵列放置为邻近将使用它们的电路，以提高吞吐速度。在这种器件中，较小的存储器阵列位于器件上的多个位置处。因此，边缘区域的总面积远大于单个阵列中的总面积，因此损失的容量也大得多。
发明人还认识到，如果BARC沉积在基本平坦的表面上，则可以消除该问题。然而，在图2B中所示的工艺阶段处平坦化表面是有问题的。CMP工艺将具有在凹进区域140上方产生凹陷的趋势，并且其他平坦化工艺不适用或者将需要许多额外的工艺步骤。
以下参考图3A至图3F描述的实施例减少或消除了上述BARC层厚度变化和相关的栅极均匀性变化。图3A至图3F是根据实施例的在制造工艺的各个阶段的衬底106的示意性侧视截面图，示出了图1的器件100的存储器阵列108的控制栅极120和浮置栅极126的形成。特别是，图3A至图3F的工艺从上面参考图2B描述的阶段继续，并且替换参考图2C至图2D描述的工艺的部分。因此，从图2B的阶段开始，图3A示出了在保护层162上方沉积牺牲层180。根据本发明的实施例，牺牲层180是在旋涂工艺中施加的光刻胶层，光刻胶层的厚度足以完全填充凹进区域140上方的保护层162中的凹陷。牺牲层180是自流平的，这意味着，当施加时，其上表面182基本上是平坦的，而不需要进一步处理。在本发明的一个实施例中，每个旋涂工艺的牺牲层180的厚度约为1000埃。牺牲层180的厚度不限于每个旋涂工艺约1000埃，并且每个旋涂工艺可以大于或小于1000埃。牺牲层180不限于是光刻胶层，并且在本发明的其他实施例中可以是其他可流动材料。另外，牺牲层180的可流动材料不限于通过旋涂工艺施加，在其他实施例中利用其他合适的工艺来施加可流动材料。
如图3B所示，执行非选择性蚀刻工艺，将衬底的表面回蚀刻到保护层162中，同时完全去除牺牲层180。选择蚀刻工艺的化学物，使得牺牲层180和保护层162的蚀刻速率基本相等。因此，蚀刻工艺在衬底的表面上均匀地进行，在保护层162的表面上留下平坦化的面184。然后，在保护层162的平坦化的表面184上方以均匀的厚度沉积图案化膜层186和BARC层188。BARC层188通常是合适的可流动材料并且通过旋涂工艺形成，而图案化膜层186通过诸如化学气相沉积(CVD)工艺的合适工艺形成，如上对与图2A至图2D有关的相应层所讨论的。在本发明的实施例中，上表面182被称为基本上是平坦的，其中术语“基本上”表示上表面是足够平坦的，以使得随后形成具有减小的厚度变化的图案化膜层186和BARC层188，从而能够形成具有如上所述的均匀厚度的控制栅极。
可以利用其他工艺来去除牺牲层180并部分地去除保护层162。在蚀刻衬底的表面以去除牺牲层180并且部分地去除保护层162之后保留的保护层162的一部分取决于所用的特定蚀刻工艺。在一个实施例中，蚀刻工艺部分地去除保护层162，以使保护层的剩余部分具有1500-2000埃的深度。所描述的本发明的实施例通过旋涂施加牺牲层180并去除牺牲层，并且部分地去除保护层，改善了跨越闪存阵列104(图1)的中心和外周部分沉积的BARC层188的均匀性。BARC层188的这种均匀性使得能够形成具有均匀厚度的栅极堆叠件168c(图3C)，用于闪存阵列104的中心和外周部分中的栅极堆叠件。
根据实施例，牺牲层180的蚀刻直接在沉积之后进行-并且如果必要的话-平坦化牺牲层，而没有任何中间工艺步骤。根据另一实施例，在牺牲层180的沉积与其随后在蚀刻工艺中的去除之间执行一个或多个工艺步骤。这些中间工艺步骤可以包括与存储器阵列104的形成无关的工艺。
进行至图3C，图案化图案化膜层188以形成蚀刻掩模，并且蚀刻保护层162、多晶硅层160和介电层158以形成栅极堆叠件168c。与图2D的栅极堆叠件168a和168b相比，由于BARC层188和图案化膜层186的均匀厚度，图3C的栅极堆叠件168c的宽度基本相等，这又是由保护层162的平坦化面184引起的。
图3D至图3E是衬底106的示意性侧视截面图，示出了凹进区域140的一小部分，并且示出了通过存储器阵列的栅极堆叠件168基本完成的阶段的制造工艺。在图3D中，在栅极堆叠件168上方沉积一个或多个介电层190。在图3E中，在蚀刻工艺中形成浮置栅极126和栅极电介质124，其中栅极堆叠件168用作自对准掩模。最后，在图3F中，在栅极堆叠件168上方形成氧化物并且蚀刻氧化物以在栅极堆叠件的侧面上留下保护性介电层192。
图4和图5是概述根据各个实施例的制造方法的流程图，其与上面参考图2A至图2B和图3A至图3F描述的工艺一致。
图4概述了根据实施例的方法200，其中，在步骤202中，在半导体衬底102中形成凹进区域140。在步骤204中，在凹进区域140内的衬底102上方形成第一介电层154，并且在步骤206中，在第一介电层154上方形成第一多晶硅层156。在步骤208中，形成第二介电层158，然后在步骤210中形成第二多晶硅层160。在步骤212中，在第二多晶硅层160上方形成保护层162。在步骤214中，在保护层162上方形成牺牲层180，自流平以形成平坦的上表面182。在步骤216中，在非选择性蚀刻工艺中，一起去除牺牲层180和保护层162的部分，平坦化保护层的暴露表面184。在相应的步骤218和220中，图案化膜层186沉积在保护层162的表面184上，并且抗反射涂层188沉积在衬底上，并且在步骤222中图案化膜层186被图案化。最后，在步骤224中，在由图案化膜层调节的蚀刻工艺中限定多个控制栅极120。
图5是概述根据另一实施例的用于在制造工艺中提供平坦化表面的方法240的流程图。在步骤242中，保护层162沉积在半导体衬底102上的非平坦表面上。在步骤244中，在保护层162上方形成自流平牺牲层180，形成平坦的上表面182。在步骤246中，执行非选择性蚀刻工艺，其中去除整个牺牲层180和保护层162的一部分以留下保护层162的剩余部分的平坦化表面184。
这里示出和描述的实施例提供了用于制造包括嵌入式闪存阵列的微电子器件的工艺的改进。根据各个实施例，在将存储器阵列的控制和浮置栅极堆叠件限定在半导体衬底上的凹进区域中之前，在将要形成栅极堆叠件的材料层上方，在衬底上提供平坦表面，用于沉积均匀厚度的抗反射涂层和图案化膜。这是有益的，因为抗反射涂层特别是当其沉积在非平坦表面上时具有厚度变化的趋势，这进而可能导致控制栅极和浮置栅极尺寸的不均匀性。控制栅极和浮置栅极的尺寸直接影响存储器器件的关键操作特性，诸如读取、写入和擦除速度、编程和擦除状态电压和电流电平、功耗等。如果栅极尺寸在在存储器阵列内变化，典型的做法是基于最弱单元的操作特性来操作整个阵列。因此，尺寸的显著变化是一个问题，因为即使阵列中的一小部分单元需要更高的电压和/或更长的读取和写入时间，整个阵列也在相同的电平下工作，导致整个阵列的效率和速度损失。通过提供平坦表面，减少或消除了存储器阵列的栅极尺寸的不均匀性。这进而导致阵列具有更高的整体速度和效率。
根据实施例，改进包括在半导体衬底的非平坦表面上方形成保护层，特别是例如在半导体衬底的凹进区域上方，其中将形成嵌入式存储器阵列。然后在保护层上方沉积牺牲层，牺牲层的深度足以允许在牺牲层上形成基本平坦的表面。然后将牺牲层蚀刻到去除牺牲层的深度并留下在保护层中形成的平坦表面。
根据另一实施例，该方法包括在半导体衬底中形成凹进区域，以及在凹进区域上方的层中形成用于存储器阵列的多个浮置栅极和控制栅极的栅极材料。然后在凹进区域中的栅极材料上方形成保护层，并且平坦化保护层以改善栅极尺寸的均匀性。在平坦化的保护层上方形成蚀刻掩模，并且通过蚀刻栅极材料而在凹进区域中形成存储器阵列的栅极堆叠件。根据实施例，平坦化保护层包括在保护层上方沉积自流平牺牲层以产生基本平坦的表面，然后以均匀的速率蚀刻表面，并且达到足以去除牺牲层的深度，这产生保护层上的平坦表面。
根据另一实施例，该方法包括在半导体衬底的凹进区域中的栅极材料层的堆叠件上方形成保护层。然后在保护层上方沉积自流平牺牲层，自流平牺牲层的深度足以产生半导体衬底的平坦化表面，并且以均匀的速率将牺牲层回蚀刻到足以在保护层上产生基本平坦表面的深度。
本发明的实施例提供了一种形成半导体器件的方法，包括：在半导体衬底(102)的非平坦表面上方形成保护层；在所述保护层上方形成牺牲层；在所述牺牲层上形成表面；以及将所述牺牲层的所述表面平坦化到足以去除所述牺牲层并且去除所述保护层的部分的深度。
在上述方法中，其中，将所述牺牲层的所述表面平坦化到足以去除所述牺牲层并且去除所述保护层的部分的深度包括：蚀刻所述牺牲层的所述表面以完全去除所述牺牲层并且部分地去除所述保护层。
在上述方法中，其中，所述牺牲层包括光刻胶材料，并且其中，在所述保护层上方形成所述牺牲层和在所述牺牲层上形成所述表面一起包括：在所述半导体衬底上旋涂自流平材料。
在上述方法中，其中，在所述半导体衬底的非平坦表面上方形成所述保护层包括：在所述半导体衬底的凹进区域上方形成所述保护层。
在上述方法中，其中，在所述半导体衬底的非平坦表面上方形成所述保护层包括：在所述半导体衬底的凹进区域上方形成所述保护层，包括：在形成所述保护层之前，在所述凹进区域上方的层中形成用于存储器阵列的多个浮置栅极和控制栅极的材料；以及在所述凹进区域上方的层中形成用于所述多个浮置栅极的材料。
在上述方法中，其中，在所述半导体衬底的非平坦表面上方形成所述保护层包括：在所述半导体衬底的凹进区域上方形成所述保护层，包括：在形成所述保护层之前，在所述凹进区域上方的层中形成用于存储器阵列的多个浮置栅极和控制栅极的材料；以及在所述凹进区域上方的层中形成用于所述多个浮置栅极的材料，其中，在所述凹进区域上方的层中形成用于所述多个浮置栅极的材料包括：在所述半导体衬底上方形成第一介电层；在所述第一介电层上方形成第一多晶硅层；在所述第一多晶硅层上方形成第二介电层；以及在所述第二介电层上方形成第二多晶硅层。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：在半导体衬底中形成凹进区域；在所述凹进区域上方的层中形成用于存储器阵列的多个浮置栅极和控制栅极的栅极材料；在所述凹进区域中的所述栅极材料上方形成保护层；平坦化所述保护层；在平坦化的保护层上方形成蚀刻掩模层；以及通过蚀刻所述栅极材料而在所述凹进区域中形成多个栅极堆叠件。
在上述方法中，其中，平坦化所述保护层包括：在所述保护层上方形成牺牲层；平坦化所述牺牲层；以及在平坦化所述牺牲层之后，横跨所述凹进区域以均匀的速率将所述牺牲层的平坦化表面蚀刻到足以留下所述保护层上的平坦化表面的深度。
在上述方法中，其中，平坦化所述保护层包括：在所述保护层上方形成牺牲层；平坦化所述牺牲层；以及在平坦化所述牺牲层之后，横跨所述凹进区域以均匀的速率将所述牺牲层的平坦化表面蚀刻到足以留下所述保护层上的平坦化表面的深度，其中，将所述牺牲层的平坦化表面蚀刻到足以留下所述保护层上的平坦化表面的深度包括：将所述牺牲层的平坦化表面蚀刻到足以完全去除所述牺牲层的深度。
在上述方法中，其中，平坦化所述保护层包括：在所述保护层上方形成牺牲层；平坦化所述牺牲层；以及在平坦化所述牺牲层之后，横跨所述凹进区域以均匀的速率将所述牺牲层的平坦化表面蚀刻到足以留下所述保护层上的平坦化表面的深度，其中，在所述保护层上方形成所述牺牲层和平坦化所述牺牲层一起包括：在所述保护层上方沉积自流平牺牲层。
在上述方法中，其中，平坦化所述保护层包括：在所述保护层上方形成牺牲层；平坦化所述牺牲层；以及在平坦化所述牺牲层之后，横跨所述凹进区域以均匀的速率将所述牺牲层的平坦化表面蚀刻到足以留下所述保护层上的平坦化表面的深度，其中，在所述保护层上方形成所述牺牲层和平坦化所述牺牲层一起包括：在所述保护层上方沉积自流平牺牲层，其中，在所述保护层上方沉积所述自流平牺牲层包括：使用旋涂工艺沉积所述自流平牺牲层。
在上述方法中，其中，平坦化所述保护层包括：在所述保护层上方形成牺牲层；平坦化所述牺牲层；以及在平坦化所述牺牲层之后，横跨所述凹进区域以均匀的速率将所述牺牲层的平坦化表面蚀刻到足以留下所述保护层上的平坦化表面的深度，其中，蚀刻所述牺牲层的平坦化表面包括：在沉积和平坦化所述牺牲层之后直接蚀刻所述牺牲层的平坦化表面，而没有中间工艺步骤。
在上述方法中，其中，在所述平坦化的保护层上方形成所述蚀刻掩模层包括：在所述平坦化的保护层上方形成抗反射涂层；以及在所述抗反射涂层上方形成所述蚀刻掩模层。
在上述方法中，其中，形成用于所述多个浮置栅极和控制栅极的所述栅极材料包括：在所述凹进区域上方形成栅极介电层；在所述栅极介电层上方形成第一多晶硅层；在所述第一多晶硅层上方形成栅极间介电层；以及在所述栅极间介电层沉积第二多晶硅层。
在上述方法中，其中，形成用于所述多个浮置栅极和控制栅极的所述栅极材料包括：在所述凹进区域上方形成栅极介电层；在所述栅极介电层上方形成第一多晶硅层；在所述第一多晶硅层上方形成栅极间介电层；以及在所述栅极间介电层沉积第二多晶硅层，其中，在所述凹进区域中形成所述多个栅极堆叠件包括：提供具有与栅极图案对应的图案的所述蚀刻掩模层；以及使用图案化的蚀刻掩模层蚀刻所述栅极间介电层和所述第二多晶硅层。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：在半导体衬底的凹进区域中的栅极材料层的堆叠件上方形成保护层；在所述保护层上方沉积牺牲层，所述牺牲层的深度足以产生所述半导体衬底上的平坦化表面；以及将所述牺牲层去除到足以产生所述保护层上的平坦表面的深度。
在上述方法中，其中，形成所述保护层包括：形成包括非晶硅、氧化物和氮化物中的一种或多种的所述保护层。
在上述方法中，其中，沉积所述牺牲层包括：在所述半导体衬底上旋涂光刻胶材料层。
在上述方法中，其中，在所述半导体衬底的所述凹进区域中的所述栅极材料层的所述堆叠件上方形成所述保护层包括：在所述栅极材料层的所述堆叠件上方形成包括第一介电层、第一多晶硅层、第二介电层和第二多晶硅层的所述保护层。
在上述方法中，还包括：在去除所述牺牲层之后，由所述栅极材料层的所述堆叠件和所述保护层形成多个栅极堆叠件。
本发明的实施例提供了一种半导体器件，包括：半导体衬底，包括凹进区域，所述凹进区域具有中心部分和外周部分；以及闪存阵列，位于所述凹进区域中，所述闪存阵列包括多个栅极堆叠件，并且每个所述栅极堆叠件具有宽度，对于所述凹进区域的所述中心部分中的所述栅极堆叠件和所述凹进区域的所述外周部分中的所述栅极堆叠件，所述栅极堆叠件的宽度是均匀的。
在上述半导体器件中，其中，每个所述栅极堆叠件包括：浮置栅极，位于所述半导体衬底的所述凹进区域上；控制栅极，位于所述浮置栅极上；以及保护帽层，位于所述浮置栅极上。
在上述半导体器件中，其中，每个所述栅极堆叠件包括：浮置栅极，位于所述半导体衬底的所述凹进区域上；控制栅极，位于所述浮置栅极上；以及保护帽层，位于所述浮置栅极上，其中，所述保护帽层具有1500-2000埃的深度。
根据传统的权利要求实践，在权利要求中使用序数，例如，第一、第二、第三等，即，为了清楚地区分要求保护的元件或其特征等。可以任意地指定序数，或简单地按照引入元件的顺序分配。使用这些数字并不表示任何其他关系，诸如操作顺序、这些元件的相对位置等。此外，不应假设用于指代权利要求中的元件的序数与说明书中用于指权利要求所读取的公开的实施例的元件的数字相关联，也不与无关的权利要求中用于表示相似的元件或特征的数字相关联。
虽然权利要求中记载的方法和工艺步骤可以以对应于说明书中公开和描述的步骤的顺序呈现，除非明确指出，否则在说明书或权利要求中呈现步骤的顺序不限于可以执行步骤的顺序。
本发明的摘要是作为根据实施例的本发明的一些原理的简要概述而提供的，并且不旨在作为其任何实施例的完整或确定的描述，也不应该依赖于本发明的摘要来定义说明书或权利要求中使用的术语。摘要不限制权利要求的范围。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
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