阅读说明：本技术 一种浮栅存储器的制备方法和浮栅存储器 (Preparation method of floating gate memory and floating gate memory ) 是由 何永 冯骏 于 2018-08-17 设计创作，主要内容包括：本发明公开了一种浮栅存储器的制备方法和浮栅存储器,该制备方法,包括：提供第一制备结构,第一制备结构包括半导体衬底、设置于半导体衬底一侧的隧穿氧化层、设置于隧穿氧化层远离半导体衬底一侧的第一多晶硅层和多个填充有第一氧化物的第一沟槽,第一多晶硅层被第一沟槽分隔成多段第一子多晶硅层,第一氧化物与第一多晶硅层齐平；刻蚀掉部分第一多晶硅层,以凸出第一氧化物；在第一氧化物及剩余的第一多晶硅层暴露出的表面形成氮化硅层；采用自对准工艺在第一子多晶硅层中形成第二凹槽,使得第一多晶硅层的表面积增大,增加浮栅存储器的耦合率,提高擦写速度；并且,使得第一子多晶硅层中第二凹槽具有较高的一致性,并且降低制造成本。(The invention discloses a preparation method of a floating gate memory and the floating gate memory, wherein the preparation method comprises the following steps: providing a first preparation structure, wherein the first preparation structure comprises a semiconductor substrate, a tunneling oxide layer arranged on one side of the semiconductor substrate, a first polycrystalline silicon layer arranged on one side of the tunneling oxide layer far away from the semiconductor substrate and a plurality of first grooves filled with first oxides, the first polycrystalline silicon layer is divided into a plurality of sections of first sub-polycrystalline silicon layers by the first grooves, and the first oxides are flush with the first polycrystalline silicon layer; etching off part of the first polysilicon layer to protrude the first oxide; forming a silicon nitride layer on the exposed surfaces of the first oxide and the residual first polysilicon layer; forming a second groove in the first sub-polysilicon layer by adopting a self-alignment process, so that the surface area of the first polysilicon layer is increased, the coupling rate of the floating gate memory is increased, and the erasing speed is improved; and the second groove in the first sub-polysilicon layer has higher consistency and the manufacturing cost is reduced.)

一种浮栅存储器的制备方法和浮栅存储器

技术领域

本发明实施例涉及半导体器件技术领域，尤其涉及一种浮栅存储器的制备方法和浮栅存储器。

背景技术

半导体存储器被广泛应用于各种电子产品之中。浮栅存储器作为闪存器件存储数据的重要结构，使用更为广泛。

浮栅型存储器通常包括自下而上依次层叠设置的半导体衬底、隧道氧化物膜、浮置栅极、栅极电介质膜、以及控制栅极。栅极电介质膜通常由ONO膜形成，为了提高器件耦合率，业界通过浮栅和控制栅的接触面积，进而增加ONO 层电容来实现。现有增加ONO层电容的方法通常是通过直接刻蚀浮置栅极，进而在浮置栅极上形成凹槽，再沉积ONO层。

然而，上述制备浮栅型存储器的方法，容易造成浮置栅极上形成的多个凹槽一致性较差，且刻蚀浮置栅极时需要较为精密的掩膜板，增加了制备成本。

发明内容

本发明提供一种浮栅存储器的制备方法和浮栅存储器，以实现在提高浮栅存储器耦合率的前提下，提高浮置栅极上多个凹槽的一致性，并降低制备成本。

第一方面，本发明实施例提供了一种浮栅存储器的制备方法，包括：

提供第一制备结构，第一制备结构包括半导体衬底、设置于半导体衬底一侧的隧穿氧化层、设置于隧穿氧化层远离半导体衬底一侧的第一多晶硅层和多个填充有第一氧化物的第一沟槽，第一多晶硅层被第一沟槽分隔成多段第一子多晶硅层，第一氧化物与第一多晶硅层齐平，第一沟槽的深度大于第一多晶硅层的厚度；

刻蚀掉部分第一多晶硅层，以凸出第一氧化物；

在第一氧化物及剩余的第一多晶硅层暴露出的表面形成氮化硅层，且氮化硅层位于第一子多晶硅层的部分具有第一凹槽；

采用自对准工艺在第一子多晶硅层中形成第二凹槽，其中，第二凹槽位于第一凹槽的正下方。

其中，采用自对准工艺在第一子多晶硅层中形成第二凹槽，包括：

对氮化硅层进行刻蚀，直至刻蚀掉氮化硅层位于第一凹槽底部的部分；

以剩余的氮化硅层或第一氧化物及剩余的氮化硅层为掩膜，对暴露出的第一子多晶硅层进行刻蚀，形成第二凹槽。

其中，在采用自对准工艺在第一子多晶硅层中形成第二凹槽之后，还包括：

去除剩余的氮化硅层；

刻蚀第一氧化物，以使第一氧化物与隧穿氧化层齐平；

在第一多晶硅层、第一氧化物形成的第二表面沉积栅极电介质膜层；

在栅极电介质膜层上方沉积第二多晶硅层。

其中，第一沟槽之间的间距相等。

其中，第一制备结构的制造方法包括：

形成依次层叠的半导体衬底、牺牲氧化层和牺牲氮化硅层；

光刻并刻蚀牺牲氮化硅层，以使牺牲氮化硅层的多个位置暴露出牺牲氧化层；

刻蚀暴露出的牺牲氧化层和与其对应处的半导体衬底，以使半导体衬底、第一氧化层和牺牲氮化硅层形成第一沟槽；

在第一沟槽中填充第一氧化物，以使第一氧化物覆盖牺牲氮化硅层；

对第一氧化物进行平坦化处理，以使第一氧化物与牺牲氮化硅层齐平；

去除牺牲氮化硅层和牺牲氧化层；

在暴露出的半导体衬底表面沉积隧穿氧化层；

在隧穿氧化层上方沉积第一多晶硅层，使第一多晶硅层覆盖第一氧化物；

对第一多晶硅层进行平坦化处理，使第一多晶硅层与第一氧化物齐平。

其中，光刻并刻蚀牺牲氮化硅层，以使牺牲氮化硅层的多个位置暴露出牺牲氧化层时采用硬掩膜刻蚀工艺。

其中，对第一氧化物进行平坦化处理，以使第一氧化物与牺牲氮化硅层齐平时采用化学机械抛光工艺。

第二方面，本发明实施例还提供了一种浮栅存储器，该浮栅存储器采用第一方面提供的浮栅存储器的制备方法制备而成。

本发明通过提供第一制备结构，该第一制备结构包括半导体衬底、设置于半导体衬底一侧的隧穿氧化层、设置于隧穿氧化层远离半导体衬底一侧的第一多晶硅层和多个填充有第一氧化物的第一沟槽，第一多晶硅层被第一沟槽分隔成多段第一子多晶硅层，第一氧化物与第一多晶硅层齐平；通过刻蚀掉部分第一多晶硅层，以凸出第一氧化物；以及通过在第一氧化物及剩余的第一多晶硅层暴露出的表面形成氮化硅层，并使氮化硅层位于第一子多晶硅层的部分具有第一凹槽；以及采用自对准工艺在第一子多晶硅层中形成位于第一凹槽正下方的第二凹槽，进而使得第一多晶硅层的表面积增大，将第一多晶硅层作为浮置栅极时，可以增加浮栅存储器的耦合率，提高擦写速度；并且，通过自对准工艺在第一子多晶硅层中形成位于第一凹槽正下方的第二凹槽，可以使得第一子多晶硅层中第二凹槽具有较高的一致性，并且降低制造成本。

附图说明

图1是本发明实施例提供的一种浮栅存储器的制备方法的流程图。

图2是本发明实施例提供的第一制备结构的结构示意图。

图3是本发明实施例提供的第一制备结构的部分第一多晶硅层被刻蚀掉后的结构示意图。

图4是本发明实施例提供的在第一氧化物及剩余的第一多晶硅层暴露出的表面形成氮化硅层后的结构示意图。

图5是本发明实施例提供的在第一子多晶硅层中形成第二凹槽后的结构示意图。

图6是本发明实施例提供的将氮化硅层位于第一凹槽底部的部分刻蚀掉以后的结构示意图。

图7是本发明实施例提供的以剩余的氮化硅层或第一氧化物及剩余的氮化硅层为掩膜，对暴露出的第一子多晶硅层进行刻蚀，形成第二凹槽后的结构示意图。

图8是本发明实施例提供的去除剩余氮化硅后对应的结构示意图。

图9是本发明实施例提供的刻蚀掉第一氧化物后，第一氧化物与隧穿氧化层齐平的结构示意图。

图10是本发明实施例提供的在第一多晶硅层、第一氧化物形成的第二表面沉积栅极电介质膜层后的结构示意图。

图11是本发明实施例提供的在栅极电介质膜层上方沉积第二多晶硅层后的结构示意图。

图12是本发明实施例提供的制备第一制备结构的流程图。

图13-20是本发明实施例提供的第一制备结构在各步骤中的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1是本发明实施例提供的一种浮栅存储器的制备方法的流程图，该浮栅存储器的制备方法包括：

步骤110、如图2所示，提供第一制备结构，第一制备结构包括半导体衬底10、设置于半导体衬底10一侧的隧穿氧化层20、设置于隧穿氧化层20远离半导体衬底10一侧的第一多晶硅层30和多个填充有第一氧化物50的第一沟槽 40，第一多晶硅层30被第一沟槽40分隔成多段第一子多晶硅层31，第一氧化物50与第一多晶硅层30齐平，第一沟槽40的深度大于第一多晶硅层30的厚度；

图2是本发明实施例提供的第一制备结构的结构示意图。参考图2，可选的，形成浮栅存储器时，第一多晶硅层30可以是浮栅存储器的浮置栅极。具体的，浮栅存储的编程和擦除速率主要依赖于耦合率，即半导体衬底10和浮置栅极之间的电容与浮置栅极和控制栅极之间的电容的比率，耦合率过大，编程和擦除速度越快。

步骤120、如图3所示，刻蚀掉部分第一多晶硅层30，以凸出第一氧化物 50；

图3是本发明实施例提供的第一制备结构的部分第一多晶硅层被刻蚀掉后的结构示意图。参考图3，可以将第一多晶硅层30进行少量刻蚀，且每个第一子多晶硅层31刻蚀掉的高度相等，进而可以使得后续在各第一子多晶硅层31 形成凹槽的形貌更加一致。

步骤130、如图4所示，在第一氧化物50及剩余的第一多晶硅层30暴露出的表面形成氮化硅层60，且氮化硅层60位于第一子多晶硅层31的部分具有第一凹槽61；

图4是本发明实施例提供的在第一氧化物及剩余的第一多晶硅层暴露出的表面形成氮化硅层后的结构示意图。参考图4，氮化硅层60均匀地形成在第一氧化物50及剩余的第一多晶硅层30暴露出的表面，且因步骤120中刻蚀掉了一部分第一多晶硅层30，第一氧化物50相对第一多晶硅层30凸出，进而使得氮化硅层60在第一子多晶硅层31的部分形成第一凹槽61。

步骤140、如图5所示，采用自对准工艺在第一子多晶硅层31中形成第二凹槽32，其中，第二凹槽32位于第一凹槽61的正下方。

图5是本发明实施例提供的在第一子多晶硅层中形成第二凹槽后的结构示意图。参考图5，采用自对准工艺在第一子多晶硅层31中形成第二凹槽32后，第一多晶硅层30远离半导体衬底10一侧表面的表面积增大，而第一多晶硅层30靠近半导体衬底10一侧表面的表面积不变。当第一多晶硅层30作为浮栅存储器的浮置栅极时，控制栅极与浮置栅极设置通常设置在浮置栅极远离半导体一侧的表面，且控制栅极与浮置栅极之间设置栅极电介质膜70，栅极电介质膜 70的表面积也随之增大，控制栅极与浮置栅极之间的电容变大，而浮置栅极与半导体衬底10之间的电容不变，因此耦合率变大，进而提高浮栅存储器的擦写速度。

另外，自对准工艺是微电子技术中利用元件、器件结构特点实现光复印自动对准的技术，采用该工艺直接在第一子多晶硅层31中形成位于第一凹槽61 正下方的第二凹槽32，可以使得多个第二凹槽32的一致性更高，且形成第二凹槽32时，不再需要掩膜板，节省了制作掩膜板的成本，进而使得制备浮栅存储器的成本降低。

可选的，采用自对准工艺在第一子多晶硅层31中形成第二凹槽32，包括：

步骤141、如图6所示，对氮化硅层60进行刻蚀，直至刻蚀掉氮化硅层60 位于第一凹槽61底部的部分；

步骤142、以剩余的氮化硅层60或第一氧化物50及剩余的氮化硅层60为掩膜，对暴露出的第一子多晶硅层31进行刻蚀，形成第二凹槽32。

具体的，图6是本发明实施例提供的将氮化硅层位于第一凹槽底部的部分刻蚀掉以后的结构示意图。参考图6，对氮化硅层60进行刻蚀时，可将氮化硅层60均匀地刻蚀掉，因氮化硅层60均匀地形成在第一氧化物50及剩余的第一多晶硅层30暴露出的表面，所以将氮化硅层60位于第一凹槽61底部的部分刻蚀掉的同时，位于第一氧化物50正上方及两侧壁相同高度的氮化硅也被刻蚀掉，即将氮化硅层60位于第一凹槽61底部的部分刻蚀掉后，只有在第一氧化物50 凸出第一多晶硅层30的侧壁部分存在氮化硅，具体参考图6。也可能存在第一氧化物50上方残留氮化硅的情形，图6中未示出。

然后将剩余的氮化硅层60或第一氧化物50及剩余的氮化硅层60为掩膜，刻蚀暴露出的第一子多晶硅层31，每个第一子多晶硅层31暴露出的部分与对应的第一凹槽61的宽度相等，刻蚀后，在每个第一子多晶硅层31暴露出的部分形成第二凹槽32。图7是本发明实施例提供的以剩余的氮化硅层或第一氧化物及剩余的氮化硅层为掩膜，对暴露出的第一子多晶硅层进行刻蚀，形成第二凹槽后的结构示意图。若形成氮化硅层60时，控制第一凹槽61的宽度相等，则各个第二凹槽32宽度也相等，使得各个第二凹槽32形貌好，且具有较高的一致性。通过刻蚀掉氮化硅层60位于第一凹槽61底部的部分，并以剩余的氮化硅层60或第一氧化物50及剩余的氮化硅层60为掩膜刻蚀刻第一子多晶硅层 31，无需再制作精密掩膜板，节省了浮栅存储器的制备成本。

可选的，第一沟槽40之间的间距相等。

具体的，通过设置第一沟槽40之间的间距相等，可以使得形成氧化硅层时，氮化硅层60在各个子多晶硅层对应部分的第一凹槽61的宽度相等，进而使得上述步骤142中形成第二凹槽32时，各个第二凹槽32的宽度相等，保证各个第一子多晶硅层31中的第二凹槽32具有更高的一致性。

可选的，在采用自对准工艺在第一子多晶硅层31中形成第二凹槽32之后，还包括：

步骤150、如图8所示，去除剩余的氮化硅层60；

具体的，图8是本发明实施例提供的去除剩余氮化硅后对应的结构示意图。参考图8，将剩余的氮化硅层60去除后，第一氧化物50位于两个相邻的第二凹槽32的凹槽壁之间且突出各个第二凹槽壁。

步骤160、如图9所示，刻蚀第一氧化物50，以使第一氧化物50与隧穿氧化层20齐平；图9是本发明实施例提供的刻蚀掉第一氧化物50后，第一氧化物50与隧穿氧化层20齐平的结构示意图。

步骤170、如图10所示，在第一多晶硅层30、第一氧化物50形成的第二表面沉积栅极电介质膜层70；图10是本发明实施例提供的在第一多晶硅层、第一氧化物形成的第二表面沉积栅极电介质膜层后的结构示意图。其中，栅极电介质膜层70由氧化物氮化物氧化物膜形成。

步骤180、如图11所示，在栅极电介质膜层70上方沉积第二多晶硅层80。图11是本发明实施例提供的在栅极电介质膜层70上方沉积第二多晶硅层80后的结构示意图。

图12是制备第一制备结构的流程图，图13-20是本发明实施例提供的第一制备结构在各步骤中的结构示意图。参考图12-图20，第一制备结构第一制备结构的制造方法包括：

步骤210、如图13所示，形成依次层叠的半导体衬底10、牺牲氧化层100 和牺牲氮化硅层200；并在牺牲氮化硅层200涂布光阻300；

步骤220、如图14所示，光刻并刻蚀牺牲氮化硅层200，以使牺牲氮化硅层200的多个位置暴露出牺牲氧化层100；

步骤230、如图15所示，刻蚀暴露出的牺牲氧化层100和与其对应处的半导体衬底10，以使半导体衬底10、第一氧化层和牺牲氮化硅层200形成第一沟槽40；

步骤240、如图16所示，在第一沟槽40中填充第一氧化物50，以使第一氧化物50覆盖牺牲氮化硅层200；

步骤250、如图17所示，对第一氧化物50进行平坦化处理，以使第一氧化物50与牺牲氮化硅层200齐平；

步骤260、如图18所示，去除牺牲氮化硅层200和牺牲氧化层100；

步骤270、如图19所示，在暴露出的半导体衬底10表面沉积隧穿氧化层 20；

步骤280、如图20所示，在隧穿氧化层20上方沉积第一多晶硅层30，使第一多晶硅层30覆盖第一氧化物50；

步骤290、对第一多晶硅层30进行平坦化处理，使第一多晶硅层30与第一氧化物50齐平，得到图1所示的第一制备结构。

可选的，光刻并刻蚀牺牲氮化硅层200，以使牺牲氮化硅层200的多个位置暴露出牺牲氧化层100时采用硬掩膜刻蚀工艺。

具体的，硬掩膜主要用于多重光刻工艺中，大部分金属，氧化物均属于硬掩膜。硬掩膜的可耐温高，几乎不会随着刻蚀厚度变化而产生形变，且去除方便。

可选的，对第一氧化物50进行平坦化处理，以使第一氧化物50与牺牲氮化硅层200齐平时采用化学机械抛光工艺。

具体的，化学机械抛光就是用化学腐蚀和机械力对加工过程中的硅晶圆或其它衬底材料进行平滑处理，其所采用的设备及消耗品包括：抛光机、抛光浆料、抛光垫、清洗设备、抛光终点检测及工艺控制设备、废物处理和检测设备等。区别与传统的纯机械和纯化学的抛光方法，化学机械抛光通过化学和机械的综合作用，从而避免了由单纯机械抛光造成的表面损伤和由单纯化学抛光易造成的抛光速度慢，表面平整度和抛光一致性差等缺点。通过采用化学机械抛光工艺，使得第一氧化物50与牺牲氮化硅层200的抛光面平整度提高，一致性更好，且抛光速度提升。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。