具体实施方式

为解决传输过程中数据信号损耗问题，现有的解决方案如图2所示。是在数据传输通道中插入一个中继驱动器，该中继驱动器高速数据传输通道包括2组方向相反的收发器，每组收发器包括一个均衡接收器，以及一个发送器。该中继驱动器切断了数据端口1和数据端口2的直接连接，为了确保数据端口1和2的端口状态能够完全的转化和传递，需要设计复杂的针对数据端口1和2的状态检测控制系统。同时由于中继驱动器的加入，会增大数据端口1和数据端口2之间的信号延迟。另外双向收发器需要严格遵守USB电气标准，功耗比较大。

本发明提供一种信号传输损耗补偿电路结构，用于解决如图2所示的现有技术方案中由于切断两个数据端口直接连接，导致增加了传输延迟，以及方案设计复杂、功耗比较大的问题。

根据一个或者多个实施例，一种信号传输损耗补偿电路结构，包括过压保护电路，沿口调整电路，直流电平补偿电路。

其中，所述过压保护电路连接数据端口D+和D-，内部DP和DM端口。

所述沿口调整电路连接DP和DM端口，用于加快D+和D-沿口转换速率。

所述直流电平补偿电路连接DP和DM端口，以及沿口调整电路输出控制信号，用于增大D+和D-高电平信号时的直流电平。

进一步地，所述过压保护电路包括NMOS管MN0,MN1。MN0漏端接数据端口D+,源端接内部DP端口，栅端接控制信号EN。MN1漏端接数据端口D-，源端接内部DM端口，栅端接控制信号EN。所述过压保护NMOS管MN0和MN1为5V器件，所述控制信号EN为内部预设电压使能信号。

进一步地，所述沿口调整电路，包括均衡比较器1，均衡比较器2，与逻辑门AND1和AND2，延迟单元Delay1和Delay2，NMOS管MN3,MN4,MN5,MN6,电流源I1,I2,I3,I4。其中所述均衡比较器1正输入端接DP端口，负输入端接DM端口；所述均衡比较器2正输入端接DM端口，负输入端接DP端口；所述与逻辑门AND1一输入端接所述均衡比较器1输出端OP，另一输入端接延迟单元Delay2输出OMD；所述延迟单元Delay1输入端接所述均衡比较器1输出端OP，输出端接所述与逻辑门AND2的输入端；所述延迟单元Delay2输入端接所述均衡比较器2输出端OM，输出端接所述与逻辑门AND1的输入端；所述NMOS管MN3源端接DP端口，漏端接电流源I1,栅端接所述与逻辑门AND1的输出端；所述电流源I1一端接电源，另一端接MN3漏端；所述NMOS管MN4漏端接DP端口，源端接电流源I3,栅端接与逻辑门AND2输出端；所述电流源I3另一端接地；所述NMOS管MN5源端接DM端口，漏端接电流源I2,栅端接与逻辑门AND2输出端；所述电流源I2另一端接电源；所述NMOS管MN6漏端接DM端口，源端接电流源I4,栅端接与逻辑门AND1输出端；所述电流源I4,另一端接地。

进一步地，所述均衡比较器1和均衡比较器2具有高频补偿同时比较器阈值电压可调节；所述电流源I1,I2,I3,I4电流大小可调节；所述延迟单元Delay1和Delay2延迟时间可调节，延迟时间需小于最短数据周期。

进一步地，所述直流电平补偿电路包括NMOS管MN7,MN8,MN9,电流源I5,电阻R0,或非逻辑门NOR1,NOR2,NOR3。其中所述NMOS管MN7源端连接DP端口，漏端连接所述电流源I5输出端，栅端连接所述或非逻辑门NOR2输出端；所述NMOS管MN8源端连接DM端口，漏端连接所述电流源I5输出端，栅端连接所述或非逻辑门NOR1输出端；所述电流源I5，另一端连接电源；所述NMOS管MN9漏端连接所述电流源I5的输出端，源端连接电阻R0一端，栅端连接所述或非逻辑门NOR3输出端PD_DC；所述电阻RO另一端连接地；所述或非逻辑门NOR1一输入端连接权利3中所述均衡比较器1输出端OP,另一输入端连接权利3中所述延迟单元Delay1输出端OPD；所述或非逻辑门NOR2一输入端连接权利3中所述均衡比较器2输出端OM,另一输入端连接权利3中所述延迟单元Delay2输出端OMD；所述或非逻辑门NOR3一输入端连接所述或非逻辑门NOR1输出端DM_ON,另一输入端连接所述或非逻辑门NOR2输出端DP_ON。

更进一步地，所述直流电平补偿电路，所述电流源I5为可调节电流源；所述R0电阻阻值介于50欧姆和250欧姆之间。

如上所述，本发明实施例中，信号传输损耗补偿电路具有以下几个优点：

1，完全保留了两个数据端口之间的线缆物理连接，不需要复杂的数据端口通信状态检测设计，没有传统中继驱动器的传输延迟，同时单个信号传输损耗补偿电路支持数据总线上多个端口的公用；

2，不需要双向的收发器，只需一组补偿电路，功耗面积均缩小；

3，可调节沿口补偿强度，可调节直流电平补偿强度，适用于不同传输损耗条件下的应用。

根据一个或者多个实施例，如图3所示，一种数据传输系统100，在该数据传输系统中的数据端口1和数据端口2之间跨接有信号传输损耗补偿电路结构103，直接连接在数据端口1 101和数据端口2 102的连接点104、105上。

如图4所示，信号传输损耗补偿电路结构103，至少包括过压保护电路203，沿口调整电路201，直流电平补偿电路202。

其中，所述过压保护电路203连接USB总线D+104、D-105，以及内部DP端口204和DM端口205。该过压保护电路203，用于保护内部器件免受USB端口D+和D-上的高电压损坏。

所述沿口调整电路201连接DP端口204和DM端口205，用于减小D+和D-上升下降时间，达到补偿沿口的功能。

所述直流电平补偿电路202连接DP端口204和DM端口205，以及沿口调整电路输出控制信号，用于增大D+和D-高电平信号时的直流电压。

具体地，如图4所示，所述过压保护电路203包括NMOS管301和NMOS管302。NMOS管301漏端接USB总线D+104,源端接内部总线DP 204，栅端接控制信号EN。NMOS管301漏端接USB总线D-105，源端接内部端口DM 205，栅端接控制信号EN。所述过压保护NMOS管301和302为5V器件，所述控制信号EN为内部预设电压使能信号，通过设置所述EN电压值，保证内部器件安全。

具体地，所述沿口调整电路201，包括均衡比较器1 303，均衡比较器2 304，与逻辑门AND1和AND2，延迟单元Delay1和Delay2，NMOS管MN3,MN4,MN5,MN6,电流源I1,I2,I3,I4。其中，

所述均衡比较器1 303正输入端接DP端口204，负输入端接DM端口205；

所述均衡比较器2 304正输入端接DM端口205，负输入端接DP端口204；

所述与逻辑门AND1一输入端接所述均衡比较器1 303输出端OP，另一输入端接延迟单元Delay2输出OMD；

所述延迟单元Delay1输入端接所述均衡比较器1 303输出端OP，输出端接所述与逻辑门AND2的输入端；

所述延迟单元Delay2输入端接所述均衡比较器2 304输出端OM，输出端接所述与逻辑门AND1的输入端；

所述NMOS管MN3源端接DP端口204，漏端接电流源I1,栅端接所述与逻辑门AND1的输出端；所述电流源I1一端接电源，另一端接MN3漏端；

所述NMOS管MN4漏端接DP端口204，源端接电流源I3,栅端接与逻辑门AND2输出端；

所述电流源I3另一端接地；

所述NMOS管MN5源端接DM端口205，漏端接电流源I2,栅端接与逻辑门AND2输出端；

所述电流源I2另一端接电源；

所述NMOS管MN6漏端接DM端口205，源端接电流源I4,栅端接与逻辑门AND1输出端；

所述电流源I4,另一端接地。

所述均衡比较器1 303和均衡比较器2 304能够找到差分信号DP204和DM205的相交点，同时所述均衡比较器1 303和均衡比较器2 304具有可调节的高频补偿以及比较器阈值电压。通过调节高频补偿能够针对不同衰减幅度的信号进行补偿；通过调节比较器阈值电压，实现沿口补偿起始时间和直流电平补偿结束时间的调节。如图5所示T1，即为通过设定比较器阈值偏移电压引入相对于信号D+和D-相交点的提前和延后时间。所述与逻辑门AND1和AND2，以及所述延迟单元Delay1和Delay2，将所述均衡比较器1 303和均衡比较器2304的比较结果处理，产生为延迟单元Delay1和Delay2的延迟时间T2的高电平脉冲信号EN_UP_DP和EN_UP_DM。所述信号EN_UP_DP和EN_UP_DM控制NMOS管MN3,MN4,MN5,MN6的通断，减小DP端口204和DM端口205信号的上升时间和下降时间。

所述电流源I1,I2,I3,I4电流大小可调节，用于沿口补偿强度的调整；所述延迟单元Delay1和Delay2延迟时间可调节，并且延迟时间必须小于所补偿数据信号的最小周期。

具体地，所述直流电平补偿电路202包括NMOS管MN7,MN8,MN9,电流源I5,电阻R0,组合逻辑305。其中组合逻辑305包括或非逻辑门NOR1,NOR2,NOR3。所述NMOS管MN7源端连接DP端口204，漏端连接所述电流源I5输出端，栅端连接所述或非逻辑门NOR2输出端；所述NMOS管MN8源端连接DM端口205，漏端连接所述电流源I5输出端，栅端连接所述或非逻辑门NOR1输出端；所述电流源I5，另一端连接电源；所述NMOS管MN9漏端连接所述电流源I5的输出端，源端连接电阻R0一端，栅端连接所述或非逻辑门NOR3输出端PD_DC；所述电阻RO另一端连接地；所述或非逻辑门NOR1一输入端所述均衡比较器1 303输出端OP,另一输入端连接所述延迟单元Delay1输出端OPD；所述或非逻辑门NOR2一输入端连接所述均衡比较器2 304输出端OM,另一输入端连接所述延迟单元Delay2输出端OMD；所述或非逻辑门NOR3一输入端连接所述或非逻辑门NOR1输出端DM_ON,另一输入端连接所述或非逻辑门NOR2输出端DP_ON。

所述组合逻辑305产生控制信号DP_ON和DM_ON。所述控制信号控制所述NMOS管MN7和MN8导通和关断，所述可调节电流源I5通过MN7或者MN8的导通，使电流流入所述DP端口204和DM端口205。提高所述端口D+104和D-105高电平时的电压幅度，补偿端口D+104和D-105直流电平损耗。

所述电流源I5为可调节电流源,所述电流源I5电流值可调节直流电平补偿强度，满足不同程度传输衰减的针对性补偿；所述R0电阻阻值介于50欧姆和250欧姆之间。

综上所述，本发明提供一种信号传输损耗补偿电路结构，至少包括过压保护电路，沿口调整电路，直流电平补偿电路。所述过压保护电路连接数据总线D+和D-，DP端口和DM端口，用于保护内部器件免受数据端口D+和D-上高压损坏；所述沿口调整电路连接DP端口和DM端口，用于减小数据端口D+和D-上升下降时间，补偿沿口转换速率；所述直流电平补偿电路连接DP端口和DM端口，以及沿口调整电路输出控制信号，用于增大数据端口D+和D-高电平信号时的直流电平。当该信号传输损耗补偿电路接入数据端口D+和D-时，通过设置内部预设控制信号EN电压，过压保护MOS管MN0,MN1导通。此时所述沿口调整电路中均衡比较器1，2实时检测高速差分信号D+和D-的相交点。当D+电平大于D-时，产生高电平脉冲信号EN_UP_DP，控制MN3和MN6导通，当D-电平大于D+时，产生高电平脉冲信号EN_UP_DM，控制MN4和MN5导通，电流源流入或者流出数据D+和D-端口，加快数据D+和D-的沿口转换速率。所述直流电平补偿电路，用于沿口补偿后D+和D-上高电平信号幅度的补偿。

本发明的信号传输损耗补偿电路结构采用了直接挂载在数据总线D+和D-的结构设计，保留了所述数据端口1和数据端口2的直接连接，系统应用和设计简化，没有传统中继驱动器传输延迟，可对数据通道上所有端口起到补偿的作用；可调节沿口补偿和直流电平补偿强度设计，满足不同程度传输损耗条件下应用；采用了过压保护电路，所述信号传输损耗补偿电路结构内部可采用高速器件设计，满足高速信号速率要求。所以本发明克服了现有技术中的种种缺点而具有高度产业价值。

值得说明的是，虽然前述内容已经参考若干具体实施方式描述了本发明创造的精神和原理，但是应该理解，本发明并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合，这种划分仅是为了表述的方便。本发明旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。