具体实施方式

描述某些细节以提供本发明的实例的充分理解。然而，所属领域的技术人员应明白，可在无这些特定细节的情况下实践本发明的实例。此外，本文中描述的本发明的特定实例不应理解为将本发明的范围限于这些特定实例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以免不必要地模糊本发明。另外，例如“耦合(couple/coupled)”的术语意味着两个组件可直接或间接电耦合。间接耦合可暗示两个组件通过一或多个中间组件耦合。

图1是根据本发明的实施例的系统100的框图。系统100包含控制器10及存储器系统105。存储器系统105包含存储器110(0)到110(n)(例如“装置0”到“装置n”)，其中n是非零整数。存储器110可为动态随机存取存储器(DRAM)，在本发明的一些实施例中，例如为低功耗双倍数据速率(LPDDR)DRAM。存储器110(0)到110(n)耦合到命令/地址及时钟总线，且每一存储器110耦合到相应数据及数据选通总线。存储器110在“飞越”拓扑中可串联耦合。

总线中的每一者可包含其上提供信号的一或多个信号线。控制器10及存储器系统105经过若干总线通信。举例来说，命令及地址(CA)信号由存储器系统105接收于命令/地址总线115上。各种时钟可经过时钟总线130提供于控制器10与存储器系统105之间。时钟总线130可包含用于提供由存储器系统105接收的系统时钟CK_t及CK_c及由存储器系统105接收的数据时钟WCK_t及WCK_c的信号线。数据及数据选通RDQS经过相应数据及数据选通总线125提供于控制器10与存储器系统105之间。

由控制器10提供到存储器系统105的CK_t及CK_c时钟用于对命令及地址的提供及接收计时。WCK_t及WCK_c时钟可用于对数据传送计时。CK_t与CK_c时钟互补，且WCK_t与WCK_c时钟互补。可向提供于控制器10与存储器系统105的存储器110之间的数据(例如读取数据)提供数据选通RDQS。

控制器10将命令提供到存储器系统105以执行存储器操作。存储器命令的非限制性实例包含用于控制各种操作的时序的时序命令、用于编程模式寄存器中的信息或存取信息的模式寄存器写入及读取命令及用于存取存储器的存取命令，例如用于执行读取操作的读取命令及用于执行写入操作的写入命令。

还可向存储器系统105的存储器110中的每一者提供相应选择信号CS。提供于相应选择信号线上的选择信号用于选择存储器110中的哪些存储器将响应命令且执行对应操作。控制器10提供有效选择信号以选择对应存储器110。当相应选择信号是有效时，选择对应存储器100来接收提供于命令/地址总线115上的命令及地址。

在操作中，当激活命令及读取命令及相关联地址由控制器10提供到存储器系统105时，由选择信号选择的存储器110接收命令及相关联地址且执行读取操作以向控制器10提供从对应于相关联地址的存储器位置读取的数据。在所选择存储器110准备将读取数据提供到控制器10时，控制器将有效WCK_t及WCK_c时钟提供到存储器系统105。WCK_t及WCK_c时钟可由所选择存储器110用于产生数据选通RDQS。数据选通RDQS由执行读取操作的存储器110提供到控制器10以对将读取数据提供到控制器10计时。控制器10可使用数据选通RDQS来接收读取数据。

当激活命令及读取命令及相关联地址由控制器10提供到存储器系统105时，由选择信号选择的存储器110接收命令及相关联地址且执行写入操作以将数据从控制器10写入到对应于相关联地址的存储器位置。在所选择存储器110准备从控制器10接收写入数据时，控制器将有效WCK_t及WCK_c时钟提供到存储器系统105。WCK_t及WCK_c时钟可由所选择存储器110用于产生内部时钟以对接收写入数据的电路操作计时。数据由控制器10提供且所选择存储器110根据WCK_t及WCK_t时钟接收写入到对应于存储器地址的存储器的写入数据。

在包含在飞越拓扑中串联耦合的存储器110的本发明的实施例中，可偏移提供到存储器110的各种信号的时序。为了解释此偏移，存储器110可包含用于补偿信号偏移(例如提供到存储器110的时钟之间的时序偏移)的时钟调平操作。可将关于时序偏移的信息提供到例如控制器10，此可调整提供到存储器110的信号(例如时钟、数据信号、数据选通等)的时序以解释时序偏移。

图2是根据本发明的实施例的设备的框图。设备可为半导体装置200，且将称为此。在一些实施例中，半导体装置200可包含(但不限于)存储器，例如(举例来说)集成到单个半导体裸片中的LPDDR存储器。在本发明的一些实施例中，半导体裸片可仅包含半导体装置200。在本发明的一些实施例中，半导体裸片可包含嵌入有集成于同一半导体裸片上的其它系统的半导体装置200。在本发明的一些实施例中，半导体装置200可包含于图1的存储器系统105中。举例来说，存储器110中的每一者可包含半导体装置200。

半导体装置200可包含存储器阵列250。存储器阵列250包含多个存储体，每一存储体包含多个字线WL、多个位线BL及布置于多个字线WL与多个位线BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器240执行，且位线BL的选择由列解码器245执行。感测放大器(SAMP)针对其对应位线BL定位，且经连接到至少一个相应本地I/O线对(LIOT/B)，LIOT/B又可经由传送门(TG)(其用作开关)耦合到至少相应一个主I/O线对(MIOT/B)。

半导体装置200可采用多个外部端子(例如引脚)，其包含耦合到命令/地址总线以接收命令及地址信号CA的命令/地址端子。命令/地址输入电路205在命令/地址端子处接收CA信号且将地址信号及内部命令信号ICMD分别提供到地址解码器212及命令解码器215。地址信号及命令信号是基于由命令/地址输入电路205接收的CA信号的值的组合。

地址解码器212接收地址信号且将经解码行地址信号XADD提供到行解码器240及将经解码列地址信号YADD提供到列解码器245。地址解码器212还将存储体地址信号BADD提供到行解码器240及列解码器245。命令解码器215包含用于解码命令信号ICMD以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令解码器215基于命令信号提供内部信号以控制半导体装置200的电路执行存储器操作(例如分别基于读取命令或写入命令从存储器阵列250读取数据或将数据写入到存储器阵列250)或编程模式寄存器中的信息或存取信息。

半导体装置200可进一步采用接收选择信号CS的选择端子、接收时钟CK_t及CK_c的时钟端子、接收数据时钟WCK_t及WCK_c的数据时钟端子、数据端子DQ及RDQS、电力供应端子VDD、VSS及VDDQ。可向选择端子提供用于选择半导体装置200接收CA信号的选择信号CS。举例来说，当CS信号是有效(例如有效高逻辑电平)时，激活半导体装置200以接收例如图1的命令/地址总线115的命令/地址总线上的CA信号。

当接收到激活命令且向存储体及行地址及时提供激活命令及接收到读取命令且向存储体及列地址及时提供读取命令时，从由地址指定的存储器阵列250中的存储器读取读取数据。命令/地址输入电路205将激活及读取命令提供到命令解码器215及将地址提供到地址解码器212。命令解码器215将内部命令提供到输入/输出电路260，且地址解码器212将经解码地址提供到行及列解码器，使得从由地址指定的存储器读取的数据根据RDQS时钟经由串行器/解串器(SERDES)电路系统255及输入/输出电路260从数据端子DQ输出到外部。

当接收到激活命令且向存储体及行地址及时提供激活命令及接收到写入命令且向存储体及列地址及时提供写入命令时，将提供到数据端子DQ的写入数据写入到由地址指定的存储器阵列250中的存储器。命令/地址输入电路205将激活及写入命令提供到命令解码器215及将地址提供到地址解码器212。命令解码器215将内部命令提供到输入/输出电路260，且地址解码器212将经解码地址提供到行及列解码器，使得写入数据由输入/输出电路260中的数据接收器接收且经由输入/输出电路260及SERDES电路系统255提供到由地址指定的存储器阵列250的存储器。

SERDES电路系统255可通过使写入数据解串且使高速读取数据串行化来支持读取及写入操作。举例来说，在写入操作期间，SERDES电路系统255可经配置以从I/O电路260接收串行化写入数据且使串行化写入数据解串(例如，使其并行)以将经解串写入数据提供到存储器单元阵列250。另外，可从存储器单元阵列250接收经解串读取数据，且SERDES电路系统255可经配置以使经解串读取数据串行化以将串行化读取数据提供到I/O电路260。

向时钟端子及数据时钟端子提供外部时钟。可将外部时钟CK_t、CK_c、WCK_t、WCK_c提供到时钟输入电路220。CK_t与CK_c时钟可互补，且WCK_t与WCK_c时钟可互补。时钟输入电路220可接收外部时钟以产生内部时钟ICK(基于CK_t及CK_c时钟)及IWCK及IWCKF(基于WCK_t及WCK_c时钟)。将内部时钟ICK及IWCK及IWCKF提供到内部时钟电路230。内部时钟电路230包含基于接收到的内部时钟提供各种相位及频率控制内部时钟R0、R1、F0、F1的电路。可将时钟R0、R1、F0、F1提供到输入/输出电路260以控制例如读取数据的输出时序及写入数据的输入时序。向延时控制电路235提供内部时钟ICK，且延时控制电路235至少部分基于ICK时钟(例如CK_t及CK_c时钟)提供具有一时序的控制信号CDSR。

时钟R0、R1、F0、F1可具有低于数据时钟WCK_t(及WCK_c)的频率的时钟频率且具有相对于彼此的相位。举例来说，在本发明的一些实施例中，F0时钟可具有相对于R0时钟的90度相位，R1时钟可具有相对于F0时钟的90度相位，且F1时钟可具有相对于R1时钟的90度相位。在此类实施例中，R0与R1时钟可互补，且F0与F1时钟可互补。

向电力供应端子提供电力供应电势VDD及VSS。将这些电力供应电势VDD及VSS提供到内部电压发生器电路270。内部电压发生器电路270基于电力供应电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI及类似物。内部电势VPP主要用于行解码器240中，内部电势VOD及VARY主要用于包含于存储器阵列250中的感测放大器中，且内部电势VPERI用于许多其它电路块中。

还向电力供应端子提供电力供应电势VDDQ。使电力供应电势VDDQ与电力供应电势VSS一起提供到输入/输出电路260。在本发明的实施例中，电力供应电势VDDQ可为相同于电力供应电势VDD的电势。在本发明的另一实施例中，电力供应电势VDDQ可为不同于电力供应电势VDD的电势。然而，专用电力供应电势VDDQ用于输入/输出电路260，使得由输入/输出电路260产生的电力供应噪声不传播到其它电路块。

模式寄存器238可经编程有选择及/或设置半导体装置200的电路的各种操作条件的模式信息。还可存取模式信息以提供半导体装置200的状态。模式信息可通过模式寄存器写入操作编程，且模式信息可通过模式寄存器读取操作存取。举例来说，时钟调平模式可通过编程模式寄存器238中的模式信息来设置以执行时钟调平操作。在另一实例中，内部时钟频率可通过编程模式寄存器238中的模式信息来设置。在另一实例中，延时值(例如读取延时RL(CAS延时)、写入延时WL等)可通过编程模式寄存器238中对应于系统时钟频率的范围的值来设置。举例来说，与延时值有关的模式信息可经提供到延时控制电路235且用于对控制信号CDSR计时。

还可将模式寄存器信息提供到时钟调平控制电路257。时钟调平控制电路257被进一步提供来自内部时钟电路230的时钟R0、R1、F0及F1中的至少一者且还从延时控制电路235接收控制信号CDSR。模式信息可设置时钟调平控制电路257的操作。举例来说，时钟调平控制电路257可由模式信息设置以基于时钟R0、R1、F0、F1及/或控制信号CDSR中的至少一者提供具有一时序的一或多个控制信号。时钟调平控制电路257可进一步提供指示数据时钟WCK_t与系统时钟CK_t之间的相对时序的反馈信号。反馈信号可例如出于时钟调平目的提供到控制器。读取/写入时钟电路259从内部时钟电路230接收时钟R0、R1、F0、F1及从时钟调平控制电路257接收控制信号，且将所述时钟提供到SERDES电路系统255以对数据的串行化及解串操作计时。

图3是根据本发明的实施例的半导体装置300的布局的图。在一些实施例中，半导体装置300可包含图2中展示的半导体装置200的至少一部分且针对图1的存储器110。

简而言之，半导体装置300可包含存储器阵列(例如存储器阵列250)的一或多个存储体302及每一存储体302的行解码器304及列解码器306。在一些实施例中，每一存储体302自身可具有数据感测放大器及错误校正码(DSA/ECC)电路308。在其它实施例中，DSA/ECC电路308可共享于两个或两个以上存储体302之间。

数据可从DQ垫DQ15到0接收且经提供到数据总线DBUS。来自DQ垫DQ15到0中的每一者的数据可为串行化数据(例如，按顺序一次提供一个位)。在一些实施例中，来自DQ垫DQ15到0的数据可在提供到数据总线DBUS之前由解串器电路(图3中未展示)解串。数据总线DBUS可经由DBUS/GBUS缓冲器310将数据提供到适当全局数据总线GBUS。全局数据总线GBUS可经由GBUS/MBUS缓冲器312将数据提供到适当主数据总线MBUS。主数据总线MBUS可经由MBUS/LBUS缓冲器314将数据提供到适当本地数据总线LBUS。本地数据总线LBUS可将数据提供到适当DSA/ECC电路308以存储于所要存储体302中。适当MBUS及LBUS可至少部分基于被提供存取命令的存储体地址及/或列地址来选择。

外围区域315包含用于执行存储器操作的各种外围电路。举例来说，DBUS/GBUS缓冲器310可定位于外围区域315中。在本发明的一些实施例中，命令/地址输入电路、地址解码器、命令解码器、内部时钟电路、延时控制电路、模式寄存器及/或数据缓冲器电路的电路定位于外围区域315中。外围区域315可包含通常定位于外围区域315的中心中的外围中心区域320。先前描述的电路中的一些电路可定位于外围中心区域320中，而其它电路可定位于外围中心区域外。

图4是根据本发明的实施例的用于半导体装置的读取操作及时钟调平操作的电路图。图4的电路可包含于例如图1的半导体装置100的半导体装置的各种电路中。举例来说，在本发明的一些实施例中，图4的电路可包含于时钟输入电路220、命令解码器215、模式寄存器238、内部时钟电路230、串行器/解串器电路255、输入/输出电路260、读取/写入时钟电路259、时钟调平控制电路257及/或延时控制电路235中。

信号缓冲器410接收命令及地址信号CA且将经缓冲CA信号提供到命令解码器412。命令解码器412解码经缓冲CA信号且提供内部控制及时序信号以相应地执行操作。举例来说，命令解码器412可解码从经缓冲CA信号读取的命令且将内部控制信号Read提供到读取延时控制电路414。在另一实例中，命令解码器412可解码来自经缓冲CA信号的时钟调平命令且将内部时钟调平反馈W_leveling提供到读取延时控制电路414。在本发明的一些实施例中，读取延时控制电路414可包含计数器电路。

命令解码器412还可存取编程于模式寄存器416中的模式信息。模式信息可经编程于模式寄存器416中以选择及/或设置半导体装置的电路的各种操作条件。举例来说，时钟调平模式可通过编程模式寄存器416中的模式信息来设置。当处于时钟调平模式中时，可执行时钟调平操作。在另一实例中，延时值(例如读取延时RL、写入延时WL等)可通过编程对应于系统时钟频率的范围的值来设置。

时钟缓冲器420接收及缓冲系统时钟CK_t(及其补码CK_c)且将经缓冲系统时钟提供到读取延时控制电路414。读取延时控制电路414可至少部分基于经缓冲系统时钟的时钟循环的数目提供具有一时序的有效控制信号CDSR。举例来说，有效控制信号CSDR可在基于延时值与数据路径延迟之间的差的读取命令之后的数个时钟循环提供。数据路径延迟可为在系统时钟CK_t的时钟循环中测量的通过数据路径的传播延迟。在本发明的一些实施例中，有效控制信号CDSR可为脉冲信号，即，CDSR信号在返回到低逻辑电平之前的一时间周期(例如脉冲宽度)内转变到高逻辑电平。

时钟缓冲器422接收及缓冲数据时钟WCK_t(及其补码WCK_c)且将经缓冲数据时钟提供到时钟分频器电路424。数据时钟WCK_t可具有比系统时钟CK_t高的时钟频率。举例来说，在本发明的一些实施例中，数据时钟WCK_t可具有CK_t时钟的时钟频率的两倍。在本发明的一些实施例中，数据时钟WCK_t可具有CK_t时钟的时钟频率的四倍。

时钟分频器电路424基于经缓冲数据时钟提供时钟R0、R1、F0、F1。时钟R0、R1、F0、F1具有低于数据时钟WCK_t(及WCK_c)的频率的时钟频率且具有相对于彼此的相位。举例来说，在本发明的一些实施例中，F0时钟可具有相对于R0时钟的90度相位，R1时钟可具有相对于F0时钟的90度相位，且F1时钟可具有相对于R1时钟的90度相位。在此类实施例中，R0与R1时钟可互补，且F0与F1时钟可互补。

在本发明的一些实施例中，时钟分频器电路424可包含用于使时钟R0、R1、F0、F1的时序移位的电路(例如延迟电路)。使时钟R0、R1、F0、F1的时序移位可用于调整相对于另一时钟或信号(例如相对于控制信号CDSR(及系统时钟CK_t))的时序。

在本发明的一些实施例中，信号缓冲器410可包含于命令及地址输入电路(例如图2的命令及地址输入电路205)中。在本发明的一些实施例中，命令解码器412可包含于命令解码器(例如命令解码器215)中。在本发明的一些实施例中，时钟缓冲器420及422可包含于时钟输入电路(例如时钟输入电路220)中。在本发明的一些实施例中，时钟分频器电路424可包含于内部时钟电路(例如内部时钟电路230)中。在本发明的一些实施例中，模式寄存器416可包含于模式寄存器(例如模式寄存器238)中。在本发明的一些实施例中，读取延时控制电路414可包含于延时控制电路(例如延时控制电路235)中。

信号缓冲器410、命令解码器412、读取延时控制电路414、模式寄存器416、时钟缓冲器420及422及时钟分频器电路424通常可定位于半导体装置的外围区域中。举例来说，在本发明的一些实施例中，参考图3的半导体装置300，信号缓冲器410、命令解码器412、读取延时控制电路414、模式寄存器416、时钟缓冲器420及422及时钟分频器电路424通常可定位于中心外围区域320中。

信号缓冲器430从串行器电路432接收内部数据信号且提供输出数据信号DQn。可使每一输出数据信号DQn包含信号缓冲器430，其中每一信号缓冲器电路接收相应数据信号且提供相应输出数据信号DQ。由串行器电路432提供的内部数据信号可表示串行地提供到信号缓冲器电路430以作为一个输出数据信号DQn输出的连续数据位D_n。串行器电路432可并行地接收数据位D_n且连续地布置作为内部数据信号串行地提供到信号缓冲器电路430的数据位D_n。举例来说，串行器电路432并行地接收16个数据位D_0到D_15且连续地布置由信号缓冲器电路430串行地提供为输出数据信号DQn的数据位。

串行器电路432基于由读取时钟电路440提供的时钟来操作。读取时钟电路440从时钟分频器电路424接收时钟R0、R1、F0、F1且在被提供有效控制信号R_Trigger(例如有效高逻辑电平)时将所述时钟提供到串行器电路432。控制信号R_Trigger由时钟调平控制电路444提供。

时钟调平控制电路444从时钟分频器电路424接收时钟R0、R1、F0及F1中的至少一者且还从读取延时控制电路414接收控制信号CDSR。在本实例中，将时钟R0及R1提供到时钟调平控制电路444。还可从模式寄存器416提供模式信息以设置时钟调平控制电路444的操作。举例来说，时钟调平控制电路444可设置于时钟调平模式中。当未设置时钟调平模式时，时钟调平控制电路444可基于时钟R0、R1、F0、F1中的至少一者提供具有一时序的有效控制信号R_Trigger。

当时钟调平控制电路444由来自模式寄存器416的模式信息设置于时钟调平模式中时，时钟调平控制电路444可进一步提供时钟调平反馈W_leveling_out。时钟调平反馈W_leveling_out的逻辑电平可指示数据时钟WCK_t与系统时钟CK_t之间的相对时序。在本发明的一些实施例中，数据时钟WCK_t的时序可由时钟R0、R1、F0及F1中的至少一者的时序表示。在本发明的一些实施例中，系统时钟CK_t的时序可由控制信号CDSR的时序表示。在此类实施例中，基于时钟R0、R1、F0及F1中的至少一者相对于控制信号CDSR的时序提供时钟调平反馈W_leveling_out可基于数据时钟WCK_t相对于系统时钟CK_t的时序有效地提供时钟调平反馈W_leveling_out。

在操作中，图4的电路可用于在时钟调平模式中提供时钟调平反馈W_leveling_out。可将时钟调平反馈W_leveling_out提供到例如可调整到存储器的信号的时序以补偿时序偏移的控制器。在本发明的一些实施例中，可在数据端子DQ处提供时钟调平反馈W_leveling_out。当未设置时钟调平模式时，电路可用于例如响应于读取命令而提供输出数据信号DQn。

图5是根据本发明的实施例的读取操作的电路操作期间的各种信号的时序图。在本发明的一些实施例中，图4的电路可根据图5的时序图操作。出于提供实例的目的，图5的操作将参考图4的电路描述。然而，本发明的实施例不限于操作图4的电路(如图5中展示)，且参考图5所描述的操作不限于图4的特定电路。在图5的实例操作中，模式信息未设置时钟调平模式，延时是RL＝10tCK(例如系统时钟CK_t的10个时钟循环)，数据路径延迟是4tCK，设置2:1数据时钟模式，且突发长度是16。

在时间T0，读取命令由命令及地址输入电路(例如图2的命令及地址输入电路205)接收，且命令解码器提供内部控制信号以执行读取操作。在时间T1，将数据时钟WCK_t提供到时钟缓冲器422。数据时钟WCK_t最初具有相同于系统时钟CK_t的时钟频率，但在时间T2，数据时钟WCK_t变成更高频率。在本实例中，时钟频率经加倍使得数据时钟WCK_t具有两倍于系统时钟CK_t的时钟频率的时钟频率。将更高频率数据时钟WCK_t提供到时钟分频器424，时钟分频器424提供更低频率时钟R0、R1、F0及F1。时钟R0、R1、F0及F1具有WCK_t时钟的时钟频率的一半，且具有彼此90度相位关系：时钟F0具有相对于时钟R0的90度相位；时钟R1具有相对于时钟F0的90度相位；及时钟F1具有相对于时钟R1的90度相位。因此，时钟R0与R1互补，且时钟F0与F1互补。将时钟R0、R1、F0及F1提供到读取时钟电路440，且将R0、R1、F0及F1中的至少一者提供到时钟调平控制电路444。在本实例中，将至少时钟R0及R1提供到时钟调平控制电路444。

如先前描述，延时是RL＝10tCK，且数据路径延迟是4tCK。在本实例中，读取延时控制电路414在对应于延时与数据路径延迟之间的差的读取命令(在时间T0接收)之后的时间提供有效控制信号CDSR。举例来说，在延时为10tCK及数据路径延迟为4tCK的情况下，读取延时控制电路414在读取命令之后的6tCK或如图5中展示，在时间T3提供有效控制信号CDSR。有效控制信号CDSR可为脉冲信号。就读取操作而言，有效控制信号CDSR可具有1tCK的脉冲宽度，如图5中展示，在时间T3到T5之间。

在未设置时钟调平模式(例如，模式寄存器提供指示时钟调平模式未设置的模式信息)的情况下，时钟调平电路在CDSR信号是有效时响应于R1时钟的上升边缘而提供有效R_Trigger信号。有效R_Trigger的时序在图5中表示为时间T4的粗体箭头。将有效R_Trigger信号提供到读取时钟电路440。在接收有效R_Trigger信号之前，读取时钟电路440不提供(例如，阻止)R0、R1、F0及F1时钟到串行器电路432。当R_Trigger信号变为有效时，读取时钟电路将R0、R1、F0及F1时钟提供到串行器电路432。串行器电路432并行地接收数据位D_0到D_15且在提供R0、R1、F0及F1时钟时使串行地提供到信号缓冲器430的数据位D_0到D_15串行化。举例来说，可将数据位D_0到D_15加载到串行器电路432且响应于R0、R1、F0及F1时钟而使数据位移位。

在图5的实例中，数据位D_0可响应于R0时钟在时间T5的上升时钟边缘而移位，数据位D_1可响应于F0时钟的跟随上升时钟边缘而移位，数据位D_2可响应于R1时钟的跟随上升时钟边缘而移位，数据位D_3可响应于F1时钟的跟随上升时钟边缘而移位，剩余数据位D_4到D_15以此类推。将用于串行化数据位D_0到D_15的信号提供到信号缓冲器430，信号缓冲器430在读取命令之后的10tCK延时之后提供用于数据位D_0到D_15的输出数据信号D0到D15，如图5中在时间T6展示。应了解，图5仅供例示，且在不背离本发明的范围的情况下，各种信号的时序可不同于所展示。举例来说，在图5的实例中，对应于数据位D_0的R0时钟的上升时钟边缘发生在激活R_Trigger信号之后的R0时钟的下一上升时钟边缘(及此后对应于数据位D_1到D_15的R1、F0、F1及R0时钟的上升时钟边缘)。然而，在本发明的一些实施例中，对应于数据位D_0的R0时钟的上升时钟边缘可发生在R_Trigger信号变为有效之后的(WCK_t及/或CK_t的)若干时钟循环(及此后对应于数据位D_1到D_15的R1、F0、F1及R0时钟的上升时钟边缘)。

图6是根据本发明的实施例的时钟调平操作的电路操作期间的各种信号的时序图。在本发明的一些实施例中，图4的电路可根据图6的时序图操作。出于提供实例的目的，图6的操作将参考图4的电路描述。然而，本发明的实施例不限于操作图4的电路(如图6中展示)，且参考图6所描述的操作不限于图4的特定电路。在图6的实例操作中，模式信息设置时钟调平模式，延时是RL＝10tCK(例如系统时钟CK_t的10个时钟循环)，数据路径延迟是4tCK，且设置2:1数据时钟模式。

在时间T0，接收时钟调平命令以起动时钟调平操作。在时间T1，将数据时钟WCK_t提供到时钟缓冲器422。数据时钟WCK_t最初具有相同于系统时钟CK_t的时钟频率，但在时间T2，数据时钟WCK_t变成更高频率。在本实例中，时钟频率经加倍使得数据时钟WCK_t具有两倍于系统时钟CK_t的时钟频率的时钟频率。将更高频率数据时钟WCK_t提供到时钟分频器424，时钟分频器424提供更低频率时钟R0、R1、F0及F1。时钟R0、R1、F0及F1具有WCK_t时钟的时钟频率的一半，且具有彼此90度相位关系：时钟F0具有相对于时钟R0的90度相位；时钟R1具有相对于时钟F0的90度相位；及时钟F1具有相对于时钟R1的90度相位。因此，时钟R0与R1互补，且时钟F0与F1互补。将时钟R0、R1、F0及F1提供到读取时钟电路440，且将R0、R1、F0及F1时钟中的至少一者提供到时钟调平控制电路444。在本实例中，将至少时钟R0及R1提供到时钟调平控制电路444。

如先前描述，延时是RL＝10tCK，且数据路径延迟是4tCK。在本实例中，读取延时控制电路414在对应于延时与数据路径延迟之间的差的时钟调平命令(在时间T0接收)之后的时间提供有效控制信号CDSR。举例来说，在延时为10tCK及数据路径延迟为4tCK的情况下，读取延时控制电路414在读取命令之后的6tCK或如图5中展示，在时间T3提供有效控制信号CDSR。有效控制信号CDSR可为脉冲信号。在设置时钟调平模式的情况下，有效控制信号CDSR可具有1/2tCK的脉冲宽度，如图6中展示，在时间T3到T5之间。有效控制信号CDSR的脉冲宽度可比用于读取操作(例如图5的实例读取操作)的CDSR的脉冲宽度短。用于时钟调平操作的有效控制信号CDSR可具有较短脉冲宽度以避免由WCK_t时钟(或时钟R1、F0或F1中的一者)的后一上升时钟边缘锁存。在本发明的一些实施例中，读取延时控制电路414可包含用于提供具有1tCK或1/2tCK(例如，分别用于读取操作或时钟调平操作)的脉冲宽度的有效控制信号CDSR的多路复用器。在本发明的一些实施例中，多路复用器可由来自模式寄存器的信息控制(例如，从而启用时钟调平操作)。

在设置时钟调平模式的情况下，例如，模式寄存器提供指示时钟调平模式被设置的模式信息，时钟调平电路在CDSR信号是有效时响应于R0时钟的上升边缘而提供时钟调平反馈W_leveling_out。时钟调平反馈W_leveling_out信息的时序在图6中表示为时间T4的粗体箭头。写入调平反馈可指示数据时钟WCK_t相对于系统时钟CK_t的时序。数据时钟WCK_t的时序可由时钟R0、R1、F0及F1中的一或多者表示，且系统时钟Ck_t的时序可由有效控制信号CDSR表示。因而，时钟调平反馈W_leveling_out的逻辑电平可基于时钟R0、R1、F0及F1中的一或多者的相对时序及控制信号CDSR基于延时值及时钟调平命令变成有效的时序(例如，在时钟调平命令之后的时间6tCK(10tCK-4tCK)有效)。

举例来说，在本发明的一些实施例中，时钟调平反馈W_leveling_out可在控制信号CDSR因时钟R0的上升时钟边缘而仍为无效(例如无效逻辑低电平)时具有第一逻辑电平(例如低逻辑电平)及在控制信号CDSR因R0时钟的上升时钟边缘而有效(例如有效高逻辑电平)时具有第二逻辑电平(例如高逻辑电平)。

在由图6展示的实例中，由时钟调平命令导致的控制信号CDSR已在R0时钟转变到高时钟电平时有效。因此，由时钟调平控制电路444提供的时钟调平反馈W_leveling_out具有第二(高)逻辑电平。将时钟调平反馈W_leveling_out提供到信号缓冲器430以在时间T4之后的时间被提供为输出数据信号DQn中的一或多者(例如图6中的“W out”)。在本发明的一些实施例中，将时钟调平反馈W_leveling_out提供为数据信号DQn中的一者。在本发明的一些实施例中，将时钟调平反馈W_leveling_out提供为所有数据信号DQn。

如先前描述，时钟调平反馈W_leveling_out可帮助控制器调整系统时钟CK_t与数据时钟WCK_t之间的相对时序。举例来说，在调整(例如时钟分频器电路中的延迟电路的)延迟设置以识别时钟调平反馈W_leveling_out何时从一逻辑电平变为另一逻辑电平之后重复时钟调平操作。使此发生的延迟设置可对应于系统时钟CK_t与数据时钟WCk_t的时序对准的时间。

图7是根据本发明的实施例的用于半导体装置的写入操作的电路图。图7的电路可包含于例如图1的半导体装置100的半导体装置的各种电路中。举例来说，在本发明的一些实施例中，图7的电路可包含于时钟输入电路220、命令解码器215、模式寄存器238、内部时钟电路230、串行器/解串器电路255、输入/输出电路260、读取/写入时钟电路259、时钟调平控制电路257及/或延时控制电路235中。

信号缓冲器710接收命令及地址信号CA且将将经缓冲CA信号提供到命令解码器712。命令解码器712解码经缓冲CA信号且提供内部控制及时序信号以相应地执行操作。举例来说，命令解码器712可解码从经缓冲CA信号读取的命令且将内部控制信号Write提供到写入延时控制电路714。在本发明的一些实施例中，写入延时控制电路714可包含计数器电路。

命令解码器712还可存取编程于模式寄存器716中的模式信息。模式信息可经编程于模式寄存器716中以选择及/或设置半导体装置的电路的各种操作条件。举例来说，延时值(例如读取延时RL、写入延时WL等)可通过编程对应于系统时钟频率的范围的值来设置。

时钟缓冲器720接收及缓冲系统时钟CK_t(及其补码CK_c)且将经缓冲系统时钟提供到写入延时控制电路714。写入延时控制电路714可至少部分基于经缓冲系统时钟的时钟循环的数目提供具有一时序的有效控制信号PCLKD。举例来说，有效控制信号PCLKD可在基于延时值WL与数据路径延迟之间的差的写入命令之后的数个时钟循环提供。数据路径延迟可为在系统时钟CK_t的时钟循环中测量的通过数据路径的传播延迟。在本发明的一些实施例中，有效控制信号PCLKD可为脉冲信号，即，PCLKD信号在返回到低逻辑电平之前的一时间周期(例如脉冲宽度)内转变到高逻辑电平。

时钟缓冲器722接收及缓冲数据时钟WCK_t(及其补码WCK_c)且将经缓冲数据时钟提供到时钟分频器电路724。数据时钟WCK_t可具有比系统时钟CK_t高的时钟频率。举例来说，在本发明的一些实施例中，数据时钟WCK_t可具有CK_t时钟的时钟频率的两倍。在本发明的一些实施例中，数据时钟WCK_t可具有CK_t时钟的时钟频率的四倍。

时钟分频器电路724基于经缓冲数据时钟提供时钟R0、R1、F0、F1。时钟R0、R1、F0、F1具有低于数据时钟WCK_t(及WCK_c)的频率的时钟频率且具有相对于彼此的相位。举例来说，在本发明的一些实施例中，F0时钟可具有相对于R0时钟的90度相位，R1时钟可具有相对于F0时钟的90度相位，且F1时钟可具有相对于R1时钟的90度相位。在此类实施例中，R0与R1时钟可互补，且F0与F1时钟可互补。

在本发明的一些实施例中，时钟分频器电路724可包含用于使时钟R0、R1、F0、F1的时序移位的电路(例如延迟电路)。使时钟R0、R1、F0、F1的时序移位可用于调整相对于另一时钟或信号(例如相对于控制信号PCLKD(及系统时钟CK_t))的时序。

在本发明的一些实施例中，信号缓冲器710可包含于命令及地址输入电路(例如图2的命令及地址输入电路205)中。在本发明的一些实施例中，命令解码器712可包含于命令解码器(例如命令解码器215)中。在本发明的一些实施例中，时钟缓冲器720及722可包含于时钟输入电路(例如时钟输入电路220)中。在本发明的一些实施例中，时钟分频器电路724可包含于内部时钟电路(例如内部时钟电路230)中。在本发明的一些实施例中，模式寄存器716可包含于模式寄存器(例如模式寄存器238)中。在本发明的一些实施例中，延时控制电路714可包含于延时控制电路(例如延时控制电路235)中。

信号缓冲器710、命令解码器712、延时控制电路714、模式寄存器716、时钟缓冲器720及722及时钟分频器电路724通常可定位于半导体装置的外围区域中。举例来说，在本发明的一些实施例中，参考图3，当包含于半导体装置300中时，信号缓冲器710、命令解码器712、延时控制电路714、模式寄存器716、时钟缓冲器720及722及时钟分频器电路724通常可定位于中心外围区域320中。

信号缓冲器730接收输入数据信号DQn且将经缓冲输入数据信号提供到解串器电路732。信号缓冲器730可包含若干信号缓冲器电路，其中每一信号缓冲器电路接收相应输入数据信号DQn。提供到信号缓冲器730且由信号缓冲器730缓冲的输入数据信号中的每一者可表示串行地提供的连续输入数据位。解串器电路732可从信号缓冲器电路中的每一者串行地接收数据位且布置提供为并行数据位的串行数据位。举例来说，由输入数据信号DQn提供的串行数据位由解串器电路732布置以并行地提供32个数据位D_0到D_31。

解串器电路732基于由写入时钟电路740提供的时钟来操作。写入时钟电路740从时钟分频器电路724接收时钟R0、R1、F0、F1且在被提供有效控制信号W_Trigger(例如有效高逻辑电平)时将所述时钟提供到解串器电路732。控制信号W_Trigger由写入时钟控制电路744提供。

写入时钟控制电路744从时钟分频器电路724接收时钟R0、R1、F0及F1中的至少一者且还从写入延时控制电路714接收控制信号PCLKD。在本实例中，将时钟R0及R1提供到写入时钟控制电路744。在操作中，图7的电路可用于例如响应于写入命令而接收输入数据信号DQn。举例来说，基于控制信号PCLKD的时序及时钟R0、R1、F0、F1中的至少一者，写入时钟控制电路744将有效控制信号W_Trigger提供到写入时钟电路740。如先前描述，有效控制信号W_Trigger控制写入时钟电路740将时钟R0、R1、F0、F1提供到解串器电路732以从信号缓冲器730接收数据位。

在本发明的一些实施例中，图4及7中展示的一些电路可由共同电路提供。举例来说，在本发明的一些实施例中，信号缓冲器410及710可为共同(例如，同一)电路。另外或替代地，在本发明的一些实施例中，命令解码器412及712可为共同电路，模式寄存器416及716可为共同电路，时钟缓冲器420、422、720及722可为共同电路，及/或时钟分频器电路424及724可为共同电路。在本发明的一些实施例中，作为实例，共同信号缓冲器可用于接收命令及地址信号CA且将经缓冲CA信号提供到共同解码器。电路中的其它电路可同样由共同电路提供。在本发明的一些实施例中，写入延时电路714是与图4的读取延时电路414分离的电路。另外或替代地，在本发明的一些实施例中，写入时钟控制电路744是与时钟调平控制电路444分离的电路。在此类实施例中，具有分离电路可允许满足时序规格，同时避免写入与读取操作之间的潜在数据/命令冲突。读取及写入操作可重叠，其中相应电路中的每一者独立于其它电路操作以执行相应操作。

应从上文了解，尽管本文已出于说明目的描述本发明的特定实施例，但可在不脱离本发明的精神及范围的情况下作出各种修改。因此，本发明的范围应不限于本文中描述的特定实施例中的任何者。