半导体器件
阅读说明：本技术 半导体器件 (Semiconductor device with a plurality of transistors ) 是由 李性柱 金柱赫 于 2020-04-09 设计创作，主要内容包括：一种半导体器件包括内部时钟生成电路,其被配置成在第一模式和第二模式中从第一和第三分频时钟以及地电压生成第一至第四内部时钟。该半导体器件还包括数据处理电路,其被配置成根据第一至第四输入控制信号锁存第一至第四内部数据。该数据处理电路还被配置成通过根据第一至第四内部时钟、第一至第四上升输出控制信号以及第一至第四下降输出控制信号确定锁存的第一和第三内部数据和锁存的第二和第四内部数据的输出优先级来生成第一至第四输出数据。(A semiconductor device includes an internal clock generation circuit configured to generate first to fourth internal clocks from first and third divided clocks and a ground voltage in a first mode and a second mode. The semiconductor device further includes a data processing circuit configured to latch the first to fourth internal data according to the first to fourth input control signals. The data processing circuit is further configured to generate first to fourth output data by determining output priorities of the latched first and third internal data and the latched second and fourth internal data according to the first to fourth internal clocks, the first to fourth rising output control signals, and the first to fourth falling output control signals.)
相关申请的交叉引用
本申请要求于2019年10月30日提交韩国知识产权局的韩国专利申请第10-2019-0136531号的优先权，其整体内容通过引用合并于此。
技术领域
本公开的实施方式涉及与分频内部时钟同步地输出数据的半导体器件。
背景技术
通常，包括DDR SDRAM(双倍数据率同步DRAM)的半导体器件根据从外部芯片组输入的命令执行数据读/写操作。该半导体器件需要在其中包括各种电路以便于执行这种读/写操作，以及各种电路包括用于高效地控制更多数据的管道锁存电路(pipe latchcircuit)。通常，被配置成在期望的定时分别存储多个输入信号以及在期望的定时分别输出多个输入信号的管道锁存电路可以包括在半导体器件中，以及增加内部电路之间或者半导体器件的外部装置与半导体器件的内部电路之间的信号传送/接收能力。
包括DDR SDRAM的半导体器件使用各种方法增加操作速度。作为代表性示例，该半导体器件可以通过对从外部输入的时钟进行分频来生成多个分频时钟，以及控制管道锁存电路与多个分频时钟同步地操作以便于提高操作速度。
该半导体器件支持用于确定数据输入/输出顺序的操作，以及支持改变奇数据和偶数据的输出顺序的操作。
发明内容
根据本公开的实施方式的一种半导体器件包括内部时钟生成电路，其被配置成在第一模式和第二模式中从第一分频时钟、第二分频时钟、第三分频时钟、第四分频时钟和地电压生成第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟。该半导体器件还包括数据处理电路，其被配置成根据第一输入控制信号、第二输入控制信号、第三输入控制信号和第四输入控制信号锁存第一内部数据、第二内部数据、第三内部数据和第四内部数据。数据处理电路还被配置成通过根据第一至第四内部时钟，第一上升输出控制信号、第二上升输出控制信号、第三上升输出控制信号、第四上升输出控制信号，第一下降输出控制信号、第二下降输出控制信号、第三下降输出控制信号和第四下降输出控制信号确定锁存的第一和第三内部数据以及锁存的第二和第四内部数据的输出优先级来生成第一输出数据、第二输出数据、第三输出数据和第四输出数据。
根据本公开的实施方式的另一半导体器件包括模式设定电路，其被配置成根据第一模式信号和第二模式信号的组合生成第一模式设定信号、第二模式设定信号和第三模式设定信号。该半导体器件还包括内部时钟生成电路，其被配置成根据第一至第三模式设定信号从第一分频时钟、第二分频时钟、第三分频时钟、第四分频时钟和地电压生成第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟。该半导体器件还包括数据处理电路，其被配置成根据第一输入控制信号、第二输入控制信号、第三输入控制信号和第四输入控制信号锁存第一内部数据、第二内部数据、第三内部数据和第四内部数据。数据处理电路还被配置成通过根据第一至第四内部时钟，第一上升输出控制信号、第二上升输出控制信号、第三上升输出控制信号、第四上升输出控制信号，第一下降输出控制信号、第二下降输出控制信号、第三下降输出控制信号和第四下降输出控制信号确定锁存的第一和第三内部数据以及锁存的第二和第四内部数据的输出优先级来生成第一输出数据、第二输出数据、第三输出数据和第四输出数据。
根据实施方式，半导体器件被配置成根据操作模式从多个分频时钟和地电压有选择地生成用于确定数据的输入/输出顺序的多个内部时钟，以及确定同步于有选择地生成的内部时钟的数据的输入/输出顺序，从而以高速输出数据。
此外，根据实施方式的半导体器件根据操作模式而确定同步于有选择地生成的多个内部时钟的数据的输入/输出顺序，并且不需要用于改变数据的输入/输出顺序的分立的电路，这使得可以减小面积。
此外，根据实施方式的半导体器件根据操作模式而确定同步于有选择地生成的多个内部时钟的数据的输入/输出顺序，并且不需要用于改变数据的输入/输出顺序的分立的电路，这使得可以减小电流消耗。
附图说明
图1是示出根据实施方式的半导体器件的配置的框图。
图2是示出图1中所示的半导体器件中包括的模式设定电路的配置的电路图。
图3是示出图1中所示的半导体器件中包括的管道控制电路的配置的框图。
图4是示出图3中所示的管道控制电路中包括的第一传输时钟生成电路的配置的电路图。
图5是示出图3中所示的管道控制电路中包括的第二传输时钟生成电路的配置的电路图。
图6是示出图1中所示的半导体器件中包括的内部时钟生成电路的配置的框图。
图7是示出图6中所示的内部时钟生成电路中包括的第一传输电路的配置的电路图。
图8是示出图6中所示的内部时钟生成电路中包括的第二传输电路的配置的电路图。
图9是示出图6中所示的内部时钟生成电路中包括的第三传输电路的配置的电路图。
图10是示出图6中所示的内部时钟生成电路中包括的第四传输电路的配置的电路图。
图11是示出图1中所示的半导体器件中包括的管道电路的配置的框图。
图12是示出图1中所示的半导体器件中包括的数据排序电路的配置的框图。
图13至图16是用于描述根据实施方式的半导体器件的操作的时序图。
图17是示出被应用图1至图16中所示的半导体器件的根据实施方式的电子系统的配置的示图。
具体实施方式
在下文中，通过各种实施方式参照附图描述半导体器件。应注意，实施方式仅是用于描述本公开的示例，并且本公开的范围不限于此。
各种实施方式涉及一种半导体器件，其能够根据操作模式从多个分频时钟和地电压有选择地生成用于确定数据的输入/输出顺序的多个内部时钟，并且与有选择地生成的多个内部时钟同步地确定数据的输入/输出顺序。
如图1中所示，根据实施方式的半导体器件1可以包括模式设定电路10、管道控制电路20、内部时钟生成电路30、存储器区域40和数据处理电路50。
模式设定电路10可以生成根据第一和第二模式信号MODE<1:2>的逻辑电平的组合有选择地使能的第一模式设定信号EV、第二模式设定信号OD和第三模式设定信号NOR。模式设定电路10可以生成根据第一和第二模式信号MODE<1:2>的逻辑电平的组合在第一模式中使能的第一模式设定信号EV。模式设定电路10可以生成根据第一和第二模式信号MODE<1:2>的逻辑电平的组合在第二模式中使能的第二模式设定信号OD。模式设定电路10可以生成根据第一和第二模式信号MODE<1:2>的逻辑电平的组合在第三模式中使能的第三模式设定信号NOR。第一模式可以被设定为用于在输出内部数据的第一位ID<1>、第三位ID<3>、第五位ID<5>和第七位ID<7>之后输出内部数据的第二位ID<2>、第四位ID<4>、第六位ID<6>和第八位ID<8>的模式。第二模式可以被设定为用于在输出内部数据的第二位ID<2>、第四位ID<4>、第六位ID<6>和第八位ID<8>之后输出内部数据的第一位ID<1>、第三位ID<3>、第五位ID<5>和第七位ID<7>的模式。第三模式可以被设定为在不改变内部数据的第一至第八位ID<1:8>的顺序的情况下输出内部数据的第一至第八位ID<1:8>的模式。如这里使用的，第一至第N指的是第一、第二、第三、…第N，其中N是计数。例如，“第一至第八位”包括第一位、第二位、第三位、第四位、第五位、第六位、第七位和第八位。
管道控制电路20可以进入第一至第三模式以从上升时钟RCLK和下降时钟FCLK生成第一至第四输入控制信号PIN<1:4>。当第一至第三模式设定信号EV、OD和NOR中的任何一个使能时，管道控制电路20可以从上升时钟RCLK和下降时钟FCLK生成第一至第四输入控制信号PIN<1:4>。
当进入第一模式时，管道控制电路20可以从上升时钟RCLK、下降时钟FCLK和地电压VSS生成第一和第三上升输出控制信号ROUT<1,3>，并且随后生成第二和第四下降输出控制信号FOUT<2,4>。当第一模式设定信号EV使能时，管道控制电路20可以从上升时钟RCLK、下降时钟FCLK和地电压VSS生成第一和第三上升输出控制信号ROUT<1,3>，并且随后生成第二和第四下降输出控制信号FOUT<2,4>。
当进入第二模式时，管道控制电路20可以从上升时钟RCLK、下降时钟FCLK和地电压VSS生成第二和第四上升输出控制信号ROUT<2,4>，并且随后生成第一和第三下降输出控制信号FOUT<1,3>。当第二模式设定信号OD使能时，管道控制电路20可以从上升时钟RCLK、下降时钟FCLK和地电压VSS生成第二和第四上升输出控制信号ROUT<2,4>，并且随后生成第一和第三下降输出控制信号FOUT<1,3>。
当进入第三模式时，管道控制电路20可以从上升时钟RCLK和下降时钟FCLK生成第一至第四上升输出控制信号ROUT<1:4>。当第三模式设定信号NOR使能时，管道控制电路20可以从上升时钟RCLK和下降时钟FCLK生成第一至第四上升输出控制信号ROUT<1:4>。尽管管道控制电路20被配置成在第三模式设定信号NOR使能时生成第一至第四上升输出控制信号ROUT<1:4>，但是在另一实施方式中管道控制电路20也可以被配置成生成第一至第四下降输出控制信号FOUT<1:4>。上升时钟RCLK可以被设定为与从外部输入的时钟的上升沿同步跳变的信号。下降时钟FCLK可以被设定为与从外部输入的时钟的下降沿同步跳变的信号。地电压VSS可以被设定为半导体器件1中使用的通用地电压。
当进入第一模式时，内部时钟生成电路30可以从第一分频时钟ICLK_PRE、第三分频时钟IBCLK_PRE和地电压VSS生成第一内部时钟ICLK和第三内部时钟IBCLK，并且随后生成第二内部时钟QCLK和第四内部时钟QBCLK。当第一模式设定信号EV使能时，内部时钟生成电路30可以从第一分频时钟ICLK_PRE、第三分频时钟IBCLK_PRE和地电压VSS生成第一内部时钟ICLK和第三内部时钟IBCLK，并且随后生成第二内部时钟QCLK和第四内部时钟QBCLK。
当进入第二模式时，内部时钟生成电路30可以从第二分频时钟QCLK_PRE、第四分频时钟QBCLK_PRE和地电压VSS生成第二内部时钟QCLK和第四内部时钟QBCLK，并且随后生成第一内部时钟ICLK和第三内部时钟IBCLK。当第二模式设定信号OD使能时，内部时钟生成电路30可以从第二分频时钟QCLK_PRE、第四分频时钟QBCLK_PRE和地电压VSS生成第二内部时钟QCLK和第四内部时钟QBCLK，并且随后生成第一内部时钟ICLK和第三内部时钟IBCLK。
当进入第三模式时，内部时钟生成电路30可以从第一分频时钟ICLK_PRE、第二分频时钟QCLK_PRE、第三分频时钟IBCLK_PRE和第四分频时钟QBCLK_PRE生成第一内部时钟ICLK、第二内部时钟QCLK、第三内部时钟IBCLK和第四内部时钟QBCLK。当第三模式设定信号NOR使能时，内部时钟生成电路30可以从第一分频时钟ICLK_PRE、第二分频时钟QCLK_PRE、第三分频时钟IBCLK_PRE和第四分频时钟QBCLK_PRE生成第一内部时钟ICLK、第二内部时钟QCLK、第三内部时钟IBCLK和第四内部时钟QBCLK。第一分频时钟ICLK_PRE、第二分频时钟QCLK_PRE、第三分频时钟IBCLK_PRE和第四分频时钟QBCLK_PRE可以被设定为通过对从外部输入的时钟进行分频而生成的信号。第一分频时钟ICLK_PRE、第二分频时钟QCLK_PRE、第三分频时钟IBCLK_PRE和第四分频时钟QBCLK_PRE可以被设定为包括一个或更多个脉冲的信号。第一分频时钟ICLK_PRE、第二分频时钟QCLK_PRE、第三分频时钟IBCLK_PRE和第四分频时钟QBCLK_PRE可以被设定为具有不同相位的信号。
存储器区域40可以在第一至第三模式下输出其中存储的内部数据的第一至第八位ID<1:8>。内部数据的第一位ID<1>和第五位ID<5>可以通过同一输入/输出线连续地输出。内部数据的第二位ID<2>和第六位ID<6>可以通过同一输入/输出线连续地输出。内部数据的第三位ID<3>和第七位ID<7>可以通过同一输入/输出线连续地输出。内部数据的第四位ID<4>和第八位ID<8>可以通过同一输入/输出线连续地输出。
数据处理电路50可以包括管道电路51和数据排序电路(data sorting circuit)52。
管道电路51可以根据第一至第四输入控制信号PIN<1:4>锁存内部数据的第一至第八位ID<1:8>。管道电路51可以根据第一至第四上升输出控制信号ROUT<1:4>和第一至第四下降输出控制信号FOUT<1:4>输出锁存的内部数据的第一至第八位ID<1:8>作为第一锁存数据LD1<1:2>、第二锁存数据LD2<1:2>、第三锁存数据LD3<1:2>和第四锁存数据LD4<1:2>。
数据排序电路52可以同步于第一内部时钟ICLK、第二内部时钟QCLK、第三内部时钟IBCLK和第四内部时钟QBCLK而从第一锁存数据LD1<1:2>、第二锁存数据LD2<1:2>、第三锁存数据LD3<1:2>和第四锁存数据LD4<1:2>生成第一至第八输出数据DOUT<1:8>。
数据处理电路50可以根据第一至第四输入控制信号PIN<1:4>锁存内部数据的第一至第八位ID<1:8>。数据处理电路50可以通过根据第一内部时钟ICLK、第二内部时钟QCLK、第三内部时钟IBCLK和第四内部时钟QBCLK以及第一至第四上升输出控制信号ROUT<1:4>和第一至第四下降输出控制信号FOUT<1:4>确定锁存的内部数据的第一至第八位ID<1:8>的输出优先级来生成第一至第八输出数据DOUT<1:8>。
参照图2，模式设定电路10可以包括第一逻辑电路11、第二逻辑电路12和第三逻辑电路13。
第一逻辑电路11可以包括反相器IV11和IV12。第一逻辑电路11可以通过对第一模式信号MODE<1>进行缓冲来生成第一模式设定信号EV。第一模式设定信号EV可以被设定为被使能至逻辑高电平以进入第一模式的信号。
第二逻辑电路12可以包括反相器IV13和IV14。第二逻辑电路12可以通过对第二模式信号MODE<2>进行缓冲来生成第二模式设定信号OD。第二模式设定信号OD可以被设定为被使能至逻辑高电平以进入第二模式的信号。
第三逻辑电路13可以包括反相器IV15、IV16、IV17和IV18以及NAND(与非)门NAND11。第三逻辑电路13可以根据第一模式信号MODE<1>和第二模式信号MODE<2>的逻辑电平生成第三模式设定信号NOR。第三模式设定信号NOR可以被设定为被使能至逻辑高电平以进入第三模式的信号。
模式设定电路10可以在第一模式信号MODE<1>处于逻辑高电平并且第二模式信号MODE<2>处于逻辑低电平时生成被使能至逻辑高电平的第一模式设定信号EV，以便于进入第一模式。模式设定电路10可以在第一模式信号MODE<1>处于逻辑低电平并且第二模式信号MODE<2>处于逻辑高电平时生成被使能至逻辑高电平的第二模式设定信号OD，以便于进入第二模式。模式设定电路10可以在第一模式信号MODE<1>处于逻辑低电平并且第二模式信号MODE<2>处于逻辑低电平时生成被使能至逻辑高电平的第三模式设定信号NOR，以便于进入第三模式。
参照图3，管道控制电路20可以包括输入控制信号生成电路21和输出控制信号生成电路22。
输入控制信号生成电路21可以在第一至第三模式设定信号EV、OD和NOR中的任何一个被使能至逻辑高电平时生成通过上升时钟RCLK和下降时钟FCLK而被同时使能至逻辑高电平的第一至第四输入控制信号PIN<1:4>。第一至第四输入控制信号PIN<1:4>可以被生成为包括高电平第一和第二脉冲的信号。
输出控制信号生成电路22可以包括第一传输时钟生成电路210、第二传输时钟生成电路220、上升输出控制信号生成电路230和下降输出控制信号生成电路240。
第一传输时钟生成电路210可以根据第一模式设定信号EV、第二模式设定信号OD和第三模式设定信号NOR从上升时钟RCLK和地电压VSS生成第一传输时钟TCLK<1>。当第一模式设定信号EV被使能至逻辑高电平时，第一传输时钟生成电路210可以从上升时钟RCLK生成第一传输时钟TCLK<1>。当第二模式设定信号OD被使能至逻辑高电平时，第一传输时钟生成电路210可以从地电压VSS生成第一传输时钟TCLK<1>。当第三模式设定信号NOR被使能至逻辑高电平时，第一传输时钟生成电路210可以从上升时钟RCLK生成第一传输时钟TCLK<1>。
第二传输时钟生成电路220可以根据第一模式设定信号EV、第二模式设定信号OD和第三模式设定信号NOR从上升时钟RCLK、下降时钟FCLK和地电压VSS生成第二传输时钟TCLK<2>。当第一模式设定信号EV被使能至逻辑高电平时，第二传输时钟生成电路220可以从地电压生成第二传输时钟TCLK<2>。当第二模式设定信号OD被使能至逻辑高电平时，第二传输时钟生成电路220可以从上升时钟RCLK生成第二传输时钟TCLK<2>。当第三模式设定信号NOR被使能至逻辑高电平时，第二传输时钟生成电路220可以从下降时钟FCLK生成第二传输时钟TCLK<2>。
上升输出控制信号生成电路230可以根据第一模式设定信号EV、第二模式设定信号OD和第三模式设定信号NOR而与第一传输时钟TCLK<1>同步地生成第一至第四上升输出控制信号ROUT<1:4>。当第一模式设定信号EV被使能至逻辑高电平时，上升输出控制信号生成电路230可以与第一传输时钟TCLK<1>同步地生成第一和第三上升输出控制信号ROUT<1,3>。当第二模式设定信号OD被使能至逻辑高电平时，上升输出控制信号生成电路230可以与第一传输时钟TCLK<1>同步地生成第二和第四上升输出控制信号ROUT<2,4>。当第三模式设定信号NOR被使能至逻辑高电平时，上升输出控制信号生成电路230可以与第一传输时钟TCLK<1>同步地生成第一至第四上升输出控制信号ROUT<1:4>。
下降输出控制信号生成电路240可以根据第一模式设定信号EV、第二模式设定信号OD和第三模式设定信号NOR而与第二传输时钟TCLK<2>同步地生成第一至第四下降输出控制信号FOUT<1:4>。当第一模式设定信号EV被使能至逻辑高电平时，下降输出控制信号生成电路240可以与第二传输时钟TCLK<2>同步地生成第二和第四下降输出控制信号FOUT<2,4>。当第二模式设定信号OD被使能至逻辑高电平时，下降输出控制信号生成电路240可以与第二传输时钟TCLK<2>同步地生成第一和第三下降输出控制信号FOUT<1,3>。当第三模式设定信号NOR被使能至逻辑高电平时，下降输出控制信号生成电路240可以生成被使能至逻辑低电平的第一至第四下降输出控制信号FOUT<1:4>。
输出控制信号生成电路22可以根据第一模式设定信号EV、第二模式设定信号OD和第三模式设定信号NOR从上升时钟RCLK和地电压VSS生成第一至第四上升输出控制信号ROUT<1:4>。输出控制信号生成电路22可以根据第一模式设定信号EV、第二模式设定信号OD和第三模式设定信号NOR从上升时钟RCLK、下降时钟FCLK和地电压VSS生成第一至第四下降输出控制信号FOUT<1:4>。
参照图4，第一传输时钟生成电路210可以包括第一时钟传输电路211、第二时钟传输电路212、第三时钟传输电路213和第一传输时钟输出电路214。
第一时钟传输电路211可以包括反相器IV21和IV22。当第一模式设定信号EV被使能至逻辑高电平时，第一时钟传输电路211可以对上升时钟RCLK进行反相和缓冲，并且向节点nd21输出经反相和缓冲的信号。
第二时钟传输电路212可以包括反相器IV23和IV24。当第二模式设定信号OD被使能至逻辑高电平时，第二时钟传输电路212可以对地电压VSS进行反相和缓冲，并且向节点nd21输出经反相和缓冲的信号。
第三时钟传输电路213可以包括反相器IV25和IV26。当第三模式设定信号NOR被使能至逻辑高电平时，第三时钟传输电路213可以对上升时钟RCLK进行反相和缓冲，并且向节点nd21输出经反相和缓冲的信号。
第一传输时钟输出电路214可以包括反相器IV27。第一传输时钟输出电路214可以对节点nd21的信号反相和缓冲，并且输出经反相和缓冲的信号作为第一传输时钟TCLK<1>。
参照图5，第二传输时钟生成电路220可以包括第四时钟传输电路221、第五时钟传输电路222、第六时钟传输电路223和第二传输时钟输出电路224。
第四时钟传输电路221可以包括反相器IV31和IV32。当第一模式设定信号EV被使能至逻辑高电平时，第四时钟传输电路221可以对地电压VSS进行反相和缓冲，并且向节点nd31输出经反相和缓冲的信号。
第五时钟传输电路222可以包括反相器IV33和IV34。当第二模式设定信号OD被使能至逻辑高电平时，第五时钟传输电路222可以对上升时钟RCLK进行反相和缓冲，并且向节点nd31输出经反相和缓冲的信号。
第六时钟传输电路223可以包括反相器IV35和IV36。当第三模式设定信号NOR被使能至逻辑高电平时，第六时钟传输电路223可以对下降时钟FCLK进行反相和缓冲，并且向节点nd31输出经反相和缓冲的信号。
第二传输时钟输出电路224可以包括反相器IV37。第二传输时钟输出电路224可以对节点nd31的信号反相和缓冲，并且输出经反相和缓冲的信号作为第二传输时钟TCLK<2>。
参照图6，内部时钟生成电路30可以包括第一传输电路31、第二传输电路32、第三传输电路33和第四传输电路34。
第一传输电路31可以根据第一模式设定信号EV、第二模式设定信号OD和第三模式设定信号NOR从第一分频时钟ICLK_PRE或地电压VSS生成第一内部时钟ICLK。当第一模式设定信号EV被使能至逻辑高电平时，第一传输电路31可以从第一分频时钟ICLK_PRE生成第一内部时钟ICLK。当第二模式设定信号OD被使能至逻辑高电平时，第一传输电路31可以从地电压VSS生成第一内部时钟ICLK。当第三模式设定信号NOR被使能至逻辑高电平时，第一传输电路31可以从第一分频时钟ICLK_PRE生成第一内部时钟ICLK。
第二传输电路32可以根据第一模式设定信号EV、第二模式设定信号OD和第三模式设定信号NOR从第一分频时钟ICLK_PRE、第二分频时钟QCLK_PRE或地电压VSS生成第二内部时钟QCLK。当第一模式设定信号EV被使能至逻辑高电平时，第二传输电路32可以从地电压VSS生成第二内部时钟QCLK。当第二模式设定信号OD被使能至逻辑高电平时，第二传输电路32可以从第一分频时钟ICLK_PRE生成第二内部时钟QCLK。当第三模式设定信号NOR被使能至逻辑高电平时，第二传输电路32可以从第二分频时钟QCLK_PRE生成第二内部时钟QCLK。
第三传输电路33可以根据第一模式设定信号EV、第二模式设定信号OD和第三模式设定信号NOR从第三分频时钟IBCLK_PRE或地电压VSS生成第三内部时钟IBCLK。当第一模式设定信号EV被使能至逻辑高电平时，第三传输电路33可以从第三分频时钟IBCLK_PRE生成第三内部时钟IBCLK。当第二模式设定信号OD被使能至逻辑高电平时，第三传输电路33可以从地电压VSS生成第三内部时钟IBCLK。当第三模式设定信号NOR被使能至逻辑高电平时，第三传输电路33可以从第三分频时钟IBCLK_PRE生成第三内部时钟IBCLK。
第四传输电路34可以根据第一模式设定信号EV、第二模式设定信号OD和第三模式设定信号NOR从第三分频时钟IBCLK_PRE、第四分频时钟QBCLK_PRE或地电压VSS生成第四内部时钟QBCLK。当第一模式设定信号EV被使能至逻辑高电平时，第四传输电路34可以从地电压VSS生成第四内部时钟QBCLK。当第二模式设定信号OD被使能至逻辑高电平时，第四传输电路34可以从第三分频时钟IBCLK_PRE生成第四内部时钟QBCLK。当第三模式设定信号NOR被使能至逻辑高电平时，第四传输电路34可以从第四分频时钟QBCLK_PRE生成第四内部时钟QBCLK。
参照图7，第一传输电路31可以包括第一内部传输电路311、第二内部传输电路312、第三内部传输电路313和第一内部时钟输出电路314。
第一内部传输电路311可以包括反相器IV41和IV42。当第一模式设定信号EV被使能至逻辑高电平时，第一内部传输电路311可以对第一分频时钟ICLK_PRE进行反相和缓冲，并且向节点nd41输出经反相和缓冲的信号。
第二内部传输电路312可以包括反相器IV43和IV44。当第二模式设定信号OD被使能至逻辑高电平时，第二内部传输电路312可以对地电压VSS进行反相和缓冲，并且向节点nd41输出经反相和缓冲的信号。
第三内部传输电路313可以包括反相器IV45和IV46。当第三模式设定信号NOR被使能至逻辑高电平时，第三内部传输电路313可以对第一分频时钟ICLK_PRE进行反相和缓冲，并且向节点nd41输出经反相和缓冲的信号。
第一内部时钟输出电路314可以包括反相器IV47。第一内部时钟输出电路314可以对节点nd41的信号进行反相和缓冲，并且输出经反相和缓冲的信号作为第一内部时钟ICLK。
参照图8，第二传输电路32可以包括第四内部传输电路321、第五内部传输电路322、第六内部传输电路323和第二内部时钟输出电路324。
第四内部传输电路321可以包括反相器IV51和IV52。当第一模式设定信号EV被使能至逻辑高电平时，第四内部传输电路321可以对地电压VSS进行反相和缓冲，并且向节点nd51输出经反相和缓冲的信号。
第五内部传输电路322可以包括反相器IV53和IV54。当第二模式设定信号OD被使能至逻辑高电平时，第五内部传输电路322可以对第一分频时钟ICLK_PRE进行反相和缓冲，并且向节点nd51输出经反相和缓冲的信号。
第六内部传输电路323可以包括反相器IV55和IV56。当第三模式设定信号NOR被使能至逻辑高电平时，第六内部传输电路323可以对第二分频时钟QCLK_PRE进行反相和缓冲，并且向节点nd51输出经反相和缓冲的信号。
第二内部时钟输出电路324可以包括反相器IV57。第二内部时钟输出电路324可以对节点nd51的信号进行反相和缓冲，并且输出经反相和缓冲的信号作为第二内部时钟QCLK。
参照图9，第三传输电路33可以包括第七内部传输电路331、第八内部传输电路332、第九内部传输电路333和第三内部时钟输出电路334。
第七内部传输电路331可以包括反相器IV61和IV62。当第一模式设定信号EV被使能至逻辑高电平时，第七内部传输电路331可以对第三分频时钟IBCLK_PRE进行反相和缓冲，并且向节点nd61输出经反相和缓冲的信号。
第八内部传输电路332可以包括反相器IV63和IV64。当第二模式设定信号OD被使能至逻辑高电平时，第八内部传输电路332可以对地电压VSS进行反相和缓冲，并且向节点nd61输出经反相和缓冲的信号。
第九内部传输电路333可以包括反相器IV65和IV66。当第三模式设定信号NOR被使能至逻辑高电平时，第九内部传输电路333可以对第三分频时钟IBCLK_PRE进行反相和缓冲，并且向节点nd61输出经反相和缓冲的信号。
第三内部时钟输出电路334可以包括反相器IV67。第三内部时钟输出电路334可以对节点nd61的信号进行反相和缓冲，并且输出经反相和缓冲的信号作为第三内部时钟IBCLK。
参照图10，第四传输电路34可以包括第十内部传输电路341、第十一内部传输电路342、第十二内部传输电路343和第四内部时钟输出电路344。
第十内部传输电路341可以包括反相器IV71和IV72。当第一模式设定信号EV被使能至逻辑高电平时，第十内部传输电路341可以对地电压VSS进行反相和缓冲，并且向节点nd71输出经反相和缓冲的信号。
第十一内部传输电路342可以包括反相器IV73和IV74。当第二模式设定信号OD被使能至逻辑高电平时，第十一内部传输电路342可以对第三分频时钟IBCLK_PRE进行反相和缓冲，并且向节点nd71输出经反相和缓冲的信号。
第十二内部传输电路343可以包括反相器IV75和IV76。当第三模式设定信号NOR被使能至逻辑高电平时，第十二内部传输电路343可以对第四分频时钟QBCLK_PRE进行反相和缓冲，并且向节点nd71输出经反相和缓冲的信号。
第四内部时钟输出电路344可以包括反相器IV77。第四内部时钟输出电路344可以对节点nd71的信号进行反相和缓冲，并且输出经反相和缓冲的信号作为第四内部时钟QBCLK。
参照图11，管道电路51可以包括第一管道锁存器511、第二管道锁存器512、第三管道锁存器513和第四管道锁存器514。
第一管道锁存器511可以根据第一输入控制信号PIN<1>锁存内部数据的第一位ID<1>和第五位ID<5>。第一管道锁存器511可以根据第一上升输出控制信号ROUT<1>从锁存的内部数据的第一和第五位ID<1,5>生成第一锁存数据LD1<1:2>。第一管道锁存器511可以根据第一下降输出控制信号FOUT<1>从锁存的内部数据的第一和第五位ID<1,5>生成第一锁存数据LD1<1:2>。
第二管道锁存器512可以根据第二输入控制信号PIN<2>锁存内部数据的第二位ID<2>和第六位ID<6>。第二管道锁存器512可以根据第二上升输出控制信号ROUT<2>从锁存的内部数据的第二和第六位ID<2,6>生成第二锁存数据LD2<1:2>。第二管道锁存器512可以根据第二下降输出控制信号FOUT<2>从锁存的内部数据的第二和第六位ID<2,6>生成第二锁存数据LD2<1:2>。
第三管道锁存器513可以根据第三输入控制信号PIN<3>锁存内部数据的第三位ID<3>和第七位ID<7>。第三管道锁存器513可以根据第三上升输出控制信号ROUT<3>从锁存的内部数据的第三和第七位ID<3,7>生成第三锁存数据LD3<1:2>。第三管道锁存器513可以根据第三下降输出控制信号FOUT<3>从锁存的内部数据的第三和第七位ID<3,7>生成第三锁存数据LD3<1:2>。
第四管道锁存器514可以根据第四输入控制信号PIN<4>锁存内部数据的第四位ID<4>和第八位ID<8>。第四管道锁存器514可以根据第四上升输出控制信号ROUT<4>从锁存的内部数据的第四和第八位ID<4,8>生成第四锁存数据LD4<1:2>。第四管道锁存器514可以根据第四下降输出控制信号FOUT<4>从锁存的内部数据的第四和第八位ID<4,8>生成第四锁存数据LD4<1:2>。
根据图12，数据排序电路52可以包括第一驱动器521、第二驱动器522、第三驱动器523、第四驱动器524和传送器525。
第一驱动器521可以根据第一锁存数据LD1<1:2>的逻辑电平而与第一内部时钟ICLK同步地驱动节点nd81。第一驱动器521可以在第一内部时钟ICLK以逻辑高电平被输入的间隔期间根据第一锁存数据LD1<1:2>的逻辑电平驱动节点nd81。
第二驱动器522可以根据第二锁存数据LD2<1:2>的逻辑电平而与第二内部时钟QCLK同步地驱动节点nd81。第二驱动器522可以在第二内部时钟QCLK以逻辑高电平被输入的间隔期间根据第二锁存数据LD2<1:2>的逻辑电平驱动节点nd81。
第三驱动器523可以根据第三锁存数据LD3<1:2>的逻辑电平而与第三内部时钟IBCLK同步地驱动节点nd81。第三驱动器523可以在第三内部时钟IBCLK以逻辑高电平被输入的间隔期间根据第三锁存数据LD3<1:2>的逻辑电平驱动节点nd81。
第四驱动器524可以根据第四锁存数据LD4<1:2>的逻辑电平而与第四内部时钟QBCLK同步地驱动节点nd81。第四驱动器524可以在第四内部时钟QBCLK以逻辑高电平被输入的间隔期间根据第四锁存数据LD4<1:2>的逻辑电平驱动节点nd81。
传送器525可以根据节点nd81的逻辑电平驱动第一至第八输出数据DOUT<1:8>。传送器525可以向外部输出根据节点nd81的逻辑电平而被驱动的第一至第八输出数据DOUT<1:8>。
参照图13和14，将描述根据本实施方式的半导体器件1的操作。在此操作期间，在第一模式之后连续执行第二模式。
在描述操作之前，模式设定电路10根据高电平的第一模式信号MODE<1>和低电平的第二模式信号MODE<2>生成被使能至逻辑高电平的第一模式设定信号EV以便于进入第一模式。
存储器区域40输出其中存储的内部数据的第一至第八位ID<1:8>。
参照图13，管道控制电路20的输入控制信号生成电路21从时间T1至时间T2与上升时钟RCLK和下降时钟FCLK同步地通过高电平的第一模式设定信号EV生成被同时使能至逻辑高电平的第一至第四输入控制信号PIN<1:4>的第一脉冲。
数据处理电路50的管道电路51根据第一至第四输入控制信号PIN<1:4>锁存内部数据的第一至第八位ID<1:8>。
此时，数据处理电路50的管道电路51存储内部数据的第一位ID<1>、第二位ID<2>、第三位ID<3>和第四位ID<4>。
管道电路20的输入控制信号生成电路21从时间T3至时间T4与上升时钟RCLK和下降时钟FCLK同步地通过高电平的第一模式设定信号EV生成被同时使能至逻辑高电平的第一至第四输入控制信号PIN<1:4>的第二脉冲。
数据处理电路50的管道电路51根据第一至第四输入控制信号PIN<1:4>锁存内部数据的第一至第八位ID<1:8>。
此时，数据处理电路50的管道电路51存储内部数据的第五位ID<5>、第六位ID<6>、第七位ID<7>和第八位ID<8>。
图14中的时间T11被设定为与图13中的时间T1相同的时间，并且图14中的时间T12被设定为与图13中的时间T4相同的时间。
参照图14，输出控制信号生成电路22在时间T13根据高电平的第一模式设定信号EV从上升时钟RCLK生成高电平的第一和第三上升输出控制信号ROUT<1,3>。此时，输出控制信号生成电路22根据高电平的第一模式设定信号EV从地电压VSS生成低电平的第二和第四上升输出控制信号ROUT<2,4>。
管道电路51根据高电平的第一和第三上升输出控制信号ROUT<1,3>输出锁存的内部数据的第一和第三位ID<1,3>作为第一锁存数据的第一位LD1<1>和第三锁存数据的第一位LD3<1>。
内部时钟生成电路30根据高电平的第一模式设定信号EV从第一分频时钟ICLK_PRE生成第一内部时钟ICLK的第一脉冲。
数据排序电路52与第一内部时钟ICLK同步地从第一锁存数据的第一位LD1<1>生成第一输出数据DOUT<1>。第一输出数据DOUT<1>从内部数据的第一位ID<1>生成。
在时间T14，内部时钟生成电路30根据高电平的第一模式设定信号EV从第三分频时钟IBCLK_PRE生成第三内部时钟IBCLK的第一脉冲。
数据排序电路52与第三内部时钟IBCLK同步地从第三锁存数据的第一位LD3<1>生成第二输出数据DOUT<2>。第二输出数据DOUT<2>从内部数据的第三位ID<3>生成。
在时间T15，管道电路51根据高电平的第一和第三上升输出控制信号ROUT<1,3>输出锁存的内部数据的第五和第七位ID<5,7>作为第一锁存数据的第二位LD1<2>和第三锁存数据的第二位LD3<2>。
内部时钟生成电路30根据高电平的第一模式设定信号EV从第一分频时钟ICLK_PRE生成第一内部时钟ICLK的第二脉冲。
数据排序电路52与第一内部时钟ICLK同步地从第一锁存数据的第二位LD1<2>生成第三输出数据DOUT<3>。第三输出数据DOUT<3>从内部数据的第五位ID<5>生成。
在时间T16，内部时钟生成电路30根据高电平的第一模式设定信号EV从第三分频时钟IBCLK_PRE生成第三内部时钟IBCLK的第二脉冲。
数据排序电路52与第三内部时钟IBCLK同步地从第三锁存数据的第二位LD3<2>生成第四输出数据DOUT<4>。第四输出数据DOUT<4>从内部数据的第七位ID<7>生成。
在时间T17，模式设定电路10根据低电平的第一模式信号MODE<1>和高电平的第二模式信号MODE<2>生成被使能至逻辑高电平的第二模式设定信号OD以便于进入第二模式。
输出控制信号生成电路22根据高电平的第二模式设定信号OD从下降时钟FCLK生成高电平的第二和第四下降输出控制信号FOUT<2,4>。此时，输出控制信号生成电路22根据高电平的第二模式设定信号OD从地电压VSS生成低电平的第一和第三下降输出控制信号FOUT<1,3>。
管道电路51根据高电平的第二和第四下降输出控制信号FOUT<2,4>输出锁存的内部数据的第二和第四位ID<2,4>作为第二锁存数据的第一位LD2<1>和第四锁存数据的第一位LD4<1>。
内部时钟生成电路30根据高电平的第二模式设定信号OD从第一分频时钟ICLK_PRE生成第二内部时钟QCLK的第一脉冲。
数据排序电路52与第二内部时钟QCLK同步地从第二锁存数据的第一位LD2<1>生成第五输出数据DOUT<5>。第五输出数据DOUT<5>从内部数据的第二位ID<2>生成。
在时间T18，内部时钟生成电路30根据高电平的第二模式设定信号OD从第三分频时钟IBCLK_PRE生成第四内部时钟QBCLK的第一脉冲。
数据排序电路52与第四内部时钟QBCLK同步地从第四锁存数据的第一位LD4<1>生成第六输出数据DOUT<6>。第六输出数据DOUT<6>从内部数据的第四位ID<4>生成。
在时间T19，管道电路51根据高电平的第二和第四下降输出控制信号FOUT<2,4>输出锁存的内部数据的第六和第八位ID<6,8>作为第二锁存数据的第二位LD2<2>和第四锁存数据的第二位LD4<2>。
内部时钟生成电路30根据高电平的第二模式设定信号OD从第一分频时钟ICLK_PRE生成第二内部时钟QCLK的第二脉冲。
数据排序电路52与第二内部时钟QCLK同步地从第二锁存数据的第二位LD2<2>生成第七输出数据DOUT<7>。第七输出数据DOUT<7>从内部数据的第六位ID<6>生成。
在时间T20，内部时钟生成电路30根据高电平的第二模式设定信号OD从第三分频时钟IBCLK_PRE生成第四内部时钟QBCLK的第二脉冲。
数据排序电路52与第四内部时钟QBCLK同步地从第四锁存数据的第二位LD4<2>生成第八输出数据DOUT<8>。第八输出数据DOUT<8>从内部数据的第八位ID<8>生成。
参照图13和15，将描述根据本实施方式的半导体器件1的操作。在此操作期间，在第二模式之后连续执行第一模式。
在描述操作之前，模式设定电路10根据低电平的第一模式信号MODE<1>和高电平的第二模式信号MODE<2>生成被使能至逻辑高电平的第二模式设定信号OD以便于进入第二模式。
存储器区域40输出其中存储的内部数据的第一至第八位ID<1:8>。
参照图13，管道控制电路20的输入控制信号生成电路21从时间T1至时间T2与上升时钟RCLK和下降时钟FCLK同步地通过高电平的第二模式设定信号OD生成被同时使能至逻辑高电平的第一至第四输入控制信号PIN<1:4>的第一脉冲。
数据处理电路50的管道电路51根据第一至第四输入控制信号PIN<1:4>锁存内部数据的第一至第八位ID<1:8>。
此时，数据处理电路50的管道电路51存储内部数据的第一位ID<1>、第二位ID<2>、第三位ID<3>和第四位ID<4>。
管道电路20的输入控制信号生成电路21从时间T3至时间T4与上升时钟RCLK和下降时钟FCLK同步地通过高电平的第二模式设定信号OD生成被同时使能至逻辑高电平的第一至第四输入控制信号PIN<1:4>的第二脉冲。
数据处理电路50的管道电路51根据第一至第四输入控制信号PIN<1:4>锁存内部数据的第一至第八位ID<1:8>。
此时，数据处理电路50的管道电路51存储内部数据的第五位ID<5>、第六位ID<6>、第七位ID<7>和第八位ID<8>。
图15中的时间T21被设定为与图13中的时间T1相同的时间，并且图15中的时间T22被设定为与图13中的时间T4相同的时间。
参照图15，输出控制信号生成电路22在时间T23根据高电平的第二模式设定信号OD从上升时钟RCLK生成高电平的第二和第四上升输出控制信号ROUT<2,4>。此时，输出控制信号生成电路22根据高电平的第二模式设定信号OD从地电压VSS生成低电平的第一和第三上升输出控制信号ROUT<1,3>。
管道电路51根据高电平的第二和第四上升输出控制信号ROUT<2,4>输出锁存的内部数据的第二和第四位ID<2,4>作为第二锁存数据的第一位LD2<1>和第四锁存数据的第一位LD4<1>。
内部时钟生成电路30根据高电平的第二模式设定信号OD从第一分频时钟ICLK_PRE生成第二内部时钟QCLK的第一脉冲。
数据排序电路52与第二内部时钟QCLK同步地从第二锁存数据的第一位LD2<1>生成第一输出数据DOUT<1>。第一输出数据DOUT<1>从内部数据的第二位ID<2>生成。
在时间T24，内部时钟生成电路30根据高电平的第二模式设定信号OD从第三分频时钟IBCLK_PRE生成第四内部时钟QBCLK的第一脉冲。
数据排序电路52与第四内部时钟QBCLK同步地从第四锁存数据的第一位LD4<1>生成第二输出数据DOUT<2>。第二输出数据DOUT<2>从内部数据的第四位ID<4>生成。
在时间T25，管道电路51根据高电平的第二和第四上升输出控制信号ROUT<2,4>输出锁存的内部数据的第六和第八位ID<6,8>作为第二锁存数据的第二位LD2<2>和第四锁存数据的第二位LD4<2>。
内部时钟生成电路30根据高电平的第二模式设定信号OD从第一分频时钟ICLK_PRE生成第二内部时钟QCLK的第二脉冲。
数据排序电路52与第二内部时钟QCLK同步地从第二锁存数据的第二位LD2<2>生成第三输出数据DOUT<3>。第三输出数据DOUT<3>从内部数据的第六位ID<6>生成。
在时间T26，内部时钟生成电路30根据高电平的第二模式设定信号OD从第三分频时钟IBCLK_PRE生成第四内部时钟QBCLK的第二脉冲。
数据排序电路52与第四内部时钟QBCLK同步地从第四锁存数据的第二位LD4<2>生成第四输出数据DOUT<4>。第四输出数据DOUT<4>从内部数据的第八位ID<8>生成。
在时间T27，模式设定电路10根据高电平的第一模式信号MODE<1>和低电平的第二模式信号MODE<2>生成被使能至逻辑高电平的第一模式设定信号EV以便于进入第一模式。
输出控制信号生成电路22根据高电平的第一模式设定信号EV从下降时钟FCLK生成高电平的第一和第三下降输出控制信号FOUT<1,3>。此时，输出控制信号生成电路22根据高电平的第一模式设定信号EV从地电压VSS生成低电平的第二和第四下降输出控制信号FOUT<2,4>。
管道电路51根据高电平的第一和第三下降输出控制信号FOUT<1,3>输出锁存的内部数据的第一和第三位ID<1,3>作为第一锁存数据的第一位LD1<1>和第三锁存数据的第一位LD3<1>。
内部时钟生成电路30根据高电平的第一模式设定信号EV从第一分频时钟ICLK_PRE生成第一内部时钟ICLK的第一脉冲。
数据排序电路52与第一内部时钟ICLK同步地从第一锁存数据的第一位LD1<1>生成第五输出数据DOUT<5>。第五输出数据DOUT<5>从内部数据的第一位ID<1>生成。
在时间T28，内部时钟生成电路30根据高电平的第一模式设定信号EV从第三分频时钟IBCLK_PRE生成第三内部时钟IBCLK的第一脉冲。
数据排序电路52与第三内部时钟IBCLK同步地从第三锁存数据的第一位LD3<1>生成第六输出数据DOUT<6>。第六输出数据DOUT<6>从内部数据的第三位ID<3>生成。
在时间T29，管道电路51根据高电平的第一和第三下降输出控制信号FOUT<1,3>输出锁存的内部数据的第五和第七位ID<5,7>作为第一锁存数据的第二位LD1<2>和第三锁存数据的第二位LD3<2>。
内部时钟生成电路30根据高电平的第一模式设定信号EV从第一分频时钟ICLK_PRE生成第一内部时钟ICLK的第二脉冲。
数据排序电路52与第一内部时钟ICLK同步地从第一锁存数据的第二位LD1<2>生成第七输出数据DOUT<7>。第七输出数据DOUT<7>从内部数据的第五位ID<5>生成。
在时间T30，内部时钟生成电路30根据高电平的第一模式设定信号EV从第三分频时钟IBCLK_PRE生成第三内部时钟IBCLK的第二脉冲。
数据排序电路52与第三内部时钟IBCLK同步地从第三锁存数据的第二位LD3<2>生成第八输出数据DOUT<8>。第八输出数据DOUT<8>从内部数据的第七位ID<7>生成。
参照图13和16，将描述根据本实施方式的半导体器件1的操作。在此操作期间，执行第三模式。
在描述操作之前，模式设定电路10根据低电平的第一模式信号MODE<1>和低电平的第二模式信号MODE<2>生成被使能至逻辑高电平的第三模式设定信号NOR以便于进入第三模式。
存储器区域40可以输出其中存储的内部数据的第一至第八位ID<1:8>。
参照图13，管道控制电路20的输入控制信号生成电路21从时间T1至时间T2与上升时钟RCLK和下降时钟FCLK同步地通过高电平的第三模式设定信号NOR生成被同时使能至逻辑高电平的第一至第四输入控制信号PIN<1:4>的第一脉冲。
数据处理电路50的管道电路51根据第一至第四输入控制信号PIN<1:4>锁存内部数据的第一至第八位ID<1:8>。
此时，数据处理电路50的管道电路51存储内部数据的第一位ID<1>、第二位ID<2>、第三位ID<3>和第四位ID<4>。
管道电路20的输入控制信号生成电路21从时间T3至时间T4与上升时钟RCLK和下降时钟FCLK同步地通过高电平的第三模式设定信号NOR生成被同时使能至逻辑高电平的第一至第四输入控制信号PIN<1:4>的第二脉冲。
数据处理电路50的管道电路51根据第一至第四输入控制信号PIN<1:4>锁存内部数据的第一至第八位ID<1:8>。
此时，数据处理电路50的管道电路51存储内部数据的第五位ID<5>、第六位ID<6>、第七位ID<7>和第八位ID<8>。
图16中的时间T31被设定为与图13中的时间T1相同的时间，并且图16中的时间T32被设定为与图13中的时间T4相同的时间。
参照图16，输出控制信号生成电路22在时间T33根据高电平的第三模式设定信号NOR从上升时钟RCLK生成高电平的第一至第四上升输出控制信号ROUT<1:4>。
管道电路51根据高电平的第一至第四上升输出控制信号ROUT<1:4>输出锁存的内部数据的第一至第四位ID<1:4>作为第一锁存数据的第一位LD1<1>、第二锁存数据的第一位LD2<1>、第三锁存数据的第一位LD3<1>和第四锁存数据的第一位LD4<1>。
内部时钟生成电路30根据高电平的第三模式设定信号NOR从第一分频时钟ICLK_PRE生成第一内部时钟ICLK的第一脉冲。
数据排序电路52与第一内部时钟ICLK同步地从第一锁存数据的第一位LD1<1>生成第一输出数据DOUT<1>。第一输出数据DOUT<1>从内部数据的第一位ID<1>生成。
在时间T34，内部时钟生成电路30根据高电平的第三模式设定信号NOR从第二分频时钟QCLK_PRE生成第二内部时钟QCLK的第一脉冲。
数据排序电路52与第二内部时钟QCLK同步地从第二锁存数据的第一位LD2<1>生成第二输出数据DOUT<2>。第二输出数据DOUT<2>从内部数据的第二位ID<2>生成。
在时间T35，内部时钟生成电路30根据高电平的第三模式设定信号NOR从第三分频时钟IBCLK_PRE生成第三内部时钟IBCLK的第一脉冲。
数据排序电路52与第三内部时钟IBCLK同步地从第三锁存数据的第一位LD3<1>生成第三输出数据DOUT<3>。第三输出数据DOUT<3>从内部数据的第三位ID<3>生成。
在时间T36，内部时钟生成电路30根据高电平的第三模式设定信号NOR从第四分频时钟QBCLK_PRE生成第四内部时钟QBCLK的第一脉冲。
数据排序电路52与第四内部时钟QBCLK同步地从第四锁存数据的第一位LD4<1>生成第四输出数据DOUT<4>。第四输出数据DOUT<4>从内部数据的第四位ID<4>生成。
在时间T37，模式设定电路10根据高电平的第三模式设定信号NOR从上升时钟RCLK生成高电平的第一至第四上升输出控制信号ROUT<1:4>。
管道电路51根据高电平的第一至第四上升输出控制信号ROUT<1:4>输出锁存的内部数据的第五至第八位ID<5:8>作为第一锁存数据的第二位LD1<2>、第二锁存数据的第二位LD2<2>、第三锁存数据的第二位LD3<2>和第四锁存数据的第二位LD4<2>。
内部时钟生成电路30根据高电平的第三模式设定信号NOR从第一分频时钟ICLK_PRE生成第一内部时钟ICLK的第二脉冲。
数据排序电路52与第一内部时钟ICLK同步地从第一锁存数据的第二位LD1<2>生成第五输出数据DOUT<5>。第五输出数据DOUT<5>从内部数据的第五位ID<5>生成。
在时间T38，内部时钟生成电路30根据高电平的第三模式设定信号NOR从第二分频时钟QCLK_PRE生成第二内部时钟QCLK的第二脉冲。
数据排序电路52与第二内部时钟QCLK同步地从第二锁存数据的第二位LD2<2>生成第六输出数据DOUT<6>。第六输出数据DOUT<6>从内部数据的第六位ID<6>生成。
在时间T39，内部时钟生成电路30根据高电平的第三模式设定信号NOR从第三分频时钟IBCLK_PRE生成第三内部时钟IBCLK的第二脉冲。
数据排序电路52与第三内部时钟IBCLK同步地从第三锁存数据的第二位LD3<2>生成第七输出数据DOUT<7>。第七输出数据DOUT<7>从内部数据的第七位ID<7>生成。
在时间T40，内部时钟生成电路30根据高电平的第三模式设定信号NOR从第四分频时钟QBCLK_PRE生成第四内部时钟QBCLK的第二脉冲。
数据排序电路52与第四内部时钟QBCLK同步地从第四锁存数据的第二位LD4<2>生成第八输出数据DOUT<8>。第八输出数据DOUT<8>从内部数据的第八位ID<8>生成。
根据本实施方式的半导体器件可以根据操作模式从多个分频时钟和地电压有选择地生成多个内部时钟用于确定数据的输入/输出顺序，并且确定同步于有选择地生成的内部时钟的数据的输入/输出顺序，从而以高速输出数据。此外，根据实施方式的半导体器件可以根据操作模式而确定同步于有选择地生成的多个内部时钟的数据的输入/输出顺序，并且不需要用于改变数据的输入/输出顺序的分立的电路，这使得可以减小面积。
参照图1至16描述的半导体器件可以应用于电子系统，包括存储器系统、图形系统、计算系统、以及移动系统等。例如，参照图17，根据实施方式的电子系统1000可以包括数据存储单元1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
根据来自存储器控制器1002的控制信号，数据存储单元1001存储从存储器控制器1002施加的数据，读取所存储的数据，并且将读取的数据输出到存储器控制器1002。数据存储单元1001可以包括图1中所示的半导体器件1。数据存储单元1001可以包括即使在电力被去除时仍能够继续保持其中存储的数据的非易失性存储器。非易失性存储器可以被实现为闪速存储器(NOR闪速存储器或NAND闪速存储器)、PRAM(相变随机存取存储器)、RRAM(电阻随机存取存储器)、STTRAM(自旋转移矩随机存取存储器)或MRAM(磁随机存取存储器)。
存储器控制器1002对通过输入/输出接口1004从外部装置(主机装置)施加的命令解码，并且根据解码结果可知数据存储单元1001的数据的输入/输出。图17示出了作为一个模块的存储器控制器1002。然而，存储器控制器1002可以包括用于控制非易失性存储器的控制器和用于控制用作缓冲存储器1003的易失性存储器的控制器，此二者被独立构造。
缓冲存储器1003可以临时存储要由存储器控制器1002处理的数据，即输入到数据存储单元1001/从数据存储单元1001输出的数据。缓冲存储器1003可以存储根据控制信号从存储器控制器1002施加的数据。缓冲存储器1003读取其中存储的数据并且将读取的数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)。
输入/输出接口1004可以提供存储器控制器1002和外部装置(主机装置)之间的物理连接，使得存储器控制器1002可以接收来自外部装置的用于数据输入/输出的控制信号并且与外部装置交换数据。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE的各种接口协议中的一个。
电子系统1000可以用作主机装置的二级存储器装置或者外部存储装置。电子系统1000可以包括SSD(固态硬盘)、USB(通用串行总线)存储器、SD(安全数字)卡、mSD(小型安全数字)卡、微型SD卡、SDHC(安全数字高容量)卡、记忆棒卡、SM(智能媒体)卡、MMC(多媒体卡)、eMMC(嵌入MMC)、以及CF(紧凑闪速)卡等。
尽管出于说明的目的公开了本公开的优选实施方式，但是本领域技术人员应认识到，在不偏离如所附权利要求中限定的本公开的范围和精神的情况下，可以进行各种修改、补充和/或替换。因此，本公开的真实技术范围应由所附权利要求限定。