具体实施方式

一些实施例包含具有分布在两个或更多个单独区域当中的感测放大器电路的集成组合件(例如，DRAM组件)。所述单独区域可被称为贴片位置，且可一起被视为形成被褥图案。贴片位置中的每一者可与相关联局部列选择结构(例如，导线、线等)耦合，所述局部列选择结构将来自贴片位置的数字线与输入/输出(I/O)选择性地耦合以将数据传送到数字线及从数字线传送数据。局部列选择结构可通过开关(例如，晶体管)选择性地耦合到一或多个列选择总线(CS总线)。CS总线可与控制电路(例如，列解码器电路)耦合。一些常规集成组合件的问题可能是；存储器布置(例如，DRAM)的所有数字线通过CS总线与列解码器电路非选择性地耦合，且通过所有此类数字线的路由在CS总线上产生额外电容以减慢信号及/或导致其它困难。一些实施例包含开关，所述开关将存储器布置的一些数字线选择性地耦合到CS总线同时将其它数字线与CS总线解耦，这可减轻或防止与常规组合件相关联的问题。参考图4到14描述实例实施例。

参考图4，集成组合件10包含基底12、所述基底上方的第一层面14及所述第一层面上方的第二层面16。结构12、14及16彼此垂直地上下堆叠。基底12、第一层面14及第二层面16可被视为彼此上下堆叠的层级的实例。所述层级可在不同半导体裸片内，或所述层级中的至少两者可在同一半导体裸片内。

第一层面14及第二层面16分别具有存储器区18及22。第一存储器阵列及第二存储器阵列(阵列1及阵列2)由第一层面14及第二层面16支撑，其中所述存储器阵列中的每一者具有沿着第一(下)层面14的第一部分及沿着第二(下)层面16的第二部分。第一存储器阵列包含第二存储器单元(MC)20a，且第二存储器阵列包含第二存储器单元(MC)20b。所述存储器单元图解性地被说明为圆圈。仅标记第一存储器单元及第二存储器单元中的部分。第一存储器阵列及第二存储器阵列可包括任何合适数目个存储器单元，且在一些实施例中可包括数百、数千、数百万等数目个存储器单元。存储器单元MC可为DRAM单元，且在一些实施例中可以参考现有技术图1到3所描述的类型的布置来配置(即，阵列1及阵列2可为DRAM阵列)。

在一些实施例中，第一层面14及第二层面16可分别被称为第一存储器层面及第二存储器层面。

基底12可包括半导体材料；且可例如包括单晶硅，本质上由单晶硅组成或由单晶硅组成。基底12可被称为半导体衬底。术语“半导体衬底”表示包括半导电材料的任何构造，所述半导体材料包含但不限于块状半导电材料，例如半导电晶片(单独地或在包括其它材料的组合件中)及半导电材料层(单独地或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。层面14及16中的每一者也可包括半导体材料。

在所展示实施例中，基底12包括感测放大器电路(SA)26及字线驱动器电路(WD)28。

感测放大器电路包含标记为“SA-E”以将其识别为与电路的“偶数”部分相关联的区(模块)及标记为“SA-O”以将其识别为与电路的“奇数”部分相关联的区(模块)。术语“偶数”及“奇数”是任意的，且用于将不同感测放大器电路彼此区分开。所说明配置具有彼此配对且分布在贴片位置(贴片区)24当中的感测放大器模块SA-O及SA-E。贴片区24中的每一者内的SA-O及SA-E模块相对于彼此横向地移位。

图4中展示贴片位置24中的两者，且将其分别标记为贴片1及贴片2。贴片位置24是跨基底12散布，且彼此隔开。尽管说明两个贴片位置24，但应理解，可利用任何合适数目个贴片位置。在一些实施例中，可能存在所述贴片位置中的至少两者、所述贴片位置中的至少三者、所述贴片位置中的至少四者、所述贴片位置中的至少八者等。

贴片1的模块SA-O及SA-E可被视为感测放大器电路的总体配置的部分，其中感测放大器电路的此配置与阵列1及阵列2内的存储器(即，沿着层面14及16的存储器)相关联。贴片位置中的每一者可包括与阵列1及阵列2内的存储器相关联的感测放大器电路的总体配置的其自身部分。

在所展示实施例中，贴片位置24中的两者位于阵列1及阵列2的存储器单元MC正下方。在一些实施例中，可能存在大量贴片位置，且所述贴片位置中的一或多者可在阵列1及阵列2的存储器单元下方。

字线驱动器电路(即，行驱动器电路)包含标记为SWD-UE、SWD-UO、SWD-LE及SWD-LO的区。首字母缩写SWD代表子字线驱动器，且用于强调组件SWD-UE、SWD-UO、SWD-LE及SWD-LO是通用字线驱动器电路的部分。在与“偶数”电路相关联的存储器单元(MC)的操作期间一起利用字线驱动器电路SWD-UE及SWD-LE，所述“偶数”电路与以下者耦合：SA-E；沿着下层面14的SWD-LE驱动字线；及沿着上层面16的SWD-UE驱动字线。在与“奇数”电路相关联的存储器单元(MC)的操作期间一起利用字线驱动器电路SWD-LO及SWD-UO，所述“奇数”电路与以下者耦合：SA-O；沿着下层面14的SWD-LO驱动字线；及沿着上层面16的SWD-UO驱动字线。在一些实施例中，字线驱动器电路SWD-UE及SWD-LE可被视为第一字线驱动器电路(用于驱动“偶数”电路的电路)，且字线驱动器电路SWD-UO及SWD-LO可被视为第二字线驱动器电路(用于驱动“奇数”电路的电路)。在一些实施例中，字线驱动器电路SWD-UE、SWD-UO、SWD-LO及SWD-LE可被视为相对于彼此分离的模块。

第一数字线D0、D1及D8与第一存储器阵列(阵列1)相关联。第一数字线D0、D1及D8沿着第一存储器阵列(阵列1)的列延伸且与第一存储器阵列的第一存储器单元20a耦合。数字线D0、D1及D8彼此横向地隔开，且可代表跨第一存储器阵列延伸的大量基本上相同的数字线；其中术语“基本上相同”表示在合理的制造及测量公差内相同。

第一数字线在偶数第一数字线与奇数第一数字线之间交替，其中数字线D0及D8代表偶数第一数字线，且数字线D1代表奇数第一数字线。偶数第一数字线(例如，D0)与SA-E模块耦合(其中D0与贴片1中的模块耦合，且D8与贴片2中的模块耦合)。奇数第一数字线(例如，D1)与SA-O模块耦合。数字线D0、D1及D8具有沿着第一层面14的第一部分且具有沿着第二层面16的第二部分。

第二数字线D0*、D1*及D8*与第二存储器阵列(阵列2)相关联。第二数字线D0*、D1*及D8*沿着第二存储器阵列的列延伸且与第二存储器阵列(阵列2)的第二存储器单元20b耦合。数字线D0*、D1*及D8*彼此横向地隔开，且可代表跨第二存储器阵列延伸的大量基本上相同的数字线。

第二数字线在偶数第二数字线与奇数第二数字线之间交替，其中数字线D0*及D8*代表偶数第二数字线，且数字线D1*代表奇数第二数字线。偶数第二数字线(例如，D0*)与SA-E模块耦合且奇数第二数字线(例如，D1*)与SA-O模块耦合。数字线D0*、D1*及D8*具有沿着第一层面14的第一部分且具有沿着第二层面16的第二部分。

偶数第一数字线D0及D8分别通过贴片1及2内的SA-E模块与偶数第二数字线D0*及D8*比较性地耦合；且奇数第一数字线D1通过贴片1内的SA-O模块与奇数第二数字线D1*比较性地耦合。出于理解本发明及所附权利要求书的目的，如果感测放大器电路(感测放大器模块)经配置以使第一数字线与第二数字线的电性质(例如，电压)彼此进行比较，那么第一数字线通过感测放大器电路(或感测放大器模块)与第二数字线“比较性地耦合”。图14(下文所论述)展示实例感测放大器模块SA-E，且展示其中数字线D0及D0*通过实例感测放大器模块比较性地耦合的实例应用。

在图4的所说明实施例中，数字线D0、D0*、D1、D1*、D8及D8*均相对于贴片位置24内的感测放大器电路26垂直地移位。而且，数字线D0、D0*、D1、D1*、D8及D8*均相对于彼此横向地移位。

仍参考图4，第一组字线沿着第一存储器阵列(阵列1)延伸。此第一组的代表性字线被标记为WL0、WL2、WL16及WL18。所述第一组的字线可被称为第一字线。第二组字线沿着第二存储器阵列(阵列2)延伸。此第二组的代表性字线被标记为WL8、WL14、WL24及WL30。所述第二组的字线可被称为第二字线。

第一存储器阵列(阵列1)内的第一存储器单元20a中的每一者由沿着第一存储器阵列延伸的数字线中的一者(例如，数字线D0、Dl及D8中的一者)及沿着第一存储器阵列延伸的字线中的一者(例如，字线WL0、WL2、WL16及WL18中的一者)唯一地寻址。类似地，第二存储器阵列(阵列2)内的存储器单元20b中的每一者由沿着第二存储器阵列延伸的数字线中的一者(例如，数字线D0*、D1*及D8*中的一者)及沿着第二存储器阵列延伸的字线中的一者(例如，字线WL8、WL14、WL24及WL30中的一者)唯一地寻址。在一些实施例中，沿着第一存储器阵列(阵列1)的数字线可被称为第一组数字线，而沿着第二存储器阵列(阵列2)的数字线被称为第二组数字线；且类似地，沿着第一存储器阵列(阵列1)的字线可被称为第一组字线，而沿着第二存储器阵列(阵列2)的字线可被称为第二组字线。因此，阵列1的存储器单元20a中的每一者可被视为利用来自第一组字线的字线组合来自第一组数字线的数字线来唯一地寻址；且阵列2的存储器单元20b中的每一者可被视为利用来自第二组字线的字线组合来自第二组数字线的数字线来唯一地寻址。

图4的配置的优点可为所有感测放大器电路及所有字线驱动器电路在贴片位置24中提供在存储器阵列(阵列1及阵列2)正下方，这可能实现跨半导体衬底紧密地包装存储器阵列；或换句话说，与其中至少一些感测放大器电路及/或至少一些字线驱动器电路并非在存储器阵列正下方的常规配置相比，这可节省宝贵的半导体基板面。存储器阵列(阵列1及阵列2)的区的垂直堆叠可进一步节省宝贵的半导体基板面。

在一些实施例中，贴片位置24可并入到被褥形图案36中，所述被褥形图案36在第一存储器阵列及第二存储器阵列(阵列1及阵列2)的存储器单元MC正下方。术语“被褥形图案”用于指示贴片位置24可作为子单元的基本上重复的图案分布(其中每一子单元是贴片24)。此子单元可被视为类似于并入到一些类型的被褥中的织物的“块”(贴片)。贴片位置24可均具有彼此相同的定向(如图4中所展示)，或所述贴片位置中的至少一者可具有相对于所述贴片位置中的至少一个其它者不同的定向。例如，图5展示具有被褥形图案36的实例基底12的区的俯视图，所述被褥形图案36具有多个贴片位置24(贴片1、贴片2、贴片3及贴片4)。贴片位置的相对定向是以符号“F”说明。在所说明实施例中，第三贴片位置及第四贴片位置(贴片3及贴片4)相对于第一贴片位置及第二贴片位置(贴片1及贴片2)是倒置的。在图5的贴片位置24内以虚线(虚拟视图)展示各个区以辅助读者理解贴片位置的相对定向。在一些实施例中，图5的配置可使开关能够通过将信号向下馈送到两个贴片之间的插座中来一次性控制两个贴片。

再次参考图4，贴片位置24内的感测放大器电路26与列选择结构32(列选择，也被称为局部列选择结构或LOCAL-CS)耦合，所述列选择结构32又通过开关30耦合到CS总线(也被称为全局列选择结构或GLOBAL-CS)。具体来说，贴片1经耦合到第一列选择结构(LOCAL-CS)32a，所述第一列选择结构(LOCAL-CS)32a通过第一开关30a耦合到CS总线(GLOBAL-CS)，且贴片2经耦合到第二列选择结构(LOCAL-CS)32b，所述第二列选择结构(LOCAL-CS)32b通过第二开关30b耦合到CS总线(GLOBAL-CS)。CS总线(GLOBAL-CS)可又与列解码器电路(图4中未展示)耦合。列选择结构(LOCAL-CS)32及CS总线(GLOBAL-CS)的至少部分可沿着基底12，如所展示。

图6图解性地更详细展示与贴片位置24相关联的实例电路。图6具体地展示与图4的贴片1相关联的实例电路，但应理解，基本上相同的电路可与集成组合件的所有贴片位置相关联。

奇数数字线DL-1、DL-1*、DL-3、DL-3*、DL-5、DL-5*、DL-7及DL-7*延伸到SA-O模块，且偶数数字线DL-0、DL-0*、DL-2、DL-2*、DL-4、DL-4*、DL-6及DL-6*延伸到SA-E模块。

所述数字线中的每一者通过开关34与输入/输出电路(I/O)选择性地耦合(例如，DL-1通过开关34选择性地耦合到I/O-1)。在所展示实施例中，开关34是晶体管。晶体管34中的每一者具有由列选择结构32a(CS；也被称为LOCAL-CS)控制的栅极。因此，列选择结构32a可用于将个别数字线可控地耦合到与此类数字线相关联的输入/输出电路。在一些实施例中，列选择结构32a可被视为与指定为贴片1的贴片位置24相关联的局部列选择结构。所述贴片位置中的每一者可具有与其相关联的其自身局部列选择结构。局部列选择结构可被视为与由此类局部列选择结构控制的数字线相关联(即，图6的局部列选择结构32a可被视为与贴片1的数字线DL-0、DL-1等相关联)。

局部列选择结构32a通过开关30a选择性地耦合到列选择总线(CS总线；也被称为GLOBAL-CS)，且CS总线又与解码器电路(DECODER)耦合。开关30a可包括任何合适配置，且在一些实施例中可为晶体管。开关30a使贴片1的电路能够在利用此电路期间与CS总线耦合，且在不利用贴片1的电路(即，不经受存储器操作；例如举例来说，读取、写入、擦除等)时与CS总线电隔离。

尽管贴片1的所说明图利用来自阵列1及阵列2中的每一者的八个数字线(来自阵列1的DL-0到DL-7，及来自阵列2的DL-0*到DL-7*)，但应理解，在其它实施例中，贴片可利用来自所述阵列中的每一者的八个以上数字线，或来自阵列中的每一者的八个以下数字线。

再次参考图4，此展示所说明贴片位置24(贴片1及贴片2)中的每一者具有相关联局部列选择结构(即，贴片1的第一局部列选择结构32a及贴片2的第二局部列选择结构32b)，且所述局部列选择结构中的每一者通过开关(即，贴片1的第一开关30a及贴片2的第二开关30b)选择性地耦合到CS总线。开关30a及30b可用于取决于是否操作与所述列选择结构相关联的贴片位置24而选择性地耦合/解耦局部列选择结构32a及32b与CS总线。在未操作相关联贴片位置的时段期间列选择结构与CS总线的解耦可有利地通过移除与待与CS总线隔离的非操作贴片位置相关联的电容性耦合来实现减少非所要电容性耦合。例如，在未操作贴片1的时段期间，开关30a可用于将列选择结构32a及相关联贴片1与CS总线隔离。

图4的贴片位置24代表可结合存储器(例如，图4的阵列1及阵列2内的存储器)利用的众多贴片位置。图7图解性地说明包括六个贴片位置24(被标记为贴片1、贴片2、贴片3、贴片4、贴片5及贴片6)的集成组合件10。感测放大器电路26(图4)可被视为在六个贴片位置当中细分，其中贴片位置24中的每一者包含所述感测放大器电路的部分。例如，贴片1到6可被视为分别包括感测放大器电路的第一、第二、第三、第四、第五及第六部分(其中感测放大器电路的此类部分在所述贴片中图解性地被说明为SA-1、SA-2、SA-3、SA-4、SA-5及SA-6)。尽管图7展示六个贴片位置，但在一些实施例中可存在六个以上所说明贴片位置，或六个以下所说明贴片位置。在一些实例实施例中，可存在所述贴片位置中的至少四者。

图7的组合件10包含CS控件(例如，解码器)，所述CS控件与两个CS总线(被标记为CS总线1及CS总线2；且也被称为GLOBAL-CS-1及GLOBAL-CS-2)。CS总线可被称为第一CS总线(CS总线1)及第二CS总线(CS总线2)；或第一全局CS结构(GLOBAL-CS-1)及第二全局CS结构(GLOBAL-CS-2)。

CS总线中的每一者通过开关30与三个局部列选择结构32(也被称为局部列选择结构)选择性地耦合。具体来说，CS总线1通过开关30a、30b及30c(也被标记为SW-1、SW-2及SW-3)与列选择结构32a、32b及32c(也被标记为CS-1、CS-2及CS-3)耦合；且CS总线2通过开关30d、30e及30f(也被标记为SW-4、SW-5及SW-6)与列选择结构32d、32e及32f(也被标记为CS-4、CS-5及CS-6)耦合。局部列选择结构32与个别贴片位置24相关联；且具体来说与所述贴片位置内的感测放大器电路的部分相关联。具体来说，CS-1与贴片1内的感测放大器电路的第一部分相关联，CS-2与贴片2内的感测放大器电路的第二部分相关联，CS-3与贴片3内的感测放大器电路的第三部分相关联，CS-4与贴片4内的感测放大器电路的第四部分相关联，CS-5与贴片5内的感测放大器电路的第五部分相关联，且CS-6与贴片6内的感测放大器电路的第六部分相关联。贴片1到6中的每一者可与上文参考图6所描述的贴片1基本上相同，但贴片2到6可利用与图6中具体地指定为与贴片1相关联的数字线不同的数字线除外。

利用局部开关控制单元38a、38b及38c(也被标记为开关控件1、开关控件2及开关控件3)选择性地操作开关30a到f。所述开关控制单元中的每一者操作所述开关中的两者(例如，开关控制单元38a操作开关30a及30d)。

局部开关控制单元38a、38b及38c与全局开关控件(即，全局开关控制电路)耦合，所述全局开关控件在组合件10的操作期间选择性地控制个别局部开关控制单元的操作。

下文所提供的一些权利要求涉及类似于图7的组合件但包括“至少四个贴片位置”的组合件。在解释此类权利要求时，将展示为贴片1、贴片2、贴片4及贴片5的贴片位置分别理解为第一、第二、第三及第四贴片位置可能是有用的。因此，在一些实施例中，第一贴片位置及第三贴片位置(贴片1及贴片4)可被视为共享第一开关控制单元38a，且第二贴片位置及第四贴片位置(贴片2及贴片5)可被视为共享第二开关控制单元38b。

图8及9说明图7的集成组合件10的实例操作模式。图8展示其中所述开关中的仅一者(SW-1)处于闭合位置而所有其它开关处于断开位置的操作模式。因此，仅贴片1与CS控件(解码器)耦合，且其它贴片2到6与CS控件(解码器)隔离(解耦)。图9展示其中沿着第一列选择总线(CS总线1)的开关中的一者(具体来说，开关SW-1)闭合且其中沿着第二列选择总线(CS总线2)的开关中的一者(具体来说，开关SW-6)闭合的操作模式。其余开关保持断开。因此，贴片1及6与CS控件(解码器)耦合，且其它贴片2到5与CS控件(解码器)隔离(解耦)。在其它实施例(未展示)中，图9的所说明开关中的两者以上在组合件10的操作模式期间可处于闭合位置。

在一些实施例中，所述贴片中的两者或更多者可共享输入/输出电路，因为所述贴片可相对于彼此选择性地解耦(电隔离)。例如，图10展示其中贴片1及贴片4共享输入/输出电路(I/O)；换句话说，共享与输入/输出的连接的实例应用。所述贴片中的每一者被展示为包括通过由相关联局部列选择结构(贴片1的CS-1及贴片4的CS-4)门控地控制的晶体管34耦合到I/O的数字线(DL)。可操作开关SW-1及SW-4使得任一贴片1或贴片4可操作而另一者解耦，且因此，在组合件10的操作模式期间共享I/O将仅由所述贴片中的一者利用。

开关SW-1、SW-2、SW-3、SW-4、SW-5及SW-6可为晶体管。图11图解性地说明其中此类开关对应于实例晶体管的实例实施例中的集成组合件10。晶体管的栅极与开关控制单元(开关控件1到3)耦合以选择性地耦合/解耦局部列选择结构(例如，CS-1)与CS总线。

图4的存储器单元20a及20b可具有任何合适配置。在一些实施例中，所述存储器单元可为各自包括存取晶体管及电容器的DRAM单元。图12展示集成组合件10的区的实例配置，且展示从SA-E模块延伸的数字线D0及D0*。

存储器单元20a及20b的存取晶体管(T)被展示为包括半导体材料52的垂直延伸柱50。半导体材料52可包括(若干)任何合适组合物，且在一些实施例中可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等，本质上由其组成或由其组成；其中术语III/V半导体材料是指包括选自元素周期表的III及V族的元素的半导体材料(其中III及V族是旧术语，且现在被称为13及15族)。源极/漏极及沟道区(未展示)可经提供在柱50内。柱50可包括在源极/漏极区之间的垂直延伸沟道区，且因此在一些实施例中存取晶体管T可被视为对应于垂直延伸晶体管。

栅极介电材料54沿着柱50的侧壁，且导电栅极材料56沿着栅极介电材料。

栅极介电材料54可包括(若干)任何合适组合物；且在一些实施例中可包括二氧化硅，本质上由二氧化硅组成或由二氧化硅组成。

导电栅极材料56可包括(若干)任何合适导电组合物；例如举例来说，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。

存储器单元20及20b的电容器(C)包括第一导电节点58、第二导电节点60及所述第一导电节点与所述第二导电节点之间的绝缘材料(电容器介电材料)62。

第一导电节点58及第二导电节点60可包括(若干)任何合适导电组合物；例如举例来说，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。第一导电节点及第二导电节点可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。

绝缘材料62可包括(若干)任何合适组合物，且在一些实施例中可包括二氧化硅，本质上由二氧化硅组成或由二氧化硅组成。

在所展示实施例中，下导电节点58经配置为向上敞开的容器，且因此电容器C可被称为容器型电容器。在其它实施例中，下导电节点可具有其它合适形状。

下导电节点58可被称为存储节点，且上导电节点60可被称为板电极。在一些实施例中，阵列1内的板电极可均彼此耦合且阵列2内的板电极也可均彼此耦合。

数字线D0及D0*被展示为分别包括导电材料64及66。此类导电材料可包括任何合适导电组合物；例如举例来说，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。导电材料64及66可为彼此相同的组合物，或可为相对于彼此不同的组合物。

图12中图解性地说明众多字线(WL0到WL15)。所述字线与指定为SWD-E1及SWD-E2的子字线驱动器耦合。此类子字线驱动器可包含上文参考图4所描述的驱动器模块SWD-UE及SWD-LE。

数字线D0及D0*被展示为通过由局部列选择结构32a(CS)控制的晶体管34与输入/输出电路(I/O-1及I/O-1*)选择性地耦合；其中此局部列选择结构32a经耦合到晶体管34的栅极。列选择结构32a通过开关30a选择性地耦合到CS总线(GLOBAL-CS)。

图12的视图展示数字线D0及D0*中的每一者具有沿着下层面14的第一部分(下部分)，且具有沿着上层面16的第二部分(上部分)。存储器单元的阵列(阵列1及阵列2)中的每一者具有沿着下层面14的第一部分(下部分)，且具有沿着上层面16的第二部分(上部分)。在一些实施例中，与第一阵列(阵列1)相关联的数字线可被视为第一数字线，而与第二阵列(阵列2)相关联的数字线可被视为第二数字线。因此，数字线D0可被视为第一数字线的实例，而数字线D0*可被视为第二数字线的实例。第一数字线及第二数字线通过感测放大器电路彼此比较性地耦合，且在图12的实施例中通过感测放大器电路的模块SA-E彼此比较性地耦合。

集成组合件10可包括各个组件之间的任何合适竖向关系。图13图解性地说明实例关系。图13的配置以虚线图解性地说明下层面12，且图解性地说明存储器单元在上层面(层面14及16)上，所述上层面在下层面12竖向上方。CS总线(GLOBAL-CS)通过开关30a耦合到局部列选择结构32a(CS或LOCAL-CS)。局部列选择结构(CS)控制第二晶体管34，所述第二晶体管34选择性地耦合输入/输出电路(I/O)与从存储器单元延伸到感测放大器电路(SA)的数字线(DL)。

在所展示实施例中，开关30a对应于由半导体基底102支撑的晶体管100。半导体基底102可包括任何合适半导体材料；包含例如硅。

晶体管100包含通过中间沟道区108彼此隔开的一对源极/漏极区104及106。晶体管100还包含通过栅极介电材料112与沟道区108隔开的导电栅极110。

导电栅极110可包括(若干)任何合适导电组合物；包含例如金属硅化物、金属氮化物、金属、导电掺杂硅等。

栅极介电材料112可包括(若干)任何合适组合物；例如举例来说，二氧化硅。

绝缘间隔物112沿着导电栅极110，且绝缘罩盖材料114在导电栅极110上方。间隔物112及罩盖材料114可包括(若干)任何合适绝缘组合物；包含例如二氧化硅、氮化硅等。

栅极110可电耦合到上文参考图7所描述的类型的开关控制电路(例如，开关控件1)。

在所说明实施例中，CS总线的部分从源极/漏极区104垂直地延伸，且局部CS的部分从源极/漏极区106垂直地延伸。接着，局部CS在下层面12上方延伸，且向下延伸回到下层面12以与晶体管34的栅极耦合。I/O及SA被展示为沿着下层面12。在其它实施例中，I/O电路的至少部分可与下层面12竖向地(垂直地)偏移。

本文中所描述的实施例的感测放大器模块SA-E及SA-O可包括任何合适配置。图14中图解性地说明贴片1的实例感测放大器模块SA-E。提供虚线71以展示感测放大器电路的近似边界。尽管所说明电路被描述为是SA-E模块，但应理解，SA-O模块可包括相同配置。

图14的SA-E模块包含包括一对交叉耦合的上拉晶体管82及84的p感测放大器80，且包含包括一对交叉耦合的下拉晶体管88及90的n感测放大器86。p感测放大器80与有源上拉电路(被标记为ACT)耦合，且n感测放大器86与共同节点(被标记为RNL)耦合。所说明SA-E模块与数字线D0及D0*耦合；或换句话说，数字线D0及D0*通过SA-E模块彼此比较性地耦合。在操作中，放大器80及86可一起用于检测D0及D0*的相对信号电压，且将较高信号电压驱动到VCC同时将较低信号电压驱动到接地。而且，与模块相关联的输入及输出(被标记为I/O)可用于导出关于D0及D0*的相对信号电压的数据，及/或用于对沿着D0及D0*中的一者或两者的存储器单元进行编程。

所说明模块还具有提供在其中以平衡所述模块内的电性质的均衡电路(被标记为EQ)。其它电路(未展示)也可经提供在所述模块内。图14的SA-E模块可包括任何合适配置。

上文所论述的组合件及结构可用于集成电路内(其中术语“集成电路”表示由半导体衬底支撑的电子电路)；且可经并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。所述电子系统可为广泛范围的系统中的任一者，例如举例来说，相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。

除非另有指定，否则本文中所描述的各种材料、物质、组合物等可通过现在已知或尚待开发的任何合适方法来形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。

术语“介电”及“绝缘”可用于描述具有绝缘电性质的材料。在本发明中所述术语被视为同义词。在一些情况下利用术语“介电”及在其它情况下利用术语“绝缘”(或“电绝缘”)可在本发明内提供语言变动以简化所附权利要求书内的前置基础，且未用于指示任何显著化学或电气差异。

在本发明中可利用术语“电连接”及“电耦合”两者。所述术语被视为同义词。在一些情况利用下一个术语及在其它情况下利用另一术语可为在本发明内提供语言变动以简化所附权利要求书内的前置基础。

附图中的各个实施例的特定定向仅用于说明性目的，且在一些应用中所述实施例可相对于所展示定向旋转。本文中所提供的描述及所附权利要求书涉及具有各个特征之间的所描述关系的任何结构，而不管所述结构是呈附图的特定定向还是相对于此定向旋转。

为了简化附图，除非另有指示，否则附图的横截面视图仅展示横截面平面内的特征，且未展示横截面平面后的材料。

当一结构在上文被称为“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，其可直接在另一结构上或也可存在中间结构。相比之下，当一结构被称为“直接在另一结构上”、“直接与另一结构相邻”或“直接抵靠另一结构”时，不存在中间结构。术语“在···正下方”、“在···正上方”等不指示直接物理接触(除非另有明确地陈述)，而是指示直立对准。

结构(例如，层、材料等)可被称为“垂直地延伸”以指示所述结构大体上从下伏基底(例如，衬底)向上延伸。垂直延伸结构可相对于基底的上表面基本上正交地延伸，或不相对于基底的上表面基本上正交地延伸。

一些实施例包含一种集成组合件，其具有第一存储器单元的第一阵列及第二存储器单元的第二阵列。第一数字线沿着所述第一阵列的列延伸。第二数字线沿着所述第二阵列的列延伸。感测放大器电路经配置以比较性地耦合所述第一数字线与所述第二数字线。所述感测放大器电路经分布在至少两个贴片位置当中。所述至少两个贴片位置中的第一者具有所述感测放大器电路的第一部分且具有第一局部列选择结构。所述第一局部列选择结构与通过所述感测放大器电路的所述第一部分比较性地耦合的所述第一数字线及所述第二数字线相关联。所述至少两个贴片位置中的第二者具有所述感测放大器电路的第二部分且具有第二局部列选择结构。所述第二局部列选择结构与通过所述感测放大器电路的所述第二部分比较性地耦合的所述第一数字线及所述第二数字线相关联。列选择总线从所述解码器电路延伸到所述第一局部列选择结构及所述第二局部列选择结构。所述列选择总线通过第一开关选择性地耦合到所述第一局部列选择结构，且通过第二开关选择性地耦合到所述第二局部列选择结构。

一些实施例包含一种集成组合件，其具有第一存储器单元的第一阵列及第二存储器单元的第二阵列。第一数字线沿着所述第一阵列的列延伸。第二数字线沿着所述第二阵列的列延伸。感测放大器电路经配置以比较性地耦合所述第一数字线与所述第二数字线。所述感测放大器电路在至少四个贴片位置当中细分。所述至少四个贴片位置中的第一者具有所述感测放大器电路的第一部分且具有第一局部列选择结构。所述至少四个贴片位置中的第二者具有所述感测放大器电路的第二部分且具有第二局部列选择结构。所述至少四个贴片位置中的第三者具有所述感测放大器电路的第三部分且具有第三局部列选择结构。所述至少四个贴片位置中的第四者具有所述感测放大器电路的第四部分且具有第四局部列选择结构。第一列选择总线从解码器电路延伸到所述第一局部列选择结构及所述第二局部列选择结构。所述第一列选择总线通过第一开关选择性地耦合到所述第一局部列选择结构，且通过第二开关选择性地耦合到所述第二局部列选择结构。第二列选择总线从所述解码器电路延伸到所述第三局部列选择结构及所述第四局部列选择结构。所述第二列选择总线通过第三开关选择性地耦合到所述第三局部列选择结构，且通过第四开关选择性地耦合到所述第四局部列选择结构。

一些实施例包含一种集成组合件，其包括支撑感测放大器电路的基底。所述感测放大器电路在至少两个隔开贴片位置当中细分。所述贴片位置中的每一者包含SA-O区及SA-E区。第一局部列选择结构与所述第一贴片位置相关联且第二局部列选择结构与所述第二贴片位置相关联。列选择总线从解码器电路延伸到所述第一局部列选择结构及所述第二局部列选择结构。所述列选择总线通过第一开关选择性地耦合到所述第一局部列选择结构，且通过第二开关选择性地耦合到所述第二局部列选择结构。第一层面在所述基底上方。所述第一层面包括第一存储器单元的第一阵列的第一部分，且包括第二存储器单元的第二阵列的第一部分。第二层面在所述第一层面上方。所述第二层面包括所述第一存储器单元的所述第一阵列的第二部分，且包括所述第二存储器单元的所述第二阵列的第二部分。第一数字线与所述第一阵列相关联。第二数字线与所述第二阵列相关联。所述第一数字线及所述第二数字线通过所述感测放大器电路彼此比较性地耦合。

根据法规，已以或多或少特定于结构及方法特征的语言描述本文中所揭示的标的物。然而，应理解，权利要求书不限于所展示及所描述的特定特征，因为本文中所揭示的部件包括实例实施例。因此，权利要求书应按字面意思被给予全范围，且应根据等效物原则适当地解释。