具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图1A是依照本发明的一些实施例的集成电路10的示意图。图1B是图1A所示例性绘示的集成电路10的运算方法的流程图。

请参照图1A，集成电路10可为存储器电路，例如是非易失性存储器电路。在一些实施例中，集成电路10为与非快闪存储器(NAND flash memory)电路，且可运用于例如是仿神经型态运算系统(neuromorphic computing system)、机器学习系统(machine learningsystem)及人工智能等包括执行乘积累加(multiply-and-accumulate，MAC)运算步骤的应用。MAC运算步骤可由积项之和(sum-of-products)函数来表示，如式(1)所示：

在式(1)中，经累加的多个积项分别为输入值X_i与权重W_i的乘积。经累加的多个积项的权重W_i值可彼此相异。权重可经指定为一组常数，且多个积项之和随着输入值的改变而变化。此外，在算法执行学习程序(learning procedure)时，多个学习程序的权重可彼此相异，而从多次积项之和中进行学习。举例而言，经由在计算机中所进行的远程训练取得权重，且将此些权重下载至集成电路10。此些权重随着远程训练的模式更改后，可再下载并更新集成电路10内的权重。

集成电路10包括存储器阵列100。存储器阵列100具有多个存储器单元MC。在一些实施例中，存储器阵列100为三维存储器阵列。如图1A所示，各区块(block)的存储器单元MC经配置为具有多数栏(或称为串(string))与多数列(或称为页(page))。在集成电路10为与非快闪存储器电路的实施例中，存储器单元MC可为浮置栅极晶体管(floating gatetransistor)、半导体-氧化物-氮化物-氧化物-半导体(semiconductor-oxide-nitride-oxide-semiconductor，SONOS)晶体管或其类似者。每一栏(或称串)的存储器单元MC串连连接，且连接于一位线BL与一源极线SL之间。在一些实施例中，多数栏(或称串)的存储器单元MC共享一条源极线SL。另一方面，多条字线WL(如图1A所示，例如是包括字线WL1、字线WL2、字线WL3…与字线WLn)中的一者连接每一列(或称页)的存储器单元MC。在一些实施例中，存储器阵列100更包括串选择晶体管SST与接地选择晶体管GST。在此些实施例中，每一栏(或称串)的存储器单元MC连接于串选择晶体管SST与接地选择晶体管GST之间。多个串选择晶体管SST可分别连接至多条位线BL的其中一者，而多个接地选择晶体管GST可连接至源极线SL。此外，串选择线SSL连接一列的串选择晶体管SST，而接地选择线GSL连接一列的接地选择晶体管GST。

集成电路10可操作于存储器模式与运算模式中。在存储器模式中，可运用程序化操作、擦除操作与读取操作而将数据写入于存储器单元MC，或由存储器单元MC读取数据。耦合至存储器阵列100的周边电路可支持上述的程序化操作、擦除操作与读取操作。举例而言，周边电路可包括译码器(未绘示)、页面缓冲器(page buffer)PB等。在程序化操作期间，选择一字线WL与一些位线BL，且经由页面缓冲器PB与所选的字线WL而将数据写入对应于所选的字线WL与位线BL的存储器单元MC中。另一方面，在读取操作期间，经由页面缓冲器PB与所选的位线BL而将数据由对应于所选的字线WL与位线BL的存储器单元MC读出。在一些实施例中，每一程序化操作将数据写入一页的存储器单元MC，而每一读取操作将数据由一页的存储器单元MC读出。在集成电路10经配置以执行积项之和函数(如式(1)所示)的实施例中，通过多次上述的程序化操作而将权重W_i(例如是包括图1A所示的权重W₁与权重W₂)写入于多个存储器单元MC中。写入于多个存储器单元MC的权重W_i决定此些存储器单元MC的电导(conductance)或跨导(transconductance)。在一些实施例中，通过双位模式(binarymode)而对存储器单元MC进行程序化，且权重W_i经存储为双位电平(binary levels)。在替代实施例中，权重W_i经存储为多位电平或模拟码(analog code)。举例而言，多位电平可为N个电平，其中N为大于2的正整数。

在集成电路10的运算模式中，使存储于存储器单元MC中的权重W_i与输入电压X_i相乘，且累加多个权重W_i与对应输入电压X_i的多个乘积。在一些实施例中，存储器阵列100的一区块的多条位线BL经配置以接收输入电压X_i(如图1A所示，例如是包括输入电压X₁与输入电压X₂)。在一些实施例中，此些位线BL所接收的多个输入电压X_i具有特定分布(pattern)，且此些输入电压X_i的至少两者彼此相异。举例而言，通过双位模式施加多个输入电压X_i，且其中输入电压X₁为高逻辑电平“1”，而输入电压X₂为低逻辑电平“0”。作为替代地，多个输入电压X_i可经施加为多位电平(例如是N个电平，其中N为大于2的正整数)或模拟码。存储器阵列100的一区块的多条字线WL的一者经选择而接收读取电压(read voltage)，而存储器阵列100的此区块的其他字线WL则接收通行电压(pass voltage)。在一些实施例中，连接至经选择的字线WL的一页存储器单元MC接收读取电压而被导通。此外，当位线BL将输入电压X_i输入至此些导通的存储器单元MC时，存储于此些导通的存储器单元MC中的多个权重W_i与对应的输入电压X_i相乘。在输入电压X_i经由位线BL而传递至存储器单元MC的实施例中，存储于存储器单元MC的权重W_i可视为存储器单元的电导(conductance)，且权重W_i与输入电压X_i的乘积以电流的形式输出。由于权重W_i与输入电压X_i的相乘发生于存储器阵列100中，此乘法操作可视为一种存储器内运算(in-memory computing)。

在一些实施例中，多个权重W_i与对应输入电压X_i的多个乘积输出至经由位线BL而耦合至存储器阵列100的页面缓冲器PB。页面缓冲器PB中的感测放大器(sense amplifier，未绘示)可经配置以感测此些输出的电流信号。此外，耦合至页面缓冲器PB的计数器(counter)CT可经配置以加总此些输出的电流信号(亦即多个权重W_i与对应输入电压X_i的多个乘积)。虽然图1A所绘示的页面缓冲器PB与计数器CT为彼此分离的构件，但页面缓冲器PB与计数器CT也可替代地经整合为单一构件。页面缓冲器PB与计数器CT设置于环绕存储器阵列100的区域中，且紧邻存储器阵列100。因此，经由页面缓冲器PB与计数器CT执行的加法操作可视为一种近存储器运算(near-memory computing)。

至此，已通过存储器内运算(将多个权重W_i与对应输入电压X_i相乘)以及近存储器运算(将多个权重W_i与对应输入电压X_i的多个乘积加总)来执行积项之和函数(如式(1)所示)。相较于范纽曼型架构在与数据存储单元(例如是存储器集成电路)分离的数据处理单元(例如是中央处理单元)中执行运算，本发明的集成电路10可操作于存储器模式与运算模式两者中。因此，数据不再需要往返于数据处理单元与数据存储单元之间，且可显著地提高指令周期。特别来说，使用于将权重W_i写入存储器单元MC以及接收权重W_i与输入电压X_i的乘积的页面缓冲器PB通过大量且具有高平行度(parallelism)的位线BL而耦合至存储器阵列100，故页面缓冲器PB具有相当高的带宽。因此，集成电路10可应用于巨量数据的运算，且可能不会出现如范纽曼型架构的效能瓶颈。在一些实施例中，页面缓冲器PB可具有大于或等于32kB的带宽。

请参照图1A与图1B，集成电路10的运算方法可包括下列步骤。在步骤S100中，通过进行多次上述的程序化操作而将权重W_i写入至多个存储器单元MC。

在步骤S102中，将多个输入电压X_i施加至连接于一条字线WL(例如是字线WL1)的一页存储器单元MC。如此一来，权重W_i与输入电压X_i于存储器单元MC中相乘，且权重W_i与输入电压X_i的乘积以电流信号的形式经由位线BL而输出。此外，页面缓冲器PB经配置以感测此些输出的电流信号。在步骤S104中，通过例如是计数器CT的构件而加总此些输出的电流信号。步骤S102与步骤S104可构成对于单一页面的存储器单元MC执行积项之和函数的单一循环。随后，进行其他循环，以对于其他页面的存储器单元MC执行积项之和函数。举例而言，其他循环包括含有步骤S102₁与步骤S104₁的循环、含有步骤S102₂与步骤S104₂的循环...以及含有步骤S102_n与步骤S104_n的循环等。在对于相邻页面的存储器单元MC执行积项之和函数的连续两个循环中，将输入电压X_i施加至相邻页面的存储器单元MC的步骤中的一者(例如是步骤S102₁)在另一者(例如是步骤S102)之后，且可至少部分地重叠于较先进行的循环中加总电流信号的步骤(例如是步骤S104)。基于此管线式流程设计(pipeline timingflow design)，一些步骤在时间上彼此交迭，故可进一步地提高集成电路10的指令周期。

图2是依照本发明的一些实施例的集成电路10a的示意图。参照图2所描述的集成电路10a及其运算方法相似于参照图1A、图1B所描述的集成电路10及其运算方法。以下仅描述两者的差异处，相同或相似的部分则不再赘述。

请参照图2，在一些实施例中，在运算模式中，存储器阵列100的一区块的多条位线BL接收相同的输入电压X。换言之，在此些实施例中，此些位线BL所接收的多个输入电压X并不具有特定分布(pattern)。举例而言，在双位模式下，所有的位线BL可经配置以接收为低逻辑电平“1”的输入电压X。如此一来，存储于多个存储器单元MC内的多个权重W_i与相同的输入电压X相乘，且所得的多个乘积以电流信号的形式经由放大传感器(未绘示)转换为逻辑信号(例如是1与0)，而输入至页面缓冲器PB＇。在一些实施例中，页面缓冲器PB＇包括第一快取(cache)CA1与第二快取CA2。第一快取CA1经配置以接收并暂存上述的逻辑信号(以下称第一逻辑信号)，且被预先写入由多个输入电压X_i所转换而成的另一些逻辑信号(以下称第二逻辑信号)。此些输入电压X_i具有特定分布(pattern)。换言之，多个输入电压X_i的至少两者彼此相异。举例而言，在双位模式下，多个输入电压X_i的一者可经转换为高逻辑电平信号“1”，而多个输入电压X_i的另外一者可经转换为低逻辑电平信号“0”。随后，第二快取CA2内的计数器(未绘示)经配置以对第一逻辑信号与第二逻辑信号执行乘积累加运算。换言之，第二快取CA2经配置以将第一逻辑信号与第二逻辑信号相乘，并将所得的多个乘积加总。至此，已通过乘法操作与加法操作执行积项之和函数，且上述的乘法操作与加法操作均可视为近存储器运算。

图3是依照本发明的一些实施例的集成电路10b的示意图。参照图3所描述的集成电路10b及其运算方法相似于参照图1A、图1B所描述的集成电路10及其运算方法。以下仅描述两者的差异处，相同或相似的部分则不再赘述。

请参照图3，在一些实施例中，集成电路10b的存储器阵列100＇的一区块(block)被分割为多个子区块(tile)。举例而言，如图3所示，存储器阵列100＇的一区块被分割为4个子区块TL。多个子区块TL分别包括存储器阵列100＇的一部分，且多个子区块TL彼此实体上分离。需注意的是，以简洁起见，图3仅绘示出各子区块TL的位线BL与字线WL，而省略绘示各子区块TL的其他构件(例如是包括如图1A所示的存储器单元MC、串选择晶体管SST、接地选择晶体管GST、串选择线SSL以及接地选择线GSL)。多个子区块TL沿着多数栏与多数列阵列排列。在一些实施例中，子区块间总线系统(inter-tile bus system)BS耦合至多个子区块TL且延伸于多个子区块TL之间。此外，子区块间总线系统BS更可耦合至定序控制器(sequencing controller，未绘示)。再者，各子区块TL耦合至包括页面缓冲器PB与计数器CT的周边电路。在一些实施例中，耦合至同一栏中相邻子区块TL的周边电路彼此相向，且耦合至同一列中相邻子区块TL的周边电路位于此些子区块TL的同一侧。然而，本领域技术人员可依据设计需求而调整子区块TL的数量以及子区块TL与周边电路的配置方式，本发明并不以此为限。此外，在一些实施例中，各子区块TL耦合至列译码器与栏译码器(均未绘示)。通过将存储器阵列100＇分割为多个子区块TL，可降低集成电路10b的电阻电容延迟效应(RCdelay)，而可进一步地提高集成电路10b的指令周期。

图4是依照本发明的一些实施例的集成电路20的示意图。参照图4所描述的集成电路20及其运算方法相似于参照图1A、图1B所描述的集成电路10及其运算方法。以下仅描述两者的差异处，相同或相似的部分则不再赘述。

图4绘示出集成电路20的存储器阵列200的多个区块，例如是包括区块BK1与区块BK2。存储器阵列200的各区块相似于图1A所绘示的存储器阵列100的区块，且具有多数栏(或称串)与多数列(或称页)的存储器单元MC。多条字线WL的一者连接每一列的存储器单元MC，而每一栏(或称串)的存储器单元MC连接于位线BL与源极线SL之间。在一些实施例中，同一区块中，多数栏(或称串)的存储器单元MC共享同一源极线SL。此外，一区块(例如是区块BK1)的字线WL与另一区块(例如是区块BK2)的字线WL彼此不相连(或称电性隔离)，而不同区块(例如是区块BK1与区块BK2)的位线BL则彼此相连。换言之，多个区块分别具有独立的字线WL，而具有共享的位线BL。在一些实施例中，不同区块的源极线SL可彼此耦接。在替代实施例中，一区块(例如是区块BK1)的源极线SL与另一区块(例如是区块BK2)的源极线SL彼此不相连(或称电性隔离)。

当集成电路20操作于存储器模式中时，通过参照图1A所描述的多个程序化操作而将多个权重W_i写入存储器阵列200的多个存储器单元MC。另一方面，当集成电路20操作于运算模式中时，不同区块的多条字线WL以及不同区块所共享的一条位线BL被选择，且经选择的字线WL接收输入电压X_i。在一些实施例中，此些输入电压X_i具有特定分布(pattern)，且此些输入电压X_i的至少两者彼此相异。举例而言，在双位模式下，多个输入电压X_i的一者为高逻辑电平“1”，而多个输入电压X_i的另外一者为低逻辑电平“0”。此外，经选择的位线BL接收读取电压，而其他位线BL接收通行电压(例如是0V)。存储于对应至所选择的字线WL与位线的存储器单元MC内的权重W_i在此些存储器单元MC中与输入电压X_i相乘。在经由字线WL而将输入电压X_i传递至存储器单元MC的实施例中，存储在存储器单元MC中的权重W_i可视为存储器单元MC的跨导(transconductance)。多个权重W_i与对应输入电压X_i的多个乘积以电流信号的形式而经由所选择的位线BL输出。由于每一位线BL被存储器阵列200的不同区块共享，此些来自于不同区块的输出电流信号在所选择的位线BL处被累加。在一些实施例中，通过耦合至存储器阵列200的页面缓冲器PB而感测多个权重W_i与对应输入电压X_i的多个乘积之和。

基于如图4所示的配置方式，乘法操作是在存储器单元MC内进行，而加法操作是经由不同区块所共享的位线BL来进行。因此，乘法操作与加法操作均可视为存储器内运算。

在参照图4所说明的实施例中，在对存储器单元MC进行程序化操作之前，可避免使存储器单元MC过擦除(over-erased)。也就是说，在存储器单元MC为N型晶体管的实施例中，经擦除的存储器单元的起始电压(threshold voltage)大于或等于0V。如此一来，在运算模式中，对应于未选的(unselected)字线WL的存储器单元MC可接收例如是0V的通行电压，而可被完全地关闭(turn off)。因此，输出的电流信号可仅由对应至所选的字线WL与位线BL的存储器单元MC所贡献，故可提升集成电路20的可靠度。

综上所述，本发明的集成电路可操作于存储器模式与运算模式中。集成电路包括存储器阵列，例如是与非快闪存储器阵列。集成电路可执行积项之和函数，且可用于人工智能应用、仿神经型态运算系统以及机器学习系统的学习程序。在存储器模式中，将权重写入至存储器阵列的存储器单元中。在运算模式中，将存储的权重与经由位线或字线而传递至存储器单元的输入电压相乘，且累加上述权重与输入电压的乘积。相较于范纽曼型架构在与数据存储单元(例如是存储器集成电路)分离的数据处理单元(例如是中央处理单元)中执行运算，本发明的集成电路可操作于存储器模式与运算模式两者中。因此，数据不再需要往返于数据处理单元与数据存储单元之间，且可显著地提高指令周期。特别来说，使用于将权重写入存储器单元以及接收权重与输入电压的乘积的页面缓冲器通过大量且具有高平行度的位线而耦合至存储器阵列，故页面缓冲器具有相当高的带宽。因此，集成电路可应用于巨量数据的运算，且可能不会出现如范纽曼型架构的效能瓶颈。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。