具体实施方式

在下文中，参考本公开的实施例。然而，应当理解，本公开不限于具体描述的实施例。相反，无论以下特征和元素的任何组合是否与不同的实施例相关，可以被考虑以实施和实践本公开。此外，尽管本公开的实施例可以实现优于其他可能的解决方案和/或现有技术的优点，但是通过给定的实施例是否实现特定优点并不限制本公开。因此，以下方面、特征、实施例和优点仅是示例性的，不应被视为是所附权利要求的元素或限制，除非在权利要求中明确记载。同样地，对“本公开”的引用不应被解释为本文所公开的任何发明主题的概括，并且不应被视为是所附权利要求的元素或限制，除非在权利要求中明确记载。

本公开总体涉及一种用于在数据存储设备中的每个通道访问更多管芯的方法和设备。每个闪存接口模块(FIM)可以具有与其耦合的任何数量的总线多路复用器，并且每个总线多路复用器可以具有与其耦合的任何数量的存储器设备。总线多路复用器可以串联或并联连接到FIM。各个总线多路复用器可以通过芯片使能(CE)命令进行寻址，该CE命令标识特定总线多路复用器以及特定总线多路复用器的特定存储器设备。CE命令中的信息允许每个通道更多的管芯，而不产生信号干扰(SI)或限制传输性能。

图1是示出根据本公开的一种或多种技术的存储系统100的示意性框图，其中数据存储设备106可以用作主机设备104的存储设备。例如，主机设备104可以利用被包括在数据存储设备106中以存储和检索数据的非易失性存储器110。主机设备104包括主机DRAM 138。在一些示例中，存储系统100可以包括可以操作为存储阵列的多个存储设备，诸如数据存储设备106。例如，存储系统100可以包括多个数据存储设备106，该多个数据存储设备106被配置为廉价/独立磁盘冗余阵列(RAID)，其共同地充当主机设备104的大容量存储设备。

存储系统100包括主机设备104，该主机设备104可以将数据存储到一个或多个存储设备(诸如数据存储设备106)和/或从该一个或多个存储设备检索数据。如图1所示，主机设备104可以经由接口114与数据存储设备106通信。主机设备104可以包括多种设备中的任何一种，包括计算机服务器、网络附加存储(NAS)单元、台式计算机、笔记本(即，手提)计算机、平板计算机、机顶盒、电话听筒(诸如所谓的“智能”电话)、所谓的“智能”键盘、电视、相机、显示设备、数字媒体播放器、视频游戏机、视频流设备等。

数据存储设备106包括控制器108、非易失性存储器110(NVM 110)、电源111、易失性存储器112和接口114。控制器108包括内部存储器或缓冲器(未示出)。在一些示例中，数据存储设备106可以包括附加组件，为了清楚起见，在图1中未示出这些附加组件。例如，数据存储设备106可以包括印刷板(PB)，数据存储设备106的组件被机械地附接到该印刷板，并且该印刷板包括将数据存储设备106的组件电互连的导电迹线等。在一些示例中，数据存储设备106的物理尺寸和连接器配置可以符合一个或多个标准形状因子。一些示例标准形状因子包括但不限于3.5英寸数据存储设备(例如HDD或SSD)、2.5英寸数据存储设备、1.8英寸数据存储设备、外围组件互连(PCI)、PCI扩展(PCI-X)、PCI Express(PCIe)(例如PCIex1、x4、x8、x16、PCIe迷你卡、迷你PCI等)。在一些示例中，数据存储设备106可以直接耦合(例如，直接焊接)到主机设备104的母板。

数据存储设备106的接口114可以包括用于与主机设备104交换数据的数据总线和用于与主机设备104交换命令的控制总线中的一个或两个。接口114可以根据任何合适的协议操作。例如，接口114可以根据以下协议中的一个或多个操作：高级技术附件(ATA)(例如，串行ATA(SATA)和并行ATA(PATA))、光纤通道协议(FCP)、小型计算机系统接口(SCSI)、串行附接的SCSI(SAS)、PCI和PCIe、非易失性存储器Express(NVMe)、OpenCAPI、GenZ、缓存一致性接口加速器(CCIX)、开放通道SSD(OCSSD)等。接口114的电连接(例如，数据总线、控制总线或两者)被电连接到控制器108，从而在主机设备104和控制器108之间提供电连接，从而允许在主机设备114和控制器108之间交换数据。在一些示例中，接口114的电连接还可以许可数据存储设备106从主机设备104接收电力。例如，如图1所示，电源111可以经由接口114从主机设备104接收电力。

数据存储设备106包括NVM 110，该NVM 110可以包括多个存储器设备或存储器单元。NVM 110可以被配置为存储和/或检索数据。例如，NVM 110的存储器单元可以接收数据和来自控制器108的指示该存储器单元存储数据的消息。类似地，NVM 110的存储器单元可以接收来自控制器108的指示存储器单元检索数据的消息。在一些示例中，每个存储器单元可以被称为管芯。在一些示例中，单个物理芯片可以包括多个管芯(即，多个存储器单元)。在一些示例中，每个存储器单元可以被配置为存储相对大量的数据(例如，128MB、256MB、512MB、1GB、2GB、4GB、8GB、16GB、32GB、64GB、128GB、256GB、512GB、1TB等)。

在一些示例中，NVM 110的每个存储器单元可以包括任何类型的非易失性存储器设备，诸如闪速存储器设备、相变存储器(PCM)设备、电阻随机存取存储器(ReRAM)设备、磁阻随机存取存储器(MRAM)设备、铁电随机存取存储器(F-RAM)、全息存储器设备以及任何其他类型的非易失性存储器设备。

NVM 110可以包括多个闪速存储器设备或存储器单元。闪速存储器设备可以包括基于NAND或NOR的闪速存储器设备，并且可以基于每个闪速存储器单元的晶体管的浮栅中包含的电荷存储数据。在NAND闪速存储器设备中，闪速存储器设备可以被划分为多个块，块可以被划分为多个页。特定存储器设备内的多个块中的每个块可以包括多个NAND单元。可以使用字线将NAND单元的行电连接以限定多个页中的一页。多个页中的每个页中的各个单元可以电连接到相应的位线。此外，NAND闪速存储器设备可以是2D或3D设备，并且可以是单阶单元(SLC)、多阶单元(MLC)、三阶单元(TLC)或四阶单元(QLC)。控制器108可以在页级别将数据写入NAND闪速存储器设备和从NAND闪速存储器设备读取数据，并且可以在块级别从NAND闪速存储器设备擦除数据。

数据存储设备106包括电源111，该电源111可以为数据存储设备106的一个或多个组件提供电力。当以标准模式操作时，电源111可以使用诸如主机设备104的外部设备所提供的电力为该一个或多个组件提供电力。例如，电源111可以使用经由接口114从主机设备104接收的电力为一个或多个组件提供电力。在一些示例中，电源111可以包括一个或多个电力存储组件，该电力存储组件被配置为当在关闭模式中操作时，诸如在不从外部设备接收电力的情况下，为该一个或多个组件提供电力。以这种方式，电源111可以用作机载备用电源。一个或多个电力存储组件的一些示例包括但不限于电容器、超级电容器、电池等。在一些示例中，一个或多个电力存储组件可以存储的电量可以是一个或多个电力存储组件的成本和/或大小(例如，面积/体积)的函数。换句话说，随着一个或多个电力存储组件所存储的电量增加，一个或多个电力存储组件的成本和/或尺寸也增加。

数据存储设备106还包括易失性存储器112，控制器108可以使用该易失性存储器112存储信息。易失性存储器112可以包括一个或多个易失性存储器设备。在一些示例中，控制器108可以将易失性存储器112用作缓存。例如，控制器108可以将缓存的信息存储在易失性存储器112中，直到将缓存的信息写入非易失性存储器110。如图1所示，易失性存储器112可以消耗从电源111所接收的电力。易失性存储器112的示例包括但不限于随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态RAM(SRAM)和同步动态RAM(SDRAM(例如DDR1、DDR2、DDR3、DDR3L、LPDDR3、DDR4、LPDDR4等))。

数据存储设备106包括控制器108，该控制器108可以管理数据存储设备106的一个或多个操作。例如，控制器108可以管理从NVM 110读取数据和/或将数据写入NVM 110。在一些实施例中，当数据存储设备106从主机设备104接收到写命令时，控制器108可以发起数据存储命令以将数据存储到NVM 110并监视数据存储命令的进度。控制器108可以确定存储系统100的至少一个操作特性并将该至少一个操作特性存储到NVM 110。在一些实施例中，当数据存储设备106从主机设备104接收到写命令时，在将与写命令相关联的数据发送到NVM110之前，控制器108将该数据临时存储在内部存储器中。控制器108还可以包括八个NAND通道，每个NAND通道都可以被视为闪存接口模块(FIM)(未示出)。列出的NAND通道的数量并非旨在限制，并且控制器108可以包括比列出的NAND通道的数量更多或更少的NAND通道。

图2是根据一个实施例的最大化FIM容量的标准解决方案的示意图。每个FIM具有两个芯片使能(CE)引脚。每个CE引脚与NAND组关联。最大NAND组容量可以是八个管芯。因此，FIM可以总共有2个管芯，其中8个FIM总共有16个管芯。列出的最大值并非旨在限制，并且存在其他实施例。为了增加存储器设备的容量，控制器(诸如图1的控制器108)需要为每个FIM支持更多的管芯。然而，每个FIM增加的管芯可以导致高电容负载，这可以降低存储器设备的可靠性。此外，高电容负载可以导致信号完整性(SI)下降并限制TM性能。但是，通过包括将单个通道分为四个子通道的总线多路复用器(BM)，可以解决高电容负载的问题。总线多路复用器将每个通道的总数量的管芯分给子通道。

数据存储设备(诸如图1的数据存储设备106)可以包括耦合到专用集成电路(ASIC)的控制器(诸如图1的控制器108)。ASIC可以包括闪存接口模块并且与DRAM通信。通过编码ASIC的CE，可以选择ASIC中的每个子通道。CE是输入，当为真时，其许可包括数据I/O在内的活动操作；当为假时，其阻止活动操作并使存储器处于低功率待机模式且输出悬空。通过将CE与ASIC结合，可以降低高电容负载，从而在具有更大存储器容量的情况下实现更好的可靠性。

图2描绘包括八个FIM(表示为FIM0-FIM7)的ASIC。每个FIM与BM相关联，该BM将每个通道分为四个子通道。每个子通道与可以包括一个或多个NAND管芯的NAND组相关联。但是，由于ASIC限于两个CE，因此子通道分组为两个组。例如，FIM0与以下子通道相关联：CH0和CH1。通过结合BM，最大管芯容量为8FIM*4管芯/FIM＝32管芯。此外，总线多路复用架构可以允许八个FIM系统包含32个以上的管芯(诸如1024个管芯)。

图3是示出FIM与存储器设备之间的连接的标准系统的示意图。存储器设备可以是图1的非易失性存储器，并且可以包括NAND封装。每个NAND封装包括NAND堆叠，并且每个NAND堆叠与CE引脚相关联。为了确定读取或写入引用正确的NAND堆叠，必须对CE控制进行解码。CEn<1:0>是2位信号，其对应于每个可用FIM的两个CE引脚。下表描述了CE控制至NAND组解码的示例。

表

FIM架构利用16位信号与总线多路复用器通信，以确定读命令或写命令在NAND中的位置。信号沿着高速通道从FIM行进到BM。由于BM受两个芯片使能的限制，因此由于两位信号的四个唯一组合，存在四个子通道。此外，线解码器采用n位二进制数并将其解码为2^n数据线。BM中的解码器是4到16数据线解码器，其中四个CE控制中的每一个都与4位相关联，从而允许总共16个不同的数据位组合。4个数据位的组与NAND组相关联，如上表所示，诸如NAND GR0与CEn0(0)、CEn1(1)、CEn2(1)和CEn3(1)相关联。此外，为了获得数据位，将ASICFIMx与对应于BM的2位信号相关联。例如，CEn1(0)和CEn0(0)的ASIC FIMx对应于BM A。因为来自解码器的位数据对应于NAND封装1的位的CEn0(0)和CEn1(1)和NAND封装2的CEn2(1)和CEn3(1)，所以BM A与NAND GR0对应。

图4是根据一个实施例的最大化FIM容量的解决方案的示意图。为了在每个通道上访问更多管芯并可以选择缩放测试和维护(TM)总线架构的性能或容量，BM可以并联或串联连接到同一FIM。每个BM能够具有n个子通道。此外，ASIC FIMx可以具有m个BM。同样，可以有x个ASIC FIM。CE架构允许多个BM串联，而不出现高电容负载问题。CE选择要用于数据传递的特定BM，而其余BM处于空闲或低功率模式。

此外，每n个子通道是NAND组。NAND组可以按容量缩放，其中其可以包括但限于大约8个NAND管芯。如果按性能缩放NAND组，则NAND组可以包括但不限于大约2个NAND管芯。对于按容量缩放的NAND组和按性能缩放的NAND组两者，都可能需要单个CE的配置。单个CE可以具有每个通道最多选择但不限于约1024个管芯的能力。

图5是实施图4的示意图。为了选择用于读命令或写命令的特定子通道，FIMx发送唯一的命令“CE命令”，该命令与已编码的BM标识符和NAND组标识符相对应。标识符的组合由每个BM内的数据位串联构成。“CE命令”的大小可以大约为8位。“CE命令”的大小并非旨在限制。“CE命令”是诸如“01h”的代码字。

来自第一信号的第一数字对应于BM标识符，其中“0”与总线多路复用器0相关联。来自第二信号的第二数字对应于NAND组号，其中“1”与NAND GR1相关联。在该示例中，子通道的数量是2(即，n＝2)，其对应于两个NAND组(NAND GR0和NAND GR1)。此外，BM的数量是8(即，m＝8)。

此外，代码字为“71h”是指BM7(即，序列中的第八BM)和NAND GR1。当从ASIC FIMx发送CE命令时，不相关的BM忽略该命令。CE命令从BM传递到BM，以使命令顺序行进到目标BM和NAND组。

静态地或在发现后(可以是在系统加电时)，为每个BM分配ID或代码字。命令ID或代码字的一个好处是ID或代码字兼容于或产自于与NAND接口连接的FIM进程。由于“CE命令”，兼容性可以用于标准NAND设备。此外，兼容性可以在具有或不具有BM的许多容量点上实现硬件和固件设计的灵活性。当相应的BM和NAND组接收到“CE命令”时，选择相关数据，并且其他NAND组和BM处于空闲状态。

图6是示出命令状态图和高信号的时序的曲线图。高信号与BM地址相对应。高信号与BM地址相关联，因此该信号可以不涉及多个进程(诸如，当NAND共享同一数据总线，或者在具有或不具有BM的多容量配置中使用固件和/或硬件时)。

此外，当首次接收到CE命令时，未选择NAND位置。“未选择NAND”的时间段的结束由ASIC_WEn的第一个下降沿(即ASIC_WEn变低时)确定。当ASIC_CLE变低并且ASIC_CEn信号为高时，指示BM地址搜索的时间段的开始，禁用NAND访问。在此时间段期间，ASIC_CLE信号也为高。高ASIC_CEn信号与取决于第一信号的BM地址相对应(即信号强度确定BM地址)。BM地址可以是图5的代码字“71h”的“7”。“7”是指第八BM，即图5的“总线多路复用器7”。BM地址搜索的结束由ASIC_CLE的下降沿指示。

当ASIC_CEn变低时，NAND访问数据线启动，并且当ASIC_CEn变高时，NAND访问数据线终止。此外，ASIC_CEn1信号的强度可以指示要访问哪个NAND组。NAND访问由代码字或CE命令中的第二数字表示。例如，NAND组位置可以是图5的代码字“71h”的“1”。“1”是指第二NAND组，即图5的“NAND GR1”。通过利用NAND命令内的附加地址周期，可以在NAND访问时间段期间访问多个NAND地址。

在完成对NAND位置的读命令或写命令后，ASIC_CEn变高。由于ASIC_CLE为低，ASIC_CEn为高，并且ASIC_WEn为高，因此在此时间段期间未选择NAND。未列出的信号的其他组合可以适用于高CEn信号的读命令或写命令。

图7是示出命令状态图和低信号的时序的曲线图。低CEn信号对应于NAND组地址。首次接收到CE命令时，未选择NAND位置。当ASIC_CEn0、ASIC_CEn1和ASIC_WEn变低并且ASIC_CLE变高时，FIMx正在访问BM地址。高ASIC_CLE信号和低ASIC_WEn信号可以指示可以访问BM地址。ASIC_CEn信号与取决于第一信号的BM地址相对应(即，信号强度确定BM地址)。BM地址可以是图5的代码字“71h”的“7”。“7”是指第八BM，即图5的“总线多路复用器7”。

此外，BM地址时间段的结束由ASIC_CLE下降沿指示。当对NAND访问进行寻址时，ASIC_CEn1为低。此外，ASIC_CEn1信号的强度可以指示要访问哪个NAND组。NAND访问由代码字或CE命令中的第二数字表示。例如，NAND组位置可以是图5的代码字“71h”的“1”。“1”是指第二NAND组，即图5的“NAND GR1”。通过利用NAND命令内的附加地址周期，可以在NAND访问时间段期间访问多个NAND地址。

在完成对NAND位置的读命令或写命令后，ASIC_CEn变高。由于ASIC_CLE为低，ASIC_CEn为高，并且ASIC_WEn为高，因此在此时间段期间未选择NAND。未列出的信号的其他组合可以适用于低CEn信号的读命令或写命令。

图8是示出操作最大化FIM容量的设备的方法800的流程图。方法800可以利用与ASIC耦合的控制器(诸如图1的数据存储设备106的控制器108)，该ASIC包括一个或多个FIM，该FIM耦合到一个或多个BM，该BM耦合到一个或多个NAND组。在方法800中可以解决图4、图5、图6和图7的各方面。在框802处，ASIC发送CE命令信号。CE命令信号可以类似于图5、图6和/或图7的CE命令信号。在发送CE命令之后，在框804处，控制器108确定数据存储设备106是否包括存储器架构中的BM。

如果在框804处数据存储设备106不具有BM能力，则在框820处，诸如图1的NVM 110的NAND忽略CE命令。在框816处，在相关或选择的NAND组上执行与CE命令相关联的读命令或写命令。

然而，如果在框804处数据存储设备106确实具有BM能力，则在框806处，BM接收来自ASIC的CE命令。在框806处，解码CE命令，并且在框812处，选择相关BM。如图6和图7所示，基于CE命令信号的有效部分选择相关BM。BM地址可以是图5的代码字“71h”的“7”。“7”是指第八BM，即图5的“总线多路复用器7”。

在框812处选择BM之后，在框814处选择相关NAND组。类似于BM的选择，如图6和图7所示，基于与该NAND组选择相对应的CE命令信号的有效部分选择NAND组。例如，NAND地址可以是其位置可以由图5的代码字“71h”的“1”表示的NAND组。“1”是指第二NAND组，即图5的“NAND GR1”。在框812处选择BM地址并且在框814处选择NAND地址之后，在框816处对相关NAND位置执行读命令或写命令。

通过寻址单个总线多路复用器，可以通过标识特定总线多路复用器以及特定总线多路复用器的特定存储器设备的芯片使能(CE)命令进行寻址，每个通道可以使用更多管芯，而不产生SI或限制传输性能。

在一个实施例中，一种数据存储设备包括：多个存储器设备；多个总线多路复用器，其中每个总线多路复用器耦合到多个存储器设备中的一个或多个存储器设备；以及闪存接口模块，其耦合到多个总线多路复用器；以及控制器，其耦合到闪存接口模块，其中控制器被配置为：通过闪存接口控制器发送芯片使能命令，其中芯片使能命令包括总线多路复用器标识符和存储器设备标识符。每个总线多路复用器被配置为忽略指向不同总线多路复用器的芯片使能命令。每个总线多路复用器被配置为将芯片使能命令引导到与其耦合的特定存储器设备。控制器被配置为将芯片使能命令作为包括读命令或写命令的较大命令的一部分发送。芯片使能命令包括8位。较大命令包括前缀部分，并且其中芯片使能命令在较大命令内的前缀部分和读命令或写命令之间。闪存接口模块是第一闪存接口模块，其中数据存储设备包括多个闪存接口模块，并且其中多个闪存接口模块中的每个闪存接口模块耦合到多个总线多路复用器。芯片使能命令与总线多路复用器信号和存储器设备信号一起被发送。

在另一个实施例中，一种数据存储设备包括：控制器；多个闪存接口模块，其耦合到控制器；多个总线多路复用器，其耦合到多个闪存接口模块中的至少第一闪存接口模块；以及多个存储器设备，其耦合到多个总线多路复用器中的第一总线多路复用器，其中控制器被配置为：将第一信号发送到第一闪存接口模块；将第二信号发送到第一闪存接口模块，其中第二信号低于第一闪存信号；并且将命令信号发送到第一闪存接口模块，其中第一信号、第二信号和命令信号是不同的。第一信号标识第一总线多路复用器。第二信号标识第一存储器设备。多个总线多路复用器并联连接到第一闪存接口模块。多个总线多路复用器串联连接到第一闪存接口模块。除第一总线多路复用器之外，多个总线多路复用器被配置为忽略第一信号、第二信号和命令信号。每个总线多路复用器具有唯一的ID号，该ID号是静态的或在控制器发现后给出。

在另一个实施例中，一种数据存储设备包括：多个存储器设备；多个总线多路复用器，其中每个总线多路复用器耦合到多个存储器设备中的至少一个存储器设备；闪存接口模块，其耦合到多个总线多路复用器；以及用于将芯片使能命令信号递送到多个存储器设备中的第一存储器设备的装置，其中芯片使能命令信号包括总线多路复用器标识符和存储器设备标识符。数据存储设备进一步包括用于将两个不同的信号递送到闪存接口模块的装置。这两个不同的信号是不同的电压。闪存接口模块进一步包括用于忽略芯片使能命令的装置。数据存储设备进一步包括用于许可芯片使能命令通过多个总线多路复用器中的总线多路复用器的装置。

尽管前述内容针对本公开的实施例，但是可以在不脱离本公开的基本范围的情况下设计本公开的其他和进一步的实施例，并且本公开的范围由所附权利要求书确定。